KR20220059983A - 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법 - Google Patents

메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법 Download PDF

Info

Publication number
KR20220059983A
KR20220059983A KR1020200144173A KR20200144173A KR20220059983A KR 20220059983 A KR20220059983 A KR 20220059983A KR 1020200144173 A KR1020200144173 A KR 1020200144173A KR 20200144173 A KR20200144173 A KR 20200144173A KR 20220059983 A KR20220059983 A KR 20220059983A
Authority
KR
South Korea
Prior art keywords
memory
buffer
signals
swap
package
Prior art date
Application number
KR1020200144173A
Other languages
English (en)
Inventor
신지연
나대훈
김종화
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200144173A priority Critical patent/KR20220059983A/ko
Priority to US17/243,870 priority patent/US11651805B2/en
Priority to EP21179017.5A priority patent/EP3992967A1/en
Priority to CN202110862286.4A priority patent/CN114446337A/zh
Publication of KR20220059983A publication Critical patent/KR20220059983A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 패키지에 관한 것이다. 본 발명의 메모리 패키지는 제1 메모리 패드들을 포함하는 제1 메모리 칩, 그리고 제1 메모리 패드들에 각각 연결되는 제1 버퍼 패드들, 그리고 외부의 장치와 연결되는 제2 버퍼 패드들을 포함하는 버퍼 칩을 포함한다. 스왑 인에이블 신호가 비활성 상태일 때, 버퍼 칩은 제2 버퍼 패드들을 통해 수신되는 신호들을 제2 버퍼 패드들로 각각 전달한다. 스왑 인에이블 신호가 활성 상태일 때, 버퍼 칩은 제2 버퍼 패드들을 통해 수신되는 신호들을 스왑하여 제1 스왑 신호들을 생성하고, 그리고 제1 스왑 신호들을 제2 버퍼 패드들로 각각 전달한다.

Description

메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법{MEMORY PACKAGE, STORAGE DEVICE INCLUDING MEMORY PACKAGE, AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 감소된 비용으로 향상된 신호 무결성 및 향상된 전력 무결성을 제공하는 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨팅 시스템에서 사용되는 데이터를 불휘발성으로 저장하는데 사용된다. 스토리지 장치는 플래시 메모리, 상 변화 메모리, 자기 메모리, 강유전체 메모리, 저항성 메모리 등과 같은 불휘발성 메모리를 포함할 수 있으며, 컴퓨팅 시스템의 계층 구조 내에서 보조 저장소로 불릴 수 있다.
전통적으로, 컴퓨팅 시스템의 동작 속도의 병목은 스토리지 장치의 동작 속도로 여겨졌다. 그러나 전통적인 하드 디스크 드라이브 대신에 불휘발성 메모리를 포함하는 솔리드 스테이트 드라이브가 스토리지 장치로 사용되면서, 컴퓨팅 시스템의 동작 속도의 병목은 스토리지 장치의 동작 속도로부터 호스트 장치와 스토리지 장치 사이의 통신 속도로 옮겨가는 것으로 나타나고 있다.
이에, 근래에 호스트 장치와 스토리지 장치 사이의 통신 방법을 정의하는 프로토콜의 발전이 가속화되고 있다. 특히, 통신 프로토콜의 클럭 속도가 향상되면서, 신호 무결성 및 전력 무결성이 저하되는 문제가 발생하고 있다.
본 발명의 목적은 전통적인 불휘발성 메모리 칩의 구조를 변경하지 않으면서 패키지 미러링을 지원함으로써, 감소된 비용으로 향상된 신호 무결성 및 향상된 전력 무결성을 제공하는 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 패키지는 제1 메모리 패드들을 포함하는 제1 메모리 칩, 그리고 제1 메모리 패드들에 각각 연결되는 제1 버퍼 패드들, 그리고 외부의 장치와 연결되는 제2 버퍼 패드들을 포함하는 버퍼 칩을 포함한다. 스왑 인에이블 신호가 비활성 상태일 때, 버퍼 칩은 제2 버퍼 패드들을 통해 수신되는 신호들을 제1 버퍼 패드들로 각각 전달한다. 스왑 인에이블 신호가 활성 상태일 때, 버퍼 칩은 제2 버퍼 패드들을 통해 수신되는 신호들을 스왑하여 제1 스왑 신호들을 생성하고, 그리고 제1 스왑 신호들을 제1 버퍼 패드들로 각각 전달한다.
본 발명의 실시 예에 따른 스토리지 장치는 인쇄 회로 기판, 인쇄 회로 기판의 상부에 부착된 제1 메모리 패키지, 그리고 인쇄 회로 기판의 하부에 배치된 제2 메모리 패키지를 포함한다. 제1 메모리 패키지 및 제2 메모리 패키지의 각각은 패키지 기판, 패키지 기판 상에 적층된 메모리 칩들, 패키지 기판 하에 부착된 제1 솔더 볼들, 그리고 패키지 기판 상에 배치되고, 메모리 칩들 및 제1 솔더 볼들을 전기적으로 연결하는 버퍼 칩을 포함한다. 제1 메모리 패키지의 버퍼 칩 및 제2 메모리 패키지의 제2 버퍼 칩 중 하나는 제1 솔더 볼들의 신호들의 스왑을 활성화하고, 그리고 다른 하나는 제1 솔더 볼들의 신호들의 스왑을 비활성화 한다.
메모리 칩들 및 버퍼 칩을 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 버퍼 칩에서 외부의 장치로부터 제1 신호들을 수신하는 단계, 스왑이 활성화된 것에 응답하여, 버퍼 칩에서 제1 신호들을 스왑하고, 그리고 스왑된 제1 신호들을 메모리 칩들로 전달하는 단계, 스왑이 비활성화된것에 응답하여, 버퍼 칩에서 제1 신호들을 메모리 칩들로 전달하는 단계, 버퍼 칩에서 메모리 칩들로부터 제2 신호들을 수신하는 단계, 스왑이 활성화된 것에 응답하여, 버퍼 칩에서 제2 신호들을 스왑하고, 그리고 스왑된 제2 신호들을 호스트 장치로 전달하는 단계, 그리고 스왑이 비활성화된 것에 응답하여, 버퍼 칩에서 제2 신호들을 호스트 장치로 전달하는 단계를 포함한다.
본 발명에 따르면, 반도체 메모리 패키지의 버퍼 칩은 패키지 미러링에 대응하는 신호 멀티플렉싱을 지원할 수 있다. 따라서, 전통적인 불휘발성 메모리 칩의 구조를 변경하지 않으면서 패키지 미러링을 지원하는 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법이 제공된다.
도 1 및 도 2는 본 발명의 실시 예에 따른 반도체 메모리 패키지의 예를 보여준다.
도 3은 솔더 볼들의 예시적인 볼 맵을 보여준다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치의 예를 보여준다.
도 5는 패키지 미러링에 기반하여 제1 메모리 패키지 및 제2 메모리 패키지가 전기적으로 연결되는 예를 보여준다.
도 6은 도 4 및 도 5의 패키지 미러링에 기반한 스토리지 장치에서, 제어기 패키지로부터 출력된 고속 신호들이 제1 메모리 패키지 및 제2 메모리 패키지로 전달되는 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 버퍼 칩의 동작 방법을 보여준다.
도 8은 제1 예에 따른 버퍼 칩을 보여준다.
도 9는 스왑 인에이블 신호가 버퍼 칩으로 전달되는 예를 보여준다.
도 10은 제2 예에 따른 버퍼 칩을 보여준다.
도 11은 제3 예에 따른 버퍼 칩을 보여준다.
도 12는 제4 예에 따른 버퍼 칩을 보여준다.
도 13은 제5 예에 따른 버퍼 칩을 보여준다.
도 14는 제6 예에 따른 버퍼 칩을 보여준다.
도 15는 제7 예에 따른 버퍼 칩을 보여준다.
도 16은 본 발명의 실시 예에 따른 멀티플렉서를 보여준다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 칩을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1 및 도 2는 본 발명의 실시 예에 따른 반도체 메모리 패키지(100)의 예를 보여준다. 도 1 및 도 2를 참조하면, 반도체 메모리 패키지(100)는 패키지 기판(101), 패키지 패드들(102), 제1 패키지 배선들(103), 제2 패키지 배선들(104), 몰드(105), 솔더 볼들(106), 제1 불휘발성 메모리 칩(110), 제2 불휘발성 메모리 칩(120), 제3 불휘발성 메모리 칩(130), 제4 불휘발성 메모리 칩(140), 그리고 버퍼 칩(150)을 포함할 수 있다.
패키지 기판(101)은 인쇄 회로 기판을 포함할 수 있다. 패키지 기판(101)은 패키지 패드들(102)을 솔더 볼들(106)에 전기적으로 연결할 수 있다. 예를 들어, 패키지 기판(101)은 패키지 패드들(102)의 전기적 연결들을 재분배하여 솔더 볼들(106)에 연결하는 배선들(예를 들어, 107을 포함하는)을 포함할 수 있다.
패키지 패드들(102)은 패키지 기판(101)의 위에 배치될 수 있다. 제1 패키지 배선들(103)은 패키지 패드들(102)을 버퍼 칩(150), 예를 들어 버퍼 칩(150)의 제1 버퍼 패드들(151)과 각각 연결할 수 있다.
제2 패키지 배선들(104)은 버퍼 칩(150), 예를 들어 버퍼 칩(150)의 제2 버퍼 패드들(152)을 제1 내지 제4 불휘발성 메모리 칩들(110~140), 예를 들어 제1 불휘발성 메모리 칩(110)의 제1 메모리 패드들(111), 제2 불휘발성 메모리 칩(120)의 제2 메모리 패드들(121), 제3 불휘발성 메모리 칩(130)의 제3 메모리 패드들(131), 그리고 제4 불휘발성 메모리 칩(140)의 제4 메모리 패드들(141)에 연결할 수 있다.
예를 들어, 제2 패키지 배선들(104)은 제2 버퍼 패드들(152)을 제1 메모리 패드들(111)에 각각 연결하고, 제2 메모리 패드들(121)에 각각 연결하고, 제3 메모리 패드들(131)에 각각 연결하고, 그리고 제4 메모리 패드들(141)에 각각 연결할 수 있다. 제2 패키지 배선들(104)의 각각은 제1 메모리 패드들(111) 중 대응하는 패드, 제2 메모리 패드들(121) 중 대응하는 패드, 제3 메모리 패드들(131) 중 대응하는 패드, 그리고 제4 메모리 패드들(141) 중 대응하는 패드에 공통으로 연결될 수 있다.
예시적으로, 제1 버퍼 패드들(151)의 수 또는 제1 패키지 배선들(103)의 수는 제2 버퍼 패드들(152)의 수 또는 제2 패키지 배선들(104)의 수와 다를 수 있다. 예를 들어, 제1 버퍼 패드들(151)의 수 또는 제1 패키지 배선들(103)의 수는 제2 버퍼 패드들(152)의 수 또는 제2 패키지 배선들(104)의 수보다 많을 수 있다. 즉, 외부의 장치로부터 솔더 볼들(106) 및 인쇄 회로 기판(101)의 배선들(107)을 통해 버퍼 칩(150)에 전달되는 신호들 중 적어도 일부는 제1 내지 제4 불휘발성 메모리 칩들(110~140)으로 전달되지 않을 수 있다.
몰드(105)는 패키지 기판(101) 상에서 제1 내지 제4 불휘발성 메모리 칩들(110~140) 및 버퍼 칩(150)을 감싸도록 제공될 수 있다. 몰드(105)는 제1 내지 제4 불휘발성 메모리 칩들(110~140) 및 버퍼 칩(150)을 외부와 격리하고 그리고 보호할 수 있다. 솔더 볼들(106)은 메모리 패키지(100)를 외부의 장치와 전기적으로 연결할 수 있다. 솔더 볼들(106)은 외부의 장치 및 버퍼 칩(150)의 사이에서 다양한 신호들을 전달할 수 있다.
제1 내지 제4 불휘발성 메모리 칩들(110~140)의 각각은 플래시 메모리, 상 변화 메모리, 강유전체 메모리, 자기 메모리, 저항성 메모리 등과 같은 다양한 불휘발성 메모리 장치들 중 하나로 구현될 수 있다. 본 발명의 실시 예에서, 제1 내지 제4 불휘발성 메모리 칩들(110~140)은 플래시 메모리 장치로 구현될 수 있지만, 본 발명의 기술적 사상은 한정되지 않는다.
제1 불휘발성 메모리 칩(110)의 제1 메모리 패드들(111)은 제1 불휘발성 메모리 칩(110)의 내부의 구성 요소들과 전기적으로 연결될 수 있다. 즉, 제1 불휘발성 메모리 칩(110)은 제1 메모리 패드들(111)을 통해 외부의 장치(예를 들어, 버퍼 칩(150)과 통신할 수 있다. 제2 내지 제4 불휘발성 메모리 칩들(120~140) 및 제2 내지 제4 메모리 패드들(121~141)은 제1 불휘발성 메모리 칩(110) 및 제1 메모리 패드(111)와 동일하게 구성되고, 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
버퍼 칩(150)은 메모리 패키지(100) 내부의 제1 내지 제4 불휘발성 메모리 칩들(110~140) 및 메모리 패키지(100)의 외부의 장치 사이에서 다양한 신호들을 전달할 수 있다. 예시적으로, 버퍼 칩(150)은 외부의 장치로부터 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달되는 신호들을 변환하지 않고 원본 신호들을 전달할 수 있다.
버퍼 칩(150)은 외부의 장치로부터 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달되는 신호들의 신호 무결성 또는 전력 무결성을 향상하기 위한 신호 가공을 수행할 수 있다. 신호 가공은 원본 신호들에 포함된 정보(디지털 값들, 디지털 값들의 순서들 등)를 변경하지 않으면서, 원본 신호들의 신호 무결성 및 전력 무결성을 향상할 수 있다. 예를 들어, 신호 가공은 스큐 또는 지터를 개선하기 위한 리타이밍(retiming) 또는 리셰이핑(reshaping)을 포함할 수 있다.
또는, 신호 가공은 제1 버퍼 패드들(151)의 신호들과 제2 버퍼 패드들(152)의 신호들을 서로 스왑하는 신호 스왑을 포함할 수 있다. 신호 스왑은 제1 버퍼 패드들(151)의 신호들을 제2 버퍼 패드들(152)로 직접 전달하거나 또는 제1 버퍼 패드들(151)의 신호들을 스왑(예를 들어, 제1 버퍼 패드들(151)의 위치들의 관점에서)하여 제2 버퍼 패드들(152)로 전달하는 선택적 신호 전달을 포함할 수 있다. 신호 스왑은 제1 내지 제4 불휘발성 메모리 칩들(110~140)의 구조를 유지하면서 메모리 패키지(100)의 레벨에서 신호 미러링을 지원함으로써, 신호 무결성 및 전력 무결성을 향상할 수 있다.
도 3은 솔더 볼들(106)의 예시적인 볼 맵을 보여준다. 도 1, 도 2 및 도 3을 참조하면, 패키지 기판(101)의 하부에 배치되는 솔더 볼들(106)은 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6) 및 제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)을 포함할 수 있다.
제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)은 타이밍 신호(들)를 전달하는 솔더 볼(들)을 포함할 수 있다. 타이밍 신호들은 클럭 신호, 데이터 스트로브 신호 등과 같이, 제1 내지 제4 불휘발성 메모리 칩들(110~140)이 동작하기 위한 타이밍들을 알리는 신호(들)를 포함할 수 있다.
제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)은 타이밍 신호(들)에 동기되어 정보를 전달하는 신호(들)를 전달하는 솔더 볼(들)을 포함할 수 있다. 예를 들어, 정보를 전달하는 신호(들)는 타이밍 신호(들)에 DDR(Double Data Rate) 또는 SDR(Single Data Rate)의 형태로 동기될 수 있다.
제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)은 특정한 동작 모드(예를 들어, 쓰기 보호, 데이터 마스킹, 데이터 반전 등)가 활성화 또는 비활성화될 때에 천이하는 신호(들)를 전달하는 솔더 볼(들)을 포함할 수 있다. 또한, 제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)은 커맨드의 입력, 어드레스의 입력과 같은 특정한 사건(event)이 발생할 때에 활성화 또는 비활성화되는 신호(들)를 전달하는 솔더 볼(들)을 포함할 수 있다. 제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)은 타이밍 신호(들)에 SDR의 형태로 동기되는 신호(들)를 전달하는 솔더 볼(들)을 포함할 수 있다.
예시적으로, 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)은 데이터 신호들(DQ), 데이터 스트로브 신호들(DQS), 또는 읽기 인에이블 신호들(RE)을 전달할 수 있다. 제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)은 전원 전압 또는 접지 전압을 포함하는 전력, 쓰기 보호 신호(WP), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(CE), 레디 및 비지 신호(RnB), 또는 쓰기 인에이블 신호(WE)를 전달할 수 있다.
도 3에서, 6개의 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6) 및 14개의 제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)의 예가 설명되었다. 그러나 고속 신호 솔더 볼들과 저속 신호 솔더 볼들의 개수들 및 위치들은 도 3에 도시된 것으로 한정되지 않는다. 또한, 고속 신호들의 수들 및 종류들, 그리고 저속 신호들의 수들 및 종류들은 도 3을 참조하여 설명된 것으로 한정되지 않는다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치(200)의 예를 보여준다. 도 4를 참조하면, 스토리지 장치(200)는 제1 메모리 패키지(210), 제2 메모리 패키지(220), 제어기 패키지(230), 인쇄 회로 기판(240), 그리고 커넥터(250)를 포함할 수 있다.
제1 메모리 패키지(210) 및 제2 메모리 패키지(220)는 도 1 내지 도 3을 참조하여 설명된 메모리 패키지(100)를 포함할 수 있다. 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)는 인쇄 회로 기판(240)의 상부 및 하부에 각각 실장될 수 있다. 예를 들어, 도 1 내지 도 3을 참조하여 설명된 바와 같이, 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)는 솔더 볼들을 통해 인쇄 회로 기판(240)에 전기적으로 연결될 수 있다.
제어기 패키지(230)는 인쇄 회로 기판(240)의 상부 또는 하부에 제공될 수 있다. 제어기 패키지(230)는 솔더 볼들을 통해 인쇄 회로 기판(240)과 전기적으로 연결될 수 있다. 제어기 패키지(230)는 외부의 호스트 장치의 제어에 기반하여 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)를 제어할 수 있다.
제어기 패키지(230)는 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)에 쓰기 동작을 위한 커맨드 신호(들), 어드레스 신호(들), 데이터 신호(들) 및 제어 신호(들)를 전달할 수 있다. 또한, 제어기 패키지(230)는 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)에 읽기 동작을 위한 커맨드 신호(들), 어드레스 신호(들) 및 제어 신호(들)를 전달하고, 그리고 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로부터 데이터 신호(들)을 수신할 수 있다.
제어기 패키지(230)는 커넥터(250)를 통해 외부의 호스트 장치와 통신할 수 있다. 제어기 패키지(230)는 커넥터(250)를 통해 외부의 호스트 장치로부터 쓰기 요청 또는 읽기 요청을 수신할 수 있다. 제어기 패키지(230)는 외부의 호스트 장치의 요청에 따라 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)를 액세스할 수 있다. 제어기 패키지(230)는 스토리지 장치(200)의 성능을 유지 또는 향상하기 위한 다양한 배경 동작들을 통해 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)를 액세스할 수 있다.
인쇄 회로 기판(240)은 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)를 제어기 패키지(230)와 연결하고, 그리고 제어기 패키지(230)를 커넥터(250)와 연결하는 다양한 배선들을 포함할 수 있다. 특히, 점선으로 표시된 고속 신호 배선들(HSSL)은 제어기 패키지(230)와 제1 메모리 패키지(210) 및 제2 메모리 패키지(220) 사이에서 고속 신호(들)를 전달할 수 있다. 예를 들어, 고속 신호 배선들(HSSL)은 제1 메모리 패키지(210) 또는 제2 메모리 패키지(220)의 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)과 연결될 수 있다.
실선으로 표시된 저속 신호 배선들(LSSL)은 제어기 패키지(230)와 제1 메모리 패키지(210) 및 제2 메모리 패키지(220) 사이에서 저속 신호(들)를 전달할 수 있다. 예를 들어, 저속 신호 배선들(LSSL)은 제1 메모리 패키지(210) 또는 제2 메모리 패키지(220)의 제1 내지 제14 저속 신호 솔더 볼들(LS1~LS14)과 연결될 수 있다.
이와 유사하게, 제어기 패키지(230) 및 커넥터(250) 사이에서 점선으로 표시된 선들은 고속 신호들을 전달하고, 그리고 실선으로 표시된 선들은 저속 신호들을 전달할 수 있다.
스토리지 장치(200)의 제조 기술이 발전하면서, 스토리지 장치(200)의 타이밍 신호들의 동작 주파수가 증가하고 있다. 스토리지 장치(200)의 타이밍 신호들의 동작 주파수가 증가함에 따라, 인쇄 회로 기판(240)의 전송 경로 지연이 신호 무결성 및 전력 무결성에 주는 영향이 증가하고 있다.
예를 들어, 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)가 인쇄 회로 기판(240)의 상부 또는 하부에 평행하게 배치될 수 있다. 이때, 제어기 패키지(230)로부터 제1 메모리 패키지(210)로의 배선들의 길이와 제어기 패키지(230)로부터 제2 메모리 패키지(220)로의 배선들의 길이는 다를 수 있다. 배선들의 길이들의 차이는 신호들, 특히 고속 신호들의 도달 타이밍들을 다르게 하고, 신호에 포함된 정보가 변경되는 정보의 오염이 발생할 수 있다.
이와 같은 문제를 방지하기 위하여, 도 4에 도시된 바와 같이, 인쇄 회로 기판(240)의 상부 및 하부에 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)를 각각 배치하는 패키지 미러링에 기반하여 스토리지 장치(200)가 제조될 수 있다.
예를 들어, 제어기 패키지(230)로부터 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달되는 신호들 중 적어도 일부, 예를 들어 고속 신호 배선들(HSSL)의 신호들이 인쇄 회로 기판(240) 내의 동일한 위치에서 상부 및 하부로 신장되는 배선들을 통해 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달될 수 있다.
패키지 미러링에 기반하면, 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달되는 신호들의 적어도 일부, 예를 들어 고속 신호들이 전달되는 배선들의 길이들의 차이들이 감소할 수 있다. 따라서, 스토리지 장치(200)의 신호 무결성 및 전력 무결성이 향상될 수 있다.
예시적으로, 도 4에서 저속 신호 배선들(LSSL)로 도시된 바와 같이, 제어기 패키지(230)로부터 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달되는 신호들 중 다른 일부, 예를 들어 저속 신호들은 패키지 미러링과 무관하게 개별적으로 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달될 수 있다.
도 5는 패키지 미러링에 기반하여 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)가 전기적으로 연결되는 예를 보여준다. 도 4 및 도 5를 참조하면, 제1 메모리 패키지(210)와 제2 메모리 패키지(220)가 인쇄 회로 기판(240)을 마주보고 인쇄 회로 기판(240)과 결합되므로, 제1 메모리 패키지(210)의 솔더 볼들과 제2 메모리 패키지(220)의 솔더 볼들은 서로 반전(도 5에서 좌우 반전으로 도시되지만, 상하 반전일 수 있음)된 형태로 배치될 수 있다.
고속 신호 배선들(HSSL)이 인쇄 회로 기판(240) 내의 동일한 위치들에서 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 연결되므로, 제1 메모리 패키지(210)의 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6) 및 제2 메모리 패키지(220)의 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)은 서로 반전되어 연결될 수 있다.
예를 들어, 제1 메모리 패키지(210)의 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)은 제2 메모리 패키지(220)의 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)과 각각 연결될 수 있다. 제1 메모리 패키지(210)의 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)은 제2 메모리 패키지(220)의 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)과 각각 연결될 수 있다.
도 6은 도 4 및 도 5의 패키지 미러링에 기반한 스토리지 장치(200)에서, 제어기 패키지(230)로부터 출력된 고속 신호들이 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달되는 예를 보여준다. 도 4, 도 5 및 도 6을 참조하면, 제어기 패키지(230)는 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)을 통해 '101001'의 비트 값들을 출력할 수 있다.
예시적으로, 제1 메모리 패키지(210)의 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)은 제어기 패키지(230)의 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)과 각각 연결될 수 있다. 따라서, 제1 메모리 패키지(210)는 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)을 통해 '101001'의 비트들을 올바르게 수신할 수 있다.
도 5를 참조하여 설명된 바와 같이, 제2 메모리 패키지(220)의 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)은 제1 메모리 패키지(210)의 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)과 연결되고, 그리고 제2 메모리 패키지(220)의 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)은 제1 메모리 패키지(210)의 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)과 각각 연결될 수 있다. 따라서, 제2 메모리 패키지(220)는 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)을 통해 '001101'의 비트들을 올바르지 않게 수신할 수 있다.
이와 같은 문제를 해결하기 위하여, 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)의 신호들을 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)의 신호들과 선택적으로 스왑하는 기능이 제1 메모리 패키지(210) 또는 제2 메모리 패키지(220)의 제1 내지 제4 불휘발성 메모리 칩들(110~140)(도 1 및 도 2 참조)에 구비될 수 있다. 그러나 이는 제1 내지 제4 불휘발성 메모리 칩들(110~140)의 구조 변경을 필요로 하고, 그리고 스토리지 장치(200)의 비용의 상승을 유발할 수 있다.
본 발명은 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)의 신호들을 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)의 신호들과 선택적으로 스왑하는 기능을 버퍼 칩(150)(도 1 및 도 2 참조)에 제공하고자 한다.
버퍼 칩(150)은 제1 내지 제4 불휘발성 메모리 칩들(110~140)의 부하들이 제어기 패키지(230)로 그대로 전달되는 것을 방지하고 그리고 신호 무결성 및 전력 무결성을 강화하도록 구성된다. 버퍼 칩(150)의 구조는 제1 내지 제4 불휘발성 메모리 칩들(110~140)의 각각의 구조보다 상대적으로 단순하다. 따라서, 제1 내지 제4 불휘발성 메모리 칩들(110~140) 대신에 버퍼 칩(150)의 구조를 변경하는 것은 스토리지 장치(200)의 비용의 상승을 억제할 수 있다.
도 7은 본 발명의 실시 예에 따른 버퍼 칩(150)의 동작 방법을 보여준다. 도 1, 도 2 및 도 7을 참조하면, S110 단계에서, 버퍼 칩(150)은 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)을 통해 고속 신호들을 수신할 수 있다.
S115 단계에서, 버퍼 칩(150)은 고속 신호들의 리셰이핑을 수행할 수 있다. 리셰이핑은 타이밍 신호(들)의 토글 타이밍 및 정보 신호(들)의 토글 타이밍을 재정렬하여 지터 및 스큐를 개선할 수 있다. S115 단계는 선택적으로 수행될 수 있으며, 생략될 수 있다.
S120 단계에서, 버퍼 칩(150)은 스왑이 활성화되어 있는지 판단할 수 있다. 스왑이 활성화되어 있지 않으면, S130 단계에서, 버퍼 칩(150)은 제1 내지 제6 고속 신호 솔더 볼들(HS1~HS6)을 통해 수신된 신호들을 스왑하지 않고 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 출력할 수 있다.
스왑이 활성화되어 있으면, S140 단계에서, 버퍼 칩(150)은 고속 신호들을 스왑할 수 있다. 예를 들어, 버퍼 칩(150)은 제1 내지 제3 고속 신호 솔더 볼들(HS1~HS3)을 통해 수신되는 신호들과 제4 내지 제6 고속 신호 솔더 볼들(HS4~HS6)을 통해 수신되는 신호들을 스왑할 수 있다. 이후에, S150 단계에서, 버퍼 칩(150)은 스왑된 고속 신호들을 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 출력할 수 있다.
도 8은 제1 예에 따른 버퍼 칩(300)을 보여준다. 도 1, 도 2, 도 4 및 도 8을 참조하면, 버퍼 칩(300)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(300)은 스왑 멀티플렉서(310), 지연 코드 생성기(320), 읽기 요소들(330) 및 쓰기 요소들(340)을 포함할 수 있다.
스왑 멀티플렉서(310)는 버퍼 칩(300)의 외부로부터 스왑 인에이블 신호(SE)를 수신할 수 있다. 스왑 멀티플렉서(310)는 읽기 요소들(330)로부터 데이터 신호들(DQ)을 수신할 수 있다. 스왑 인에이블 신호(SE)가 비활성화된 때에, 스왑 멀티플렉서(310)는 데이터 신호들(DQ)을 스왑하지 않고 읽기 요소들(330)로 다시 반환할 수 있다. 스왑 인에이블 신호(SE)가 활성화된 때에, 스왑 멀티플렉서(310)는 데이터 신호들(DQ)을 스왑하고, 그리고 스왑된 데이터 신호들(DQ)을 읽기 요소들(330)로 다시 반환할 수 있다.
스왑 멀티플렉서(310)는 쓰기 요소들(340)로부터 데이터 신호들(DQ)을 수신할 수 있다. 스왑 인에이블 신호(SE)가 비활성화된 때에, 스왑 멀티플렉서(310)는 데이터 신호들(DQ)을 스왑하지 않고 쓰기 요소들(340)로 다시 반환할 수 있다. 스왑 인에이블 신호(SE)가 활성화된 때에, 스왑 멀티플렉서(310)는 데이터 신호들(DQ)을 스왑하고, 그리고 스왑된 데이터 신호들(DQ)을 쓰기 요소들(340)로 다시 반환할 수 있다.
지연 코드 생성기(320)는 데이터 신호들(DQ)과 데이터 스트로브 신호들(DQS) 사이의 동기를 위한 지연 코드를 생성할 수 있다. 지연 코드 생성기(320)는 지연 코드를 읽기 요소들(330) 및 쓰기 요소들(340)로 전달할 수 있다.
읽기 요소들(330)은 제어기 패키지(230)로부터 읽기 인에이블 신호(RE)를 수신하고, 그리고 수신된 읽기 인에이블 신호(RE)를 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 출력할 수 있다. 읽기 인에이블 신호는 위에서 언급된 타이밍 신호(들)에 포함될 수 있다.
읽기 요소들(330)은 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 데이터 신호들(DQ)은 위에서 언급된 정보를 전달하는 신호(들) 또는 정보 신호(들)에 포함될 수 있다. 데이터 스트로브 신호들(DQS)은 위에서 언급된 타이밍 신호(들)에 포함될 수 있다. 읽기 요소들(330)은 제어기 패키지(230)로 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 출력할 수 있다.
읽기 요소들(330)은 읽기 샘플러(331), 지연 라인(332), 그리고 읽기 직렬화기(333)를 포함할 수 있다. 읽기 샘플러(331)는 지연 라인(332)으로부터 출력되는 데이터 스트로브 신호들(DQS)에 동기되어, 데이터 신호들(DQ)을 샘플링할 수 있다. 샘플링된 데이터 신호들은 스왑 멀티플렉서(310)로 전달될 수 있다.
지연 라인(332)은 지연 코드 생성기(320)로부터 전달되는 지연 코드에 응답하여, 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 전달되는 데이터 스트로브 신호들(DQS)을 지연할 수 있다. 예시적으로, 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 출력되는 데이터 신호들(DQ)의 중앙들(centers)은 데이터 스트로브 신호들(DQS)의 중앙들에 동기될 수 있다. 지연 라인(332)은 데이터 신호들(DQ)의 중앙이 데이터 스트로브 신호들(DQS)의 에지들(edges)에 동기되도록, 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 전달된 데이터 스트로브 신호들(DQS)을 지연하여 출력할 수 있다.
읽기 직렬화기(333)는 스왑 멀티플렉서(310)로부터 스왑된 또는 스왑되지 않은 데이터 신호들을 수신할 수 있다. 읽기 직렬화기(333)는 지연 라인(332)으로부터 전달된 데이터 스트로브 신호들(DQS)에 동기되어, 스왑 멀티플렉서(310)로부터 전달된 데이터 신호들을 직렬화하여, 데이터 신호들(DQ)로 출력할 수 있다. 예시적으로, 읽기 직렬화기(333)로부터 출력되는 데이터 신호들(DQ)의 중앙들은 지연 라인(332)으로부터 출력되는 데이터 스트로브 신호들(DQS)의 중앙들과 동기될 수 있다.
예시적으로, 제1 내지 제4 불휘발성 메모리 칩들(110~140)의 각각은 읽기 인에이블 신호(RE)를 지연하여 데이터 스트로브 신호들(DQS)을 생성할 수 있다. 데이터 스트로브 신호들(DQS)의 파형은 읽기 인에이블 신호(RE)의 파형과 동일하되, 읽기 인에이블 신호보다 지연된 형태일 수 있다. 읽기 인에이블 신호(RE)는 읽기 커맨드에 따라 읽기 요소들(330)이 활성화될 때에 토글하고, 그리고 읽기 요소들(330)이 활성화되지 않은 때에 고정된 레벨을 가질 수 있다.
쓰기 요소들(340)은 제어기 패키지(230)로부터 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 쓰기 요소들(340)은 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 전달할 수 있다.
쓰기 요소들(340)은 쓰기 샘플러(341), 지연 라인(342), 그리고 쓰기 직렬화기(343)를 포함할 수 있다. 쓰기 샘플러(341)는 지연 라인(342)으로부터 출력되는 데이터 스트로브 신호들(DQS)에 동기되어, 데이터 신호들(DQ)을 샘플링할 수 있다. 샘플링된 데이터 신호들은 스왑 멀티플렉서(310)로 전달될 수 있다.
지연 라인(342)은 지연 코드 생성기(320)로부터 전달되는 지연 코드에 응답하여, 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 전달되는 데이터 스트로브 신호들(DQS)을 지연할 수 있다. 예시적으로, 제어기 패키지(230)로부터 출력되는 데이터 신호들(DQ)의 중앙들은 데이터 스트로브 신호들(DQS)의 에지들과 동기될 수 있다. 지연 라인(342)은 쓰기 직렬화기(343)로부터 출력되는 데이터 신호들(DQ)의 중앙들이 지연 라인(342)으로부터 출력되는 데이터 스트로브 신호들(DQS)의 에지들과 동기되도록, 제어기 패키지(230)로부터 출력되는 데이터 스트로브 신호들(DQS)을 지연하여 출력할 수 있다.
쓰기 직렬화기(343)는 스왑 멀티플렉서(310)로부터 스왑된 또는 스왑되지 않은 데이터 신호들을 수신할 수 있다. 쓰기 직렬화기(343)는 제어기 패키지(230)로부터 전달된 데이터 스트로브 신호들(DQS)에 동기되어, 스왑 멀티플렉서(310)로부터 전달된 데이터 신호들을 직렬화하여, 데이터 신호들(DQ)로 출력할 수 있다.
예시적으로, 읽기 요소들(330)로부터 출력되는 데이터 신호들(DQ) 및 쓰기 요소들(340)에서 수신되는 데이터 신호들(DQ)은 공통의 솔더 볼들(예를 들어, 고속 신호 솔더 볼들)을 통해 제어기 패키지와 교환될 수 있다. 읽기 요소들(330)로부터 출력되는 데이터 스트로브 신호들(DQS) 및 쓰기 요소들(340)에서 수신되는 데이터 스트로브 신호들(DQS)은 공통의 솔더 볼들(예를 들어, 고속 신호 솔더 볼들)을 통해 제어기 패키지와 교환될 수 있다.
읽기 요소들(330)에서 수신되는 데이터 신호들(DQ) 및 쓰기 요소들(340)로부터 출력되는 데이터 신호들(DQ)은 공통의 패드들을 통해 제1 내지 제4 불휘발성 메모리 칩들(110~140)과 교환될 수 있다. 읽기 요소들(330)에서 수신되는 데이터 스트로브 신호들(DQS) 및 쓰기 요소들(340)로부터 출력되는 데이터 스트로브 신호들(DQS)은 공통의 패드들을 통해 제1 내지 제4 불휘발성 메모리 칩들(110~140)과 교환될 수 있다.
데이터 스트로브 신호들(DQS)은 읽기 커맨드 또는 쓰기 커맨드에 응답하여 읽기 요소들(330) 또는 쓰기 요소들(340)이 활성화된 때에 토글하고, 그리고 읽기 요소들(330) 또는 쓰기 요소들(340)이 비활성화된 때에 고정된 레벨을 가질 수 있다. 데이터 스트로브 신호들(DQS)은 필요한 때에만 토글하는 점에서, 항상 토글하는 클럭 신호와 구별될 수 있다.
예시적으로, 읽기 샘플러(331)를 통과할 때에 데이터 신호들(DQ)의 주기는 증가(예를 들어, 2배)하고, 그리고 읽기 직렬화기(333)를 통과할 때에 데이터 신호들(DQ)의 주기는 감소(1/2배)할 수 있다. 마찬가지로, 쓰기 샘플러(341)를 통과할 때에 데이터 신호들(DQ)의 주기는 증가(예를 들어, 2배)하고, 그리고 쓰기 직렬화기(343)를 통과할 때에 데이터 신호들(DQ)의 주기는 감소(1/2배)할 수 있다. 읽기 샘플러(331)와 읽기 직렬화기(333)의 사이, 그리고 쓰기 샘플러(341)와 쓰기 직렬화기(343)의 사이에서 스왑을 수행함으로써, 스왑 멀티플렉서(310)는 더 안정적이고 그리고 더 정확하게 스왑을 수행할 수 있다.
도 9는 스왑 인에이블 신호(SE)가 버퍼 칩(150)으로 전달되는 예를 보여준다. 도 1, 도 2, 도 4 및 도 9를 참조하면, 제1 메모리 패키지(210)의 적어도 하나의 저속 신호 솔더 볼(예를 들어, LS7)에 제1 레벨의 전압(예를 들어, 접지 전압(VSS))이 바이어스될 수 있다. 제2 메모리 패키지(220)의 적어도 하나의 저속 신호 솔더 볼(예를 들어, LS7)에 제2 레벨의 전압(예를 들어, 전원 전압(VDD))이 바이어스될 수 있다.
제1 레벨의 전압(VSS)에 응답하여, 스왑 인에이블 신호(SE)는 비활성화된 것으로 식별될 수 있다. 제2 레벨의 전압(VDD)에 응답하여, 스왑 인에이블 신호(SE)는 활성화된 것으로 식별될 수 있다. 즉, 제1 메모리 패키지(210)의 버퍼 칩(150)은 스왑을 수행하지 않고, 그리고 제2 메모리 패키지(220)의 버퍼 칩(150)은 스왑을 수행할 수 있다.
예시적으로, 제1 레벨의 전압(VSS) 및 제2 레벨의 전압(VDD)은 제어기 패키지(230)로부터 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 전달될 수 있다. 다른 예로서, 제1 레벨의 전압(VSS) 및 제2 레벨의 전압(VDD)은 커넥터(250)로부터 제어기 패키지(230)를 우회하여 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)로 직접 전달될 수 있다.
예시적으로, 스왑 인에이블 신호(SE)의 활성화 또는 비활성화는 제1 메모리 패키지(210) 또는 제2 메모리 패키지(220)의 특정한 적어도 하나의 솔더 볼에 전달되는 전압 레벨이 아닌, 특정한 적어도 하나의 솔더 볼에 전달되는 신호의 파형에 의해 식별될 수 있다. 신호의 파형은 하이 레벨과 로우 레벨 사이를 천이하는 적어도 하나의 천이점을 포함할 수 있다. 제1 파형이 전달되는 것에 응답하여, 제1 메모리 패키지(210) 또는 제2 메모리 패키지(220)는 스왑 인에이블 신호(SE)의 활성화를 식별할 수 있다. 제1 파형과 다른 제2 파형이 전달되는 것에 응답하여, 제1 메모리 패키지(210) 또는 제2 메모리 패키지(220)는 스왑 인에이블 신호(SE)의 비활성화를 식별할 수 있다.
예시적으로, 버퍼 칩(150)의 제1 버퍼 패드들(151)은 특정한 적어도 하나의 솔더 볼로부터 신호를 수신하기 위한 적어도 하나의 패드를 포함할 수 있다. 특정한 적어도 하나의 솔더 볼의 신호는 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달될 필요가 없다. 따라서, 버퍼 칩(150)의 제2 버퍼 패드들(152)은 특정한 적어도 하나의 솔더 볼의 신호를 전달하기 위한 패드를 포함하지 않을 수 있다.
도 10은 제2 예에 따른 버퍼 칩(400)을 보여준다. 도 1, 도 2, 도 4 및 도 10을 참조하면, 버퍼 칩(400)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(400)은 지연 코드 생성기(420), 읽기 요소들(430) 및 쓰기 요소들(440)을 포함할 수 있다.
도 8의 버퍼 칩(300)과 비교하면, 스왑 멀티플렉서(310)는 제1 스왑 멀티플렉서(434) 및 제2 스왑 멀티플렉서(444)로 분할되어, 읽기 요소들(430) 및 쓰기 요소들(440)에 각각 배치될 수 있다. 제1 스왑 멀티플렉서(434)는 읽기 샘플러(431)에 의해 샘플링된 데이터 신호들을 수신하고, 그리고 스왑 인에이블 신호(SE)에 응답하여 스왑을 수행하거나 스왑을 생략할 수 있다. 제1 스왑 멀티플렉서(434)는 스왑된 또는 스왑이 생략된 데이터 신호들을 읽기 직렬화기(433)로 전달할 수 있다.
제2 스왑 멀티플렉서(444)는 쓰기 샘플러(441)에 의해 샘플링된 데이터 신호들을 수신하고, 그리고 스왑 인에이블 신호(SE)에 응답하여 스왑을 수행하거나 스왑을 생략할 수 있다. 제2 스왑 멀티플렉서(444)는 스왑된 또는 스왑이 생략된 데이터 신호들을 쓰기 직렬화기(443)로 전달할 수 있다.
지연 코드 생성기(420), 읽기 샘플러(431), 지연 라인(432), 읽기 직렬화기(433) 및 쓰기 샘플러(441), 지연 라인(442) 및 쓰기 직렬화기(443)의 구조 및 기능은 도 8을 참조하여 설명된 읽기 샘플러(331), 지연 라인(332), 읽기 직렬화기(333), 쓰기 샘플러(341), 지연 라인(342) 및 쓰기 직렬화기(343)와 동일하다. 따라서, 중복되는 설명은 생략된다.
도 11은 제3 예에 따른 버퍼 칩(500)을 보여준다. 도 1, 도 2, 도 4 및 도 11을 참조하면, 버퍼 칩(500)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(500)은 스왑 멀티플렉서(510), 지연 코드 생성기(520), 읽기 요소들(530), 쓰기 요소들(540) 및 타이밍 신호 스왑 멀티플렉서(550)를 포함할 수 있다.
도 8의 버퍼 칩(300)과 비교하면, 버퍼 칩(500)은 타이밍 신호 스왑 멀티플렉서(550)를 더 포함할 수 있다. 타이밍 신호 스왑 멀티플렉서(550)는 제어기 패키지(230)로부터 읽기 인에이블 신호(RE) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 타이밍 신호 스왑 멀티플렉서(550)는 읽기 요소들(530)로 읽기 인에이블 신호(RE)를 출력하고, 그리고 쓰기 요소들(540)로 데이터 스트로브 신호들(DQS)을 출력할 수 있다.
타이밍 신호 스왑 멀티플렉서(550)는 읽기 요소들(530)로부터 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 타이밍 신호 스왑 멀티플렉서(550)는 제어기 패키지(230)로 데이터 스트로브 신호들(DQS)을 출력할 수 있다. 타이밍 신호 스왑 멀티플렉서(550)는 제어기 패키지(230)와 읽기 요소들(530)의 사이, 그리고 제어기 패키지(230)와 쓰기 요소들(540)의 사이에서 타이밍 신호들의 스왑을 선택적으로 수행할 수 있다.
제어기 패키지(230)로부터 수신되고, 그리고 타이밍 신호 스왑 멀티플렉서(550)에 의해 스왑된 또는 스왑되지 않은 데이터 스트로브 신호(DQS)는 쓰기 샘플러(541)로 전달될 수 있다. 제어기 패키지(230)로부터 수신되고, 그리고 타이밍 신호 스왑 멀티플렉서(550)에 의해 스왑된 또는 스왑되지 않은 읽기 인에이블 신호(RE)는 읽기 요소들(530)을 통해 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달될 수 있다. 읽기 요소들(530)로부터 수신되고, 그리고 타이밍 신호 스왑 멀티플렉서(550)에 의해 스왑된 또는 스왑되지 않은 데이터 스트로브 신호들(DQS)은 제어기 패키지(230)로 전달될 수 있다.
스왑 멀티플렉서(510), 지연 코드 생성기(520), 읽기 샘플러(531), 지연 라인(532) 및 읽기 직렬화기(533)를 포함하는 읽기 요소들(530), 그리고 쓰기 샘플러(541), 지연 라인(542) 및 쓰기 직렬화기(543)를 포함하는 쓰기 요소들(540)의 구조 및 기능은 도 8을 참조하여 설명된 스왑 멀티플렉서(310), 지연 코드 생성기(320), 읽기 샘플러(331), 지연 라인(332) 및 읽기 직렬화기(333)를 포함하는 읽기 요소들(330), 그리고 쓰기 샘플러(341), 지연 라인(342) 및 쓰기 직렬화기(343)를 포함하는 쓰기 요소들(340)과 동일하다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 도 10을 참조하여 설명된 바와 같이, 스왑 멀티플렉서(510)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(530) 및 쓰기 요소들(540)에 각각 배치될 수 있다. 또한, 타이밍 신호 스왑 멀티플렉서(550)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(530) 및 쓰기 요소들(540)에 각각 배치될 수 있다.
도 12는 제4 예에 따른 버퍼 칩(600)을 보여준다. 도 1, 도 2, 도 4 및 도 12를 참조하면, 버퍼 칩(600)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(600)은 지연 코드 생성기(620), 읽기 요소들(630), 쓰기 요소들(640) 및 통합 스왑 멀티플렉서(650)를 포함할 수 있다.
통합 스왑 멀티플렉서(650)는 스왑 인에이블 신호(SE)에 응답하여, 데이터 신호들(DQ), 데이터 스트로브 신호들(DQS), 그리고 읽기 인에이블 신호(RE)의 스왑을 수행하거나 생략할 수 있다. 통합 스왑 멀티플렉서(650)는 제어기 패키지(230)와 읽기 요소들(630)의 사이, 그리고 제어기 패키지(230)와 쓰기 요소들(640)의 사이에서 스왑을 선택적으로 수행할 수 있다.
데이터 스트로브 신호들(DQS) 및 읽기 인에이블 신호(RE)를 포함하는 타이밍 신호들의 스왑은 도 11의 타이밍 신호 스왑 멀티플렉서(550)를 참조하여 설명된 것과 동일하게 수행될 수 있다. 데이터 신호들(DQ)의 스왑은 읽기 요소들(630) 및 제어기 패키지(230)의 사이 또는 쓰기 요소들(640) 및 제어기 패키지(230)의 사이에서 도 8을 참조하여 설명된 것과 동일하게 수행될 수 있다.
지연 코드 생성기(620), 읽기 샘플러(631), 지연 라인(632) 및 읽기 직렬화기(633)를 포함하는 읽기 요소들(630), 그리고 쓰기 샘플러(641), 지연 라인(642) 및 쓰기 직렬화기(643)를 포함하는 쓰기 요소들(640)의 구조 및 기능은 도 8을 참조하여 설명된 지연 코드 생성기(320), 읽기 샘플러(331), 지연 라인(332) 및 읽기 직렬화기(333)를 포함하는 읽기 요소들(330), 그리고 쓰기 샘플러(341), 지연 라인(342) 및 쓰기 직렬화기(343)를 포함하는 쓰기 요소들(340)과 동일하다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 도 10을 참조하여 설명된 바와 같이, 통합 스왑 멀티플렉서(610)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(630) 및 쓰기 요소들(640)에 각각 배치될 수 있다.
도 13은 제5 예에 따른 버퍼 칩(700)을 보여준다. 도 1, 도 2, 도 4 및 도 13을 참조하면, 버퍼 칩(700)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(700)은 스왑 멀티플렉서(710), 지연 코드 생성기(720), 읽기 요소들(730), 쓰기 요소들(740) 및 타이밍 신호 스왑 멀티플렉서(750)를 포함할 수 있다.
도 8의 버퍼 칩(300)과 비교하면, 버퍼 칩(700)은 타이밍 신호 스왑 멀티플렉서(750)를 더 포함할 수 있다. 타이밍 신호 스왑 멀티플렉서(750)는 읽기 요소들(730)로부터 읽기 인에이블 신호(RE) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 타이밍 신호 스왑 멀티플렉서(750)는 제어기 패키지(230)로 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 읽기 인에이블 신호(RE) 및 데이터 스트로브 신호들(DQS)을 출력할 수 있다.
타이밍 신호 스왑 멀티플렉서(750)는 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 타이밍 신호 스왑 멀티플렉서(750)는 읽기 요소들(730)로 데이터 스트로브 신호들(DQS)을 출력할 수 있다. 타이밍 신호 스왑 멀티플렉서(750)는 제1 내지 제4 불휘발성 메모리 칩들(110~140)과 읽기 요소들(730)의 사이, 그리고 제1 내지 제4 불휘발성 메모리 칩들(110~140)과 쓰기 요소들(740)의 사이에서 타이밍 신호들의 스왑을 선택적으로 수행할 수 있다.
읽기 요소들(730)로부터 수신되고, 그리고 타이밍 신호 스왑 멀티플렉서(750)에 의해 스왑된 또는 스왑되지 않은 데이터 스트로브 신호(DQS)는 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달될 수 있다. 쓰기 요소들(740)로부터 수신되고, 그리고 타이밍 신호 스왑 멀티플렉서(750)에 의해 스왑된 또는 스왑되지 않은 데이터 스트로브 신호(DQS)는 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달될 수 있다. 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 수신되고, 그리고 타이밍 신호 스왑 멀티플렉서(750)에 의해 스왑된 또는 스왑되지 않은 데이터 스트로브 신호(DQS)는 읽기 요소들(730)로 전달될 수 있다.
스왑 멀티플렉서(710), 지연 코드 생성기(720), 읽기 샘플러(731), 지연 라인(732) 및 읽기 직렬화기(733)를 포함하는 읽기 요소들(730), 그리고 쓰기 샘플러(741), 지연 라인(742) 및 쓰기 직렬화기(743)를 포함하는 쓰기 요소들(740)의 구조 및 기능은 도 8을 참조하여 설명된 스왑 멀티플렉서(310), 지연 코드 생성기(320), 읽기 샘플러(331), 지연 라인(332) 및 읽기 직렬화기(333)를 포함하는 읽기 요소들(330), 그리고 쓰기 샘플러(341), 지연 라인(342) 및 쓰기 직렬화기(343)를 포함하는 쓰기 요소들(340)과 동일하다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 도 10을 참조하여 설명된 바와 같이, 스왑 멀티플렉서(710)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(730) 및 쓰기 요소들(740)에 각각 배치될 수 있다. 또한, 타이밍 신호 스왑 멀티플렉서(750)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(730) 및 쓰기 요소들(740)에 각각 배치될 수 있다.
도 14는 제6 예에 따른 버퍼 칩(800)을 보여준다. 도 1, 도 2, 도 4 및 도 14를 참조하면, 버퍼 칩(800)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(800)은 지연 코드 생성기(820), 읽기 요소들(830), 쓰기 요소들(840) 및 통합 스왑 멀티플렉서(850)를 포함할 수 있다.
통합 스왑 멀티플렉서(850)는 스왑 인에이블 신호(SE)에 응답하여, 데이터 신호들(DQ), 데이터 스트로브 신호들(DQS), 그리고 읽기 인에이블 신호(RE)의 스왑을 수행하거나 생략할 수 있다. 통합 스왑 멀티플렉서(850)는 제1 내지 제4 불휘발성 메모리 칩들(110~140)과 읽기 요소들(830)의 사이, 그리고 제1 내지 제4 불휘발성 메모리 칩들(110~140)과 쓰기 요소들(840)의 사이에서 스왑을 선택적으로 수행할 수 있다.
데이터 스트로브 신호들(DQS) 및 읽기 인에이블 신호(RE)를 포함하는 타이밍 신호들의 스왑은 도 13의 타이밍 신호 스왑 멀티플렉서(550)를 참조하여 설명된 것과 동일하게 수행될 수 있다. 데이터 신호들(DQ)의 스왑은 읽기 요소들(830) 및 제어기 패키지(230)의 사이 또는 쓰기 요소들(840) 및 제어기 패키지(230)의 사이에서 도 8을 참조하여 설명된 것과 동일하게 수행될 수 있다.
지연 코드 생성기(820), 읽기 샘플러(831), 지연 라인(832) 및 읽기 직렬화기(833)를 포함하는 읽기 요소들(830), 그리고 쓰기 샘플러(841), 지연 라인(842) 및 쓰기 직렬화기(843)를 포함하는 쓰기 요소들(840)의 구조 및 기능은 도 8을 참조하여 설명된 지연 코드 생성기(320), 읽기 샘플러(331), 지연 라인(332) 및 읽기 직렬화기(333)를 포함하는 읽기 요소들(330), 그리고 쓰기 샘플러(341), 지연 라인(342) 및 쓰기 직렬화기(343)를 포함하는 쓰기 요소들(340)과 동일하다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 도 10을 참조하여 설명된 바와 같이, 통합 스왑 멀티플렉서(810)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(830) 및 쓰기 요소들(840)에 각각 배치될 수 있다.
도 15는 제7 예에 따른 버퍼 칩(900)을 보여준다. 도 1, 도 2, 도 4 및 도 15를 참조하면, 버퍼 칩(900)은 도 1 및 도 2의 버퍼 칩(150)에 대응할 수 있다. 버퍼 칩(900)은 스왑 멀티플렉서(910), 지연 코드 생성기(920), 읽기 요소들(930), 쓰기 요소들(940) 및 커맨드 파서(command parser)를 포함할 수 있다.
커맨드 파서(960)는 쓰기 요소들(940)의 쓰기 샘플러(941)에 의해 샘플링된 데이터 신호들을 수신할 수 있다. 커맨드 파서(960)는 수신된 데이터 신호들을 분석하고, 그리고 분석된 결과에 따라 스왑 인에이블 신호(SE)를 활성화 또는 비활성화할 수 있다.
예를 들어, 스토리지 장치(200)에 전원이 공급될 때, 제어기 패키지(230)는 제1 메모리 패키지(210) 및 제2 메모리 패키지(220)에 지정된 커맨드를 전송하도록 구성될 수 있다. 예를 들어, 지정된 커맨드는 초기화(initialization) 커맨드, 상태 읽기(status read) 커맨드, 겟 피처(get features) 커맨드 등을 포함할 수 있으며, 표준에 의해 정해지거나 또는 생산자 특화(vendor specific)로 정해질 수 있다.
커맨드 파서(960)는 지정된 커맨드의 패턴(예를 들어, 비트들의 패턴)을 저장할 수 있다. 커맨드 파서(960)는 파워-온 후에 쓰기 샘플러(941)에 의해 처음으로 샘플링되는 데이터 신호들을 지정된 커맨드의 패턴과 비교할 수 있다. 샘플링된 데이터 신호들이 지정된 커맨드의 패턴과 일치할 때, 커맨드 파서(960)는 스왑 인에이블 신호(SE)를 비활성화할 수 있다. 샘플링된 데이터 신호들이 지정된 커맨드의 패턴과 일치하지 않을 때, 커맨드 파서(960)는 스왑 인에이블 신호(SE)를 활성화할 수 있다.
또한, 스왑 인에이블 신호(SE)가 활성화된 때에, 커맨드 파서(960)는 커맨드 파서(960)에 의해 비교된 데이터 신호들이 스왑 멀티플렉서(910)에 의해 스왑되어 출력되도록, 스왑 멀티플렉서(910)를 제어할 수 있다.
스왑 멀티플렉서(910), 지연 코드 생성기(920), 읽기 샘플러(931), 지연 라인(932) 및 읽기 직렬화기(933)를 포함하는 읽기 요소들(930), 그리고 쓰기 샘플러(941), 지연 라인(942) 및 쓰기 직렬화기(943)를 포함하는 쓰기 요소들(940)의 구조 및 기능은 도 8을 참조하여 설명된 지연 코드 생성기(320), 읽기 샘플러(331), 지연 라인(332) 및 읽기 직렬화기(333)를 포함하는 읽기 요소들(330), 그리고 쓰기 샘플러(341), 지연 라인(342) 및 쓰기 직렬화기(343)를 포함하는 쓰기 요소들(340)과 동일하다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 도 10을 참조하여 설명된 바와 같이, 스왑 멀티플렉서(910)는 두 개의 스왑 멀티플렉서들로 분할되어 읽기 요소들(930) 및 쓰기 요소들(940)에 각각 배치될 수 있다. 또한, 도 11 및 도 13을 참조하여 설명된 바와 같이, 타이밍 신호들을 스왑하기 위한 타이밍 신호 스왑 멀티플렉서가 추가될 수 있다. 또는, 도 12 및 도 14를 참조하여 설명된 바와 같이, 타이밍 신호들 및 데이터 신호들(DQ)을 스왑하기 위한 통합 스왑 멀티플렉서가 스왑 멀티플렉서(910)를 대체하여 제공될 수 있다.
도 16은 본 발명의 실시 예에 따른 멀티플렉서(1000)를 보여준다. 도 1, 도 2, 도 4 및 도 16을 참조하면, 멀티플렉서(1000)는 도 8의 스왑 멀티플렉서(310), 도 11의 스왑 멀티플렉서(510) 또는 타이밍 신호 스왑 멀티플렉서(550), 도 11의 통합 스왑 멀티플렉서(650), 도 13의 스왑 멀티플렉서(710) 또는 타이밍 신호 스왑 멀티플렉서(750), 도 14의 통합 스왑 멀티플렉서(850), 또는 도 15의 스왑 멀티플렉서(910)로 구현될 수 있다.
멀티플렉서(1000)는 제1 요소들(1100) 및 제2 요소들(1200)을 포함할 수 있다. 제1 요소들(1100)은 도 10의 제1 스왑 멀티플렉서(434)로 구현될 수 있고, 그리고 제2 요소들(1200)은 제2 스왑 멀티플렉서(444)로 구현될 수 있다. 제1 요소들(1100)은 제1 내지 제4 불휘발성 메모리 칩들(110~140)로부터 제어기 패키지(230)로 전달되는 타이밍 신호들 또는 데이터 신호들(DQ)에 적용될 수 있다. 제2 요소들(1200)은 제어기 패키지(230)로부터 제1 내지 제4 불휘발성 메모리 칩들(110~140)로 전달되는 타이밍 신호들 또는 데이터 신호들(DQ)에 적용될 수 있다.
제1 요소들(1100)은 제1 버퍼 칩 요소들(1110), 제2 버퍼 칩 요소들(1120), 그리고 제1 멀티플렉서들(1121~112n)(n은 1보다 큰 양의 정수)를 포함할 수 있다. 제1 멀티플렉서들(1121~112n)의 각각은 제1 버퍼 칩 요소들(1110)로부터 전달되는 신호들 중 하나를 선택하여 제2 버퍼 칩 요소들(1120)로 전달할 수 있다.
예시적으로, 제1 버퍼 칩 요소들(1110)로부터 출력되는 하나의 신호는 두 개의 제1 멀티플렉서들로 전달될 수 있다. 예를 들어, 제1 버퍼 칩 요소들(1110)에서 제1 고속 신호 솔더 볼(HS1)과 연관되는 신호(예를 들어, 제1 신호)는 제2 버퍼 칩 요소들(1130)에서 제1 고속 신호 솔더 볼(HS1)과 연관되는 제1 멀티플렉서 및 제4 고속 신호 솔더 볼(HS4)과 연관되는 제1 멀티플렉서로 출력될 수 있다. 제1 신호를 수신한 두 개의 제1 멀티플렉서들은 제1 신호를 제2 버퍼 칩 요소들(1130)에서 제1 고속 신호 솔더 볼(HS1)과 연관되는 부분들 및 제4 고속 신호 솔더 볼(HS4)과 연관되는 부분들 중 하나로 출력할 수 있다.
제2 요소들(1200)은 제3 버퍼 칩 요소들(1210), 제4 버퍼 칩 요소들(1220), 그리고 제2 멀티플렉서들(1221~112n)(n은 1보다 큰 양의 정수)를 포함할 수 있다. 제2 멀티플렉서들(1221~112n)의 각각은 제3 버퍼 칩 요소들(1210)로부터 전달되는 신호들 중 하나를 선택하여 제4 버퍼 칩 요소들(1220)로 전달할 수 있다.
예시적으로, 제3 버퍼 칩 요소들(1210)로부터 출력되는 하나의 신호는 두 개의 제2 멀티플렉서들로 전달될 수 있다. 예를 들어, 제3 버퍼 칩 요소들(1210)에서 제2 고속 신호 솔더 볼(HS2)과 연관되는 신호(예를 들어, 제2 신호)는 제4 버퍼 칩 요소들(1230)에서 제2 고속 신호 솔더 볼(HS2)과 연관되는 제2 멀티플렉서 및 제5 고속 신호 솔더 볼(HS5)과 연관되는 제2 멀티플렉서로 출력될 수 있다. 제2 신호를 수신한 두 개의 제2 멀티플렉서들은 제2 신호를 제4 버퍼 칩 요소들(1230)에서 제2 고속 신호 솔더 볼(HS2)과 연관되는 부분들 및 제5 고속 신호 솔더 볼(HS5)과 연관되는 부분들 중 하나로 출력할 수 있다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 칩(1300)을 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리 칩(1300)은 메모리 셀 어레이(1310), 행 디코더 블록(1320), 페이지 버퍼 블록(1330), 패스 페일 체크 블록(1340)(PFC), 데이터 입력 및 출력 블록(1350), 버퍼 블록(1360), 그리고 제어 로직 블록(1370)을 포함한다.
메모리 셀 어레이(1310)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 블록(1320)에 연결될 수 있다. 워드 라인들(WL) 중 일부는 더미 워드 라인들로 사용될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 블록(1330)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 각 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 블록(1320)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(1310)에 연결된다. 행 디코더 블록(1320)은 제어 로직 블록(1370)의 제어에 따라 동작한다.
행 디코더 블록(1320)은 버퍼 블록(1360)으로부터 수신되는 행 어드레스(RA)를 디코딩하고, 디코딩된 행 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 블록(1330)은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1310)에 연결된다. 페이지 버퍼 블록(1330)은 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 블록(1350)과 연결된다. 페이지 버퍼 블록(1330)은 제어 로직 블록(1370)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 블록(1330)은 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 블록(1330)은 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작 시에, 또는 프로그램 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 블록(1330)은 비트 라인들(BL)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
패스 페일 체크 블록(1340)은 프로그램 동작의 검증 읽기 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 블록(1330)의 감지 결과를 검증할 수 있다. 예를 들어, 프로그램 동작의 검증 읽기 시에, 패스 페일 체크 블록(1340)은 목표 문턱 전압 이상으로 프로그램 되지 않은 온-셀들에 대응하는 값(예를 들어 '0')의 수를 카운트할 수 있다.
소거 동작의 검증 읽기 시에, 패스 페일 체크 블록(1340)은 목표 문턱 전압 이하로 소거되지 않은 오프-셀들에 대응하는 값(예를 들어 '1')이 수를 카운트할 수 있다. 패스 페일 체크 블록(1340)은 카운트된 결과가 문턱값 이상일 때, 페일을 나타내는 신호를 제어 로직 블록(1370)으로 출력할 수 있다. 패스 페일 체크 블록(1340)은 카운트된 결과가 문턱값보다 작을 때, 패스를 나타내는 신호를 제어 로직 블록(1370)으로 출력할 수 있다. 패스 페일 체크 블록(1340)의 검증의 결과에 따라, 프로그램 동작의 프로그램 루프가 더 수행되거나 또는 소거 동작의 소거 루프가 더 수행될 수 있다.
데이터 입력 및 출력 블록(1350)은 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 블록(1330)과 연결된다. 데이터 입력 및 출력 블록(1350)은 버퍼 블록(1360)으로부터 열 어드레스(CA)를 수신할 수 있다. 데이터 입력 및 출력 블록(1350)은 페이지 버퍼 블록(1330)에 의해 읽힌 데이터를 열 어드레스(CA)에 따라 버퍼 블록(1360)으로 출력할 수 있다. 데이터 입력 및 출력 블록(1350)은 열 어드레스(CA)에 의존하여, 버퍼 블록(1360)으로부터 수신되는 데이터를 페이지 버퍼 블록(1330)에 전달할 수 있다.
버퍼 블록(1360)은 제1 채널(CH1)을 통해 커맨드(CMD) 및 어드레스(ADDR)를 외부의 장치로부터 수신하고, 그리고 데이터(DATA)를 외부의 장치와 교환할 수 있다. 버퍼 블록(1360)은 제어 로직 블록(1370)의 제어에 따라 동작할 수 있다. 버퍼 블록(1360)은 커맨드(CMD)를 제어 로직 블록(1370)에 전달할 수 있다. 버퍼 블록(1360)은 어드레스(ADDR)의 행 어드레스(RA)를 행 디코더 블록(1320)에 전달하고, 열 어드레스(CA)를 데이터 입력 및 출력 블록(1350)에 전달할 수 있다. 버퍼 블록(1360)은 데이터(DATA)를 데이터 입력 및 출력 블록(1350)과 교환할 수 있다.
예시적으로, 제1 채널(CH1)은 데이터 신호들(DQ)에 대응할 수 있다. 커맨드(CMD) 및 어드레스(ADDR)는 SDR 방식으로 데이터 스트로브 신호들(DQS)에 동기되고, 그리고 데이터(DATA)는 SDR 또는 DDR 방식으로 데이터 스트로브 신호들(DQS)에 동기될 수 있다.
제어 로직 블록(1370)은 외부 장치와 제2 채널(CH)을 통해 제어 신호(CTRL)를 교환할 수 있다. 제어 로직 블록(1370)은 버퍼 블록(1360)이 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 라우팅하게 제어할 수 있다. 제어 로직 블록(1370)은 버퍼 블록(1360)으로부터 수신된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 칩(1300)를 제어할 수 있다.
예시적으로, 제2 채널(CH2)은 데이터 스트로브 신호들(DQS) 및 읽기 인에이블 신호(RE)를 포함하는 고속 신호들에 대응할 수 있고, 그리고 전력, 쓰기 보호 신호(WP), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(CE), 레디 및 비지 신호(RnB), 또는 쓰기 인에이블 신호(WE)를 포함하는 저속 신호들에 대응할 수 있다.
예시적으로, 불휘발성 메모리 칩(1300)은 본딩 방식으로 제조될 수 있다. 메모리 셀 어레이(1310)는 제1 웨이퍼에서 제조되고, 행 디코더 블록(1320), 페이지 버퍼 블록(1330), 데이터 입력 및 출력 블록(1350), 버퍼 블록(1360), 그리고 제어 로직 블록(1370)은 제2 웨이퍼에서 제조될 수 있다. 제1 웨이퍼의 상부면과 및 제2 웨이퍼의 상부면을 마주보게 하여 결합함으로써, 불휘발성 메모리 칩(1300)이 구현될 수 있다.
다른 예로서, 불휘발성 메모리 칩(1300)은 COP(Cell Over Peri) 방식으로 제조될 수 있다. 기판 상에 행 디코더 블록(1320), 페이지 버퍼 블록(1330), 데이터 입력 및 출력 블록(1350), 버퍼 블록(1360), 그리고 제어 로직 블록(1370)을 포함하는 주변 회로가 구현될 수 있다 주변 회로의 상부에 메모리 셀 어레이(1310)가 구현될 수 있다. 주변 회로 및 메모리 셀 어레이(1310)는 관통 비아들을 통해 연결될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 패키지
101: 패키지 기판
102: 패키지 패드들
103, 104: 패키지 배선들
105: 몰드
106: 솔더 볼들
107: 배선들
110, 120, 130, 140: 불휘발성 메모리 칩들
111, 121, 131, 141: 메모리 패드들
150: 버퍼 칩
151, 152: 버퍼 패드들
200: 스토리지 장치
210, 220: 메모리 패키지들
230: 제어기 패키지
240: 인쇄 회로 기판
250: 커넥터
HSSL: 고속 신호 배선들
LSSL: 저속 신호 배선들
HS: 고속 신호 솔더 볼들
LS: 저속 신호 솔더 볼들

Claims (20)

  1. 제1 메모리 패드들을 포함하는 제1 메모리 칩; 그리고
    상기 제1 메모리 패드들에 각각 연결되는 제1 버퍼 패드들, 그리고 외부의 장치와 연결되는 제2 버퍼 패드들을 포함하는 버퍼 칩을 포함하고,
    스왑 인에이블 신호가 비활성 상태일 때, 상기 버퍼 칩은 상기 제2 버퍼 패드들을 통해 수신되는 신호들을 상기 제1 버퍼 패드들로 각각 전달하고, 그리고
    상기 스왑 인에이블 신호가 활성 상태일 때, 상기 버퍼 칩은 상기 제2 버퍼 패드들을 통해 수신되는 신호들을 스왑하여 제1 스왑 신호들을 생성하고, 그리고 상기 제1 스왑 신호들을 상기 제1 버퍼 패드들로 각각 전달하는 메모리 패키지.
  2. 제1항에 있어서,
    스왑 인에이블 신호가 비활성 상태일 때, 상기 버퍼 칩은 상기 제1 버퍼 패드들을 통해 수신되는 신호들을 상기 제2 버퍼 패드들로 각각 전달하고, 그리고
    상기 스왑 인에이블 신호가 활성 상태일 때, 상기 버퍼 칩은 상기 제1 버퍼 패드들을 통해 수신되는 신호들을 스왑하여 제2 스왑 신호들을 생성하고, 그리고 상기 제2 스왑 신호들을 상기 제2 버퍼 패드들로 각각 전달하는 메모리 패키지.
  3. 제2항에 있어서,
    상기 버퍼 칩은:
    상기 제1 버퍼 패드들을 통해 수신되는 신호들을 샘플링하는 제1 샘플러;
    상기 스왑 인에이블 신호에 응답하여, 상기 제1 샘플러의 출력 신호들을 선택적으로 스왑하하여 제1 출력 신호로 출력하는 제1 스왑 멀티플렉서; 그리고
    상기 스왑 멀티플렉서의 상기 제1 출력 신호들을 상기 제2 버퍼 패드들로 전달하는 제1 직렬화기를 더 포함하는 메모리 패키지.
  4. 제3항에 있어서,
    상기 버퍼 칩은:
    상기 제2 버퍼 패드들을 통해 수신되는 신호들을 샘플링하는 제2 샘플러; 그리고
    상기 스왑 멀티플렉서의 제2 출력 신호들을 상기 제1 버퍼 패드들로 전달하는 제2 직렬화기를 더 포함하고,
    상기 제1 스왑 멀티플렉서는 상기 스왑 인에이블 신호에 응답하여, 상기 제2 샘플러의 출력 신호들을 선택적으로 스왑하여 상기 제2 출력 신호들로서 상기 제2 직렬화기로 전달하는 메모리 패키지.
  5. 제3항에 있어서,
    상기 버퍼 칩은:
    상기 제2 버퍼 패드들을 통해 수신되는 신호들을 샘플링하는 제2 샘플러;
    상기 스왑 인에이블 신호에 응답하여, 상기 제2 샘플러의 출력 신호들을 선택적으로 스왑하여 제2 출력 신호들로 출력하는 제2 스왑 멀티플렉서; 그리고
    상기 제2 스왑 멀티플렉서의 상기 제2 출력 신호들을 상기 제1 버퍼 패드들로 전달하는 제2 직렬화기를 더 포함하는 메모리 패키지.
  6. 제3항에 있어서,
    상기 제1 메모리 칩은 제2 메모리 패드들을 더 포함하고,
    상기 버퍼 칩은 상기 제2 메모리 패드들에 각각 연결되는 제3 버퍼 패드들, 그리고 상기 외부의 장치와 연결되는 제4 버퍼 패드들을 더 포함하고,
    상기 버퍼 칩은, 상기 스왑 인에이블 신호에 응답하여, 상기 제4 버퍼 패드들을 통해 수신되는 신호들을 선택적으로 스왑하여 상기 제3 버퍼 패드들로 전달하고 그리고 상기 제3 버퍼 패드들을 통해 수신되는 신호들을 선택적으로 스왑하여 상기 제4 버퍼 패드들로 전달하는 제2 스왑 멀티플렉서를 더 포함하는 메모리 패키지.
  7. 제6항에 있어서,
    상기 제2 스왑 멀티플렉서의 출력 신호들 중 일부는 상기 제1 샘플러로 전달되는 메모리 패키지.
  8. 제1항에있어서,
    상기 버퍼 칩은 상기 외부의 장치로부터 상기 스왑 인에이블 신호를 수신하는 제3 버퍼 패드를 더 포함하는 메모리 패키지.
  9. 제1항에 있어서,
    상기 버퍼 칩은 상기 제2 버퍼 패드들을 통해 수신되는 신호들이 특정한 패턴에 대응할 때 상기 스왑 인에이블 신호를 활성화하도록 구성되는 커맨드 파서(command parser)를 더 포함하는 메모리 패키지.
  10. 제1항에 있어서,
    제2 메모리 패드들을 포함하고, 상기 제1 메모리 칩 상에 적층되고, 그리고 상기 제1 버퍼 패드들에 각각 연결되는 제2 메모리 칩을 더 포함하는 메모리 패키지.
  11. 인쇄 회로 기판;
    상기 인쇄 회로 기판의 상부에 부착된 제1 메모리 패키지; 그리고
    상기 인쇄 회로 기판의 하부에 배치된 제2 메모리 패키지를 포함하고,
    상기 제1 메모리 패키지 및 상기 제2 메모리 패키지의 각각은:
    패키지 기판;
    상기 패키지 기판 상에 적층된 메모리 칩들;
    상기 패키지 기판 하에 부착된 제1 솔더 볼들; 그리고
    상기 패키지 기판 상에 배치되고, 상기 메모리 칩들 및 상기 제1 솔더 볼들을 전기적으로 연결하는 버퍼 칩을 포함하고,
    상기 제1 메모리 패키지의 상기 버퍼 칩 및 상기 제2 메모리 패키지의 상기 제2 버퍼 칩 중 하나는 상기 제1 솔더 볼들의 신호들의 스왑을 활성화하고, 그리고 다른 하나는 상기 제1 솔더 볼들의 신호들의 스왑을 비활성화하는 스토리지 장치.
  12. 제11항에 있어서,
    상기 인쇄 회로 기판은 상기 제1 메모리 칩의 상기 제1 솔더 볼들로부터 상기 인쇄 회로 기판의 평면과 수직한 방향을 따라 상기 제2 메모리 칩의 상기 제2 솔더 볼들과 직접 연결되는 제1 배선들을 포함하는 스토리지 장치.
  13. 제12항에 있어서,
    상기 제1 메모리 패키지 및 상기 제2 메모리 패키지의 각각은 상기 패키지 기판 하에 부착된 제2 솔더 볼들을 더 포함하고,
    상기 제1 메모리 패키지 및 상기 제2 메모리 패키지 각각의 상기 버퍼 칩은 상기 제2 솔더 볼들을 상기 메모리 칩들과 전기적으로 연결하고, 그리고
    상기 제1 메모리 패키지의 상기 버퍼 칩 및 상기 제2 메모리 패키지의 각각에서, 상기 버퍼 칩은 상기 제2 솔더 볼들의 신호들의 스왑 없이 전달하는 스토리지 장치.
  14. 제13항에 있어서,
    상기 인쇄 회로 기판은 상기 제1 메모리 칩의 상기 제2 솔더 볼들로부터 상기 인쇄 회로 기판의 평면과 평행한 방향을 적어도 한번 따라 상기 제2 메모리 칩의 상기 제2 솔더 볼들과 연결되는 제2 배선들을 포함하는 스토리지 장치.
  15. 제14항에 있어서,
    상기 인쇄 회로 기판의 상부에 부착된 제어기 패키지를 더 포함하고, 그리고
    상기 인쇄 회로 기판은 상기 제어기 패키지와 상기 제1 배선들 및 상기 제2 배선들을 각각 연결하는 제3 배선들을 더 포함하는 스토리지 장치.
  16. 제14항에 있어서,
    상기 인쇄 회로 기판의 상부에 부착되고, 그리고 상기 제1 메모리 패키지 및 상기 제2 메모리 패키지 중 하나에 활성화된 스왑 인에이블 신호를 전송하고, 그리고 다른 하나에 비활성화된 스왑 인에이블 신호를 전송하는 제어기 패키지를 더 포함하는 스토리지 장치.
  17. 제11항에 있어서,
    상기 제1 메모리 패키지 및 상기 제2 메모리 패키지의 각각은 스왑 인에이블 신호를 수신하는 제2 솔더 볼을 더 포함하고,
    상기 제1 메모리 패키지 및 상기 제2 메모리 패키지의 각각은 상기 스왑 인에이블 신호에 응답하여 상기 제1 솔더 볼들의 상기 스왑을 활성화 또는 비활성화하는 스토리지 장치.
  18. 제17항에 있어서,
    상기 인쇄 회로 기판은 상기 제1 메모리 패키지의 상기 제2 솔더 볼 및 상기 제2 메모리 패키지의 상기 제2 솔더 볼 중 하나를 전원 노드에 연결하고 그리고 다른 하나를 접지 노드에 연결하는 스토리지 장치.
  19. 메모리 칩들 및 버퍼 칩을 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 버퍼 칩에서 외부의 장치로부터 제1 신호들을 수신하는 단계;
    스왑이 활성화된 것에 응답하여, 상기 버퍼 칩에서 상기 제1 신호들을 스왑하고, 그리고 상기 스왑된 제1 신호들을 상기 메모리 칩들로 전달하는 단계;
    상기 스왑이 비활성화된것에 응답하여, 상기 버퍼 칩에서 상기 제1 신호들을 상기 메모리 칩들로 전달하는 단계;
    상기 버퍼 칩에서 상기 메모리 칩들로부터 제2 신호들을 수신하는 단계;
    상기 스왑이 활성화된 것에 응답하여, 상기 버퍼 칩에서 상기 제2 신호들을 스왑하고, 그리고 상기 스왑된 제2 신호들을 상기 호스트 장치로 전달하는 단계; 그리고
    상기 스왑이 비활성화된 것에 응답하여, 상기 버퍼 칩에서 상기 제2 신호들을 상기 호스트 장치로 전달하는 단계를 포함하는 동작 방법.
  20. 제19항에 있어서,
    상기 버퍼 칩에서 상기 외부의 장치로부터 제3 신호들을 수신하는 단계;
    상기 버퍼 칩에서 상기 제3 신호들을 상기 메모리 칩들로 전달하는 단계;
    상기 버퍼 칩에서 상기 메모리 칩들로부터 제4 신호들을 수신하는 단계; 그리고
    상기 버퍼 칩에서 상기 외부의 장치로 상기 제4 신호들을 전달하는 단계를 포함하는 동작 방법.
KR1020200144173A 2020-11-02 2020-11-02 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법 KR20220059983A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200144173A KR20220059983A (ko) 2020-11-02 2020-11-02 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법
US17/243,870 US11651805B2 (en) 2020-11-02 2021-04-29 Memory package, storage device including memory package, and storage device operating method
EP21179017.5A EP3992967A1 (en) 2020-11-02 2021-06-11 Memory package, storage device including memory package, and storage device operating method
CN202110862286.4A CN114446337A (zh) 2020-11-02 2021-07-29 存储器封装件、存储装置以及存储装置操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200144173A KR20220059983A (ko) 2020-11-02 2020-11-02 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법

Publications (1)

Publication Number Publication Date
KR20220059983A true KR20220059983A (ko) 2022-05-11

Family

ID=81362331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200144173A KR20220059983A (ko) 2020-11-02 2020-11-02 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법

Country Status (3)

Country Link
US (1) US11651805B2 (ko)
KR (1) KR20220059983A (ko)
CN (1) CN114446337A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230018773A (ko) * 2021-07-30 2023-02-07 에스케이하이닉스 주식회사 신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526466B1 (en) * 1999-11-12 2003-02-25 Xilinx, Inc. Method and system for PLD swapping
JP2001185680A (ja) 1999-12-22 2001-07-06 Mitsubishi Electric Corp 半導体装置
JP3623762B2 (ja) 2001-08-20 2005-02-23 エルピーダメモリ株式会社 半導体装置
US7245141B2 (en) * 2002-11-27 2007-07-17 Inapac Technology, Inc. Shared bond pad for testing a memory within a packaged semiconductor device
KR100422450B1 (ko) 2002-05-10 2004-03-11 삼성전자주식회사 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법
US7181584B2 (en) 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
KR100689812B1 (ko) * 2004-05-20 2007-03-08 삼성전자주식회사 반도체 장치, 이 장치의 미러 모드 설정 방법, 및 이장치를 이용한 모듈
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
DE102006051514B4 (de) * 2006-10-31 2010-01-21 Qimonda Ag Speichermodul und Verfahren zum Betreiben eines Speichermoduls
KR20100108697A (ko) * 2009-03-30 2010-10-08 삼성전자주식회사 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치
US8832336B2 (en) 2010-01-30 2014-09-09 Mosys, Inc. Reducing latency in serializer-deserializer links
KR20120028146A (ko) 2010-09-14 2012-03-22 삼성전자주식회사 입출력 경로 스왑을 지원하는 메모리 시스템
US10108684B2 (en) 2010-11-02 2018-10-23 Micron Technology, Inc. Data signal mirroring
KR102229970B1 (ko) * 2014-06-27 2021-03-22 삼성전자주식회사 불휘발성 메모리, 랜덤 액세스 메모리 및 메모리 컨트롤러를 포함하는 솔리드 스테이트 드라이브
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
US11054992B2 (en) * 2015-12-28 2021-07-06 SK Hynix Inc. Memory module and memory system including the memory module
JP6847797B2 (ja) * 2017-09-21 2021-03-24 キオクシア株式会社 半導体記憶装置
US11783874B2 (en) * 2020-09-29 2023-10-10 Samsung Electronics Co., Ltd. Memory with swap mode

Also Published As

Publication number Publication date
CN114446337A (zh) 2022-05-06
US20220139432A1 (en) 2022-05-05
US11651805B2 (en) 2023-05-16

Similar Documents

Publication Publication Date Title
CN109754828B (zh) 半导体存储器装置及其操作方法、存储器***
US7412627B2 (en) Method and apparatus for providing debug functionality in a buffered memory channel
US6763444B2 (en) Read/write timing calibration of a memory array using a row or a redundant row
KR100487176B1 (ko) 메모리 장치용 고속 검사 시스템
CN110428855B (zh) 具有本地分别同步的内存模块
US7802157B2 (en) Test mode for multi-chip integrated circuit packages
US11049584B2 (en) Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same
US7707468B2 (en) System and method for electronic testing of multiple memory devices
US7554858B2 (en) System and method for reducing pin-count of memory devices, and memory device testers for same
KR102471416B1 (ko) 반도체 장치 및 이를 포함하는 메모리 모듈
US6323664B1 (en) Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level
CN111986727A (zh) 半导体存储器件和操作半导体存储器件的方法
US20210201978A1 (en) Apparatuses and methods for wide clock frequency range command paths
US7047461B2 (en) Semiconductor integrated circuit device with test data output nodes for parallel test results output
KR20210157749A (ko) 메모리 장치 및 메모리 컨트롤러 사이 인터페이스를 위한 장치, 이를 포함하는 패키지 및 시스템
KR20200007393A (ko) 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치
US10614904B2 (en) Apparatuses and methods for high speed writing test mode for memories
KR20220059983A (ko) 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법
US11574661B1 (en) Shared command shifter systems and methods
EP3992967A1 (en) Memory package, storage device including memory package, and storage device operating method
US20240125851A1 (en) Multi-modal memory apparatuses and systems
WO2020131528A1 (en) Signal skew in source-synchronous system
CN114974384B (zh) 高效的io区段中断***和方法
US11955160B2 (en) Asynchronous signal to command timing calibration for testing accuracy
US20080244157A1 (en) Semiconductor memory device