JP4369553B2 - 半導体メモリ装置 - Google Patents
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Description
【発明が属する技術分野】
本発明は、DRAM(Dynamic Random Access Memory:ダイナミックRAM)、SRAM(Static Random Access Memory:スタティックRAM)などの半導体メモリ装置に関し、特にアドレス入力及びデータ入力用で同一端子を兼用する半導体メモリ装置に関する。
【0002】
【従来の技術】
SRAMの主な用途のひとつは移動電話機などの携帯用移動通信装備(機器)のメモリディバイスとして使われることである。SRAMと関連した最近の主な開発課題(issue)は電力消費の減少とパッケージ大きさの減少である。移動通信装備は主にバッテリー(battery:蓄電池)を電源として使用するために低電力消費特性が要求され、携帯用機器の小型化のために、より小さいサイズのパッケージが要求されている。
【0003】
現在、SRAMの消費電力減少のためにその動作電圧を下げる方向に研究・開発が進行中であり、またそのパッケージ大きさの減少のためにCSP(Chip Scale Package:チップ・スケール・パッケージ)のような新しいパッケージング技術の開発が進行中である。
【0004】
図6は従来のCSP方式のパッケージ内の1M、2M、4M SRAMの端子配列の一例を概略的に示す。図6の従来のCSP方式のSRAMパッケージは、入/出力ピンに代わる総計48(=6×8)個のボール(ball)が配置されていて、ボールとボール間の間隔は約0.75μmである。なお、これらのボールは図面では黒丸で示している。
【0005】
【発明が解決しようとする課題】
しかしながら、図6に示すような従来のCSP方式のパッケージでは、SRAMの大容量化によってピン(ボール)の数が増加すれば、パッケージの大きさも大きくなるしかない。
【0006】
すなわち、CSP方式では、パッケージングのためには少なくともボール格子(grid)領域よりはチップが一定の大きさ以上に大きくなければならないから、製品の生産単価を下げるためにチップを小型化することは難しい。
【0007】
上記ボール間の間隔を減らせば、このような問題点は解決できそうであるが、ボール間の間隔を減らすことは現実的に非常に難しいという実情がある。なぜなら、このようなチップを使用する携帯用装備のPCB(Printed Circuit Board:プリント配線板)で狭い配線を具現するのに限界があるので、48個のボールに全部配線を連結するために一定の間隔(たとえば0.75μm)以上のボール間隔が要求されるためである。
【0008】
また、現在の48ボールCSPは1M/2M/4M SRAMまでの規格にだけ使用することができるものであり、その以上の高集積SRAMではボールの数が足りず、近い将来8M SRAMが普遍化されば、新しい規格を設定しなければならないという課題を抱いている。
【0009】
図7は従来技術のSRAMにおけるデータ入力部、データ出力部及びアドレス入力部の構成例を示す。また、図8は図7の読み出しサイクルでの信号タイミング及び書き込みサイクルでの信号タイミングをそれぞれ示す。
【0010】
先ず、データ入/出力部の部分を説明する。書き込み動作時には、書き込みイネーブル信号/WEにより制御されて、データ入/出力パッド(I/O PAD)11からデータをデータ入力バッファ20を通じて選択されたメモリセル(図示しない)に入力し、読み出し動作時には書き込みイネーブル信号/WE及び出力イネーブル信号/OEにより制御されて、選択されたメモリセル(図示しない)からデータをデータ出力バッファ22を通じてデータ入/出力パッド(I/O
PAD)11に出力する。
【0011】
次に、アドレス入力部の部分を説明する。アドレス入力パッド(ADD−PAD)12からデータ入力バッファ24を通じて、書き込み/読み出し動作時の選択されるメモリセル(図示しない)のアドレスを入力する。
【0012】
図8の(A),(B)で示す参照符号ADDはアドレス信号、/CSはチップ選択(chip select)信号、DATAはデータ信号である。
【0013】
図9は図7のデータ入/出力部及びアドレス入力部の詳細構成を示し、出力データと制御信号の/WE(書き込みイネーブル信号)及び/OE(出力イネーブル信号)を入力とする制御部とCMOS(相補形MOS)インバータとで構成されたデータ出力バッファ22、論理和(OR)ゲートで構成されたデータ入力バッファ20、およびアドレス入力バッファ24のそれぞれの内部構成を具体的に例示している。
【0014】
以上の構成において、データ入力バッファ20は書き込みイネーブル信号/WEにより制御を受ける。しかし、このような入/出力部の回路を持つ従来のSRAMは、前述したようにデータピンとアドレスピンを各々別に備えて使用しているので、ピンの数が多くなり、パッケージの大きさの減少に限界が生じていた。
【0015】
また、これまではSRAMを代表例として説明したが、上記のような解決すべき課題は、単にSRAMだけに限られず、DRAMをはじめとする他の色々な半導体メモリ装置でも生じている共通的な課題である。
【0016】
本発明は、上述の点に鑑みてなされたもので、その目的は、使用するピンの数を大幅に減らせるようにすることで、パッケージの大きさを減少できるようにした半導体メモリ装置を提供することにある。
【0018】
【課題を解決するための手段】
上記目的を達成するため、請求項1の発明は、半導体メモリ装置において、データ信号とアドレス信号の入力用で兼用され、データ信号またはアドレス信号を入力されて出力するための少なくとも一つの多重信号入力バッファー手段と、データ出力イネーブル信号の入力端子と、書き込みイネーブル信号の入力端子と、アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第1及び第2制御信号を生成し、該第1及び第2制御信号により前記多重信号入力バッファー手段、データ入力手段、アドレス入力手段を制御するためのアドレスイネーブル信号入力バッファー手段と、前記第1制御信号に応答し、前記多重信号入力バッファー手段から出力されるデータ信号を入力する前記データ入力手段と、前記第2制御信号に応答し、前記多重信号入力バッファー手段から出力されるアドレス信号を入力する前記アドレス入力手段とを備えることを特徴とする。
【0019】
また、請求項7の発明は、半導体メモリ装置において、データ信号とアドレス信号の入力用として兼用される少なくとも一つの多重信号入力バッファー手段と、データ出力イネーブル信号の入力端子と、書き込みイネーブル信号の入力端子と、アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第1及び第2制御信号を生成し、該第1及び第2制御信号により前記多重信号入力バッファー手段を制御するためのアドレス信号入力バッファー手段とを備え、(イ)前記第2制御信号がアクティブ状態である場合に、前記多重信号入力バッファー手段から入力される信号をアドレス信号として認識して、前記多重信号入力バッファー手段はアドレスを入力して出力し、(ロ)前記第1制御信号がアクティブ状態ではない場合に、前記書き込みイネーブル信号に応答して、前記多重信号入力バッファー手段は書き込み用データを入力して出力することを特徴とする。
【0020】
(作用)
本発明では、上記構成により、アドレス入力及びデータ入力用として共通の端子を使用することを可能にしたので、半導体メモリ装置で使われる端子の数を減らすことができる。また、一般的にデータ入/出力用として共通の端子を兼用するので、本発明を適用すればアドレス入力及びデータ入/出力用として共通の端子を使用することにもなる。
【0021】
これを実現するために、多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第1及び第2制御信号を生成し、制御手段はこの第1及び第2制御信号を参照して、読み出し動作時には同じ端子にアドレス信号が入力されてその一定時間後に同じ端子にデータ信号が出力されるように制御し、また書き込み動作時には同じ端子にアドレス信号が先に入力されてデコーディングがなされ、その間にまた同じ端子にデータ信号を入力して選択されたメモリセルに書き込み動作がなされるように制御する。
【0022】
【発明の実施の形態】
以下、図面を参照して、本発明の望ましい実施の形態を詳細に説明する。
【0023】
図1は本発明の一実施形態におけるSRAMの多重入/出力部の概略構成を示す。図1において、28は少なくとも1つの多重入/出力端子(ピン、またはボール)を備えた多重入/出力パッド(M−PAD)、30はデータ出力バッファ、32はデータ入力バッファ、34はアドレス入力部、36はデータ入力部である。
【0024】
図1の回路では、データ入/出力とアドレス入力とが共に多重入/出力パッド(M−PAD)28の一つを通じて行われる。すなわち、本発明では共通のピンを通じてデータ信号及びアドレス信号が入/出力される。そのため、データ信号とアドレス信号とを区別するために、本回路では追加的な制御信号としてアドレスイネーブル(address enable)信号/AEを導入している。
【0025】
アドレスイネーブル信号/AEは、制御装置(controller:図示しない)で作られた外部信号として供給される。このアドレスイネーブル信号/AEが論理レベルロー(Low)である時には、多重入/出力パッド(M−PAD)28を通じて入力される信号はアドレス信号であり、アドレスイネーブル信号/AEが論理レベルハイ(High)である場合には、書き込みイネーブル信号/WEと出力イネーブル信号/OEの状態に応じて多重入/出力パッド(M−PAD)28を通じてデータが入/出力される。
【0026】
図2は図1の回路を有するSRAMの読み出しサイクルでの信号タイミング及び書き込みサイクルでの信号タイミングを示す。図2に記載のADDはアドレス信号、DATAはデータ信号、D−OUTはデータ出力区間、D−INはデータ入力区間を各々表している。また、/CSはチップ選択信号である。更に、PAEAは上述のアドレスイネーブル信号/AEが論理レベルハイから論理レベルローに遷移する時に発生される一定の長さを持った内部パルスであり、PAEDはそのアドレスイネーブル信号/AEが論理レベルローから論理レベルハイに遷移する時に発生される一定の長さを持った内部パルスである。
【0027】
これら内部パルスPAEA及びPAEDを発生させるためのパルス発生回路を図3に例示している。図3に示すように、内部パルスPAEAは、インバータ(inverter)41を通じて反転されたアドレスイネーブル信号/AEの反転信号と、その反転信号を後段のインバータ42を通じて更にまた反転させて第1遅延器43を通じて一定時間遅らした信号とを第1の否定論理積ゲート(NAND)44により否定論理積演算することで発生させる。他方、内部パルスPAEDは、アドレスイネーブル信号/AEと、その信号をインバータ45を通じて反転させて第2遅延器46を通じて一定時間遅らした信号とを第2の否定論理積ゲート(NAND)47により否定論理積演算することで発生させる。
【0028】
更に、図1と図2を参照すると、アドレスイネーブル信号/AEが論理レベルハイから論理レベルローに遷移する時に、内部パルスPAEAが発生する。この内部パルスPAEAの発生に応じて多重入/出力パッド(M−PAD)28、入力バッファ32及びアドレス入力部34を通じて信号が読み込まれ、この信号を内部パルスPAEAの発生でアドレス入力として認識し、特定のメモリセル(図示しない)を選択する。
【0029】
その後、アドレスイネーブル信号/AEが論理レベルローから論理レベルハイに遷移する時に内部パルスPAEDが発生する。発生した内部パルスPAEDは図4で後述するように、書き込みイネーブル信号/WEと結合して、万一書き込みイネーブル信号/WEが論理レベルハイで出力イネーブル信号/OEが論理レベルローであれば、読み出しサイクルと認識して出力バッファ30及び多重入/出力パッド(M−PAD)28を通じて、選択されたメモリセル(図示しない)のデータを出力させる。一方、万一書き込みイネーブル信号/WEが論理レベルローであるならば、出力イネーブル信号/OEの状態に関係なく、書き込みサイクルであると認識して多重入/出力パッド(M−PAD)28、入力バッファ32及びデータ入力部36を通じて、選択されたメモリセル(図示しない)にデータを入力させる。換言すれば、内部パルスPAEDが発生する時に、書き込みイネーブル信号/WEが論理レベルハイであるならば、その信号はデータであると認識される。
【0030】
図4は図1の回路の詳細構成を示す。図4に示すように、出力バッファ30を通ったメモリセル(図示しない)からのデータ出力パスは、書き込みイネーブル信号/WE、出力イネーブル信号/OE、アドレスイネーブル信号/AEを基に発生された上記内部パルスPAEDにより制御を受ける。また、入力バッファ32を通るデータ入力パスは、書き込みイネーブル信号/WE、チップ選択信号/CS、アドレスイネーブル信号/AEを基に発生された上記内部パルスPAEDにより制御を受ける。更に、入力バッファ32を通るアドレス入力パスは、アドレスイネーブル信号/AEを基に発生された上記内部パルスPAEA及びチップ選択信号/CSにより制御を受ける。
【0031】
入力バッファ32は制御部37およびこの制御部により制御を受ける論理和(OR)ゲート38から構成され、制御部37で発生されたデータ入力data1及び/data1と、アドレス入力add1及び/add1とが各々、論理和ゲート38を通ってアドレス入力部34のパスゲート33,データ入力部36のパスゲート35に入力される。また、内部パルスPAEA及びPAEDにより、かなり短い時間間隔でアドレス及びデータが入力されるので、信号の維持のためにアドレス入力部34およびデータ入力部36にそれぞれラッチ回路(latch)39,40を挿入している。
【0032】
本発明の以上の構成による回路を採用したSRAMを、前述のCSP方式のパッケージに適用する場合には、図5に示すように、16M SRAMまでは、30個のボールだけで十分にパッケージングできるようになる。すなわち、1M SRAMの場合は多重入/出力端子16個、制御端子6個、電源端子4個等の総計26個のボールが必要であり、4M/8M/16Mである場合には各々28/29/30個のボールを必要とする。
【0033】
したがって、図6に示すような48ボール(=6×8)のCSP方式を使用する従来のものに場合に比べて、本発明を採用することで、パッケージの大きさを顕著に減少させることができる。
【0034】
また、本発明によれば、ボール格子アレイ(array)にあっても設計マージンを十分に確保することができる。すなわち、図6に示す従来の48ボール(=6×8)CSPは、チップのパッドを向かい合う二辺に配置するように設計する場合において、ボールとボール間に3本の配線が連接しないと連結が不可能であった。これは、ボールとボール間に2本の配線しか連接していなければ、ボールの数8個+(ボール間隔の数7×ボール間の配線数2本)として44個のボールにだけ連結が可能となるからである。
【0035】
しかし、本発明を適用すれば、ボールとボール間に2本の配線が連接するようにし、またチップの向かい合う二辺にパッドが存在するように設計する場合にも、あらゆるボールの連結が可能になる。実際に、本発明を適用して、16M SRAMのCSPを実現する場合には、30(=5×6)個のボールを図5に示すように配置できる。図5内の符号100はパッド領域、50はデータおよびアドレス入/出力端子、52は制御端子、54は電源(VDD,GND)端子を各々表している。
【0036】
一例として、×16(16ビット)製品の場合では、前述の制御信号/OE、/WE、/CS、/AEの他に、データおよびアドレスの上位8ビットイネーブル信号/UB、下位8ビットイネーブル信号/LBが追加され、1M/2M/4M/8M SRAMでは20個のデータ/アドレス入/出力端子の中で各々4/3/2/1個のボールを使用しない。
【0037】
(他の実施形態)
本発明は、上述の本発明の実施形態及び添付の図面の記載により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形並びに変更をすることが可能であることは、いわゆる当業者であれば明白である。
【0038】
例えば、上述の本発明の実施形態では、SRAMを例示して説明したが、本発明はDRAMをはじめとする他の色々な半導体メモリ装置にも適用させることができる。
【0039】
また、上述の本発明の実施形態では、データ入/出力を兼用の同一の共通端子を通じて行う場合を前提にして説明したが、本発明はデータ入/出力のために各々別途の端子を備えた半導体メモリ装置にも適用させることができる。
【0040】
【発明の効果】
以上説明したように、本発明によれば、半導体メモリ装置のデータおよびアドレスの入/出力ピンを共有することができるように構成したので、必要とするピンの数を顕著に減少させることができる。
【0041】
これによって、本発明によれば、パッケージの大きさを減らすことができ、携帯用装備、特に移動通信機器等の大きさを減らすことができるという顕著な効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施形態におけるSRAMの多重入/出力部の概略構成を示すブロック図である。
【図2】図1の回路を備えたSRAMの読み出しサイクルにおける信号タイミング(A)及び書き込みサイクルにおける信号タイミング(B)を示すタイミングチャートである。
【図3】本発明に用いられる内部パルスPAEA及びPAEDを発生するパルス発生回路の構成例を示すブロック図である。
【図4】図1の回路の詳細な回路構成を示す回路図である。
【図5】本発明にかかわるCSP方式のSRAMパッケージの端子配列の一例を概略的に示す平面図である。
【図6】従来のCSP方式のパッケージ内の1M、2M、4M SRAMの端子配列を概略的に示す平面図である。
【図7】従来技術によるSRAMのデータ入/出力部及びアドレス入力部の構成を示すブロック図である。
【図8】図7の読み出しサイクルにおける信号タイミング(A)および書き込みサイクルにおける信号タイミング(B)を示すタイミングチャートである。
【図9】図7のデータ入/出力部及びアドレス入力部の詳細な回路構成を示す回路図である。
【符号の説明】
11 データ入出力パット
12 アドレス入力パット
20 データ入力バッファ
22 データ出力バッファ
24 アドレス入力バッファ
28 多重入/出力パッド(M−PAD)
30 データ出力バッファ
32 データ入力バッファ
33 パスゲート
34 アドレス入力部
35 パスゲート
36 データ入力部
37 制御部
38 論理和ゲート
39、40 ラッチ回路
41、42、45 インバータ
43 第1遅延器
44、47 否定論理積ゲート
46 第2遅延器
50 データおよびアドレス入/出力端子
52 制御端子
54 電源(VDD,GND)端子
100 パッド領域
/OE 出力イネーブル信号
/WE 書き込みイネーブル信号
/AE アドレスイネーブル信号
Claims (7)
- 半導体メモリ装置において、
データ信号とアドレス信号の入力用で兼用され、データ信号またはアドレス信号を入力されて出力するための少なくとも一つの多重信号入力バッファー手段と、
データ出力イネーブル信号の入力端子と、
書き込みイネーブル信号の入力端子と、
アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、
前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第1及び第2制御信号を生成し、該第1及び第2制御信号により前記多重信号入力バッファー手段、データ入力手段、アドレス入力手段を制御するためのアドレスイネーブル信号入力バッファー手段と、
前記第1制御信号に応答し、前記多重信号入力バッファー手段から出力されるデータ信号を入力する前記データ入力手段と、
前記第2制御信号に応答し、前記多重信号入力バッファー手段から出力されるアドレス信号を入力する前記アドレス入力手段と
を備えることを特徴とする半導体メモリ装置。 - 前記データ出力イネーブル信号、前記書き込みイネーブル信号及び前記アドレスイネーブル信号により制御を受けてメモリセル領域から伝達されるデータ信号を外部に出力するためのデータ出力手段をさらに備えることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記データ入力手段が、
前記第1制御信号により制御を受けて前記多重信号入力バッファー手段から出力された前記データ信号を選択的に通過させるパスゲートと、
該パスゲートから出力された前記データ信号を一定時間ラッチするラッチ手段と
を有することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記アドレス入力手段が、
前記第2制御信号により制御を受けて前記多重信号入力バッファー手段から出力された前記アドレス信号を選択的に通過させるパスゲートと、
該パスゲートから出力された前記アドレス信号を一定時間ラッチするラッチ手段と
を有することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記パルス発生手段が、
前記アドレスイネーブル信号の下降エッジで発生する第1内部パルスと、
前記アドレスイネーブル信号の上昇エッジで発生する第2内部パルスと
を出力することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記パルス発生手段が、
前記アドレスイネーブル信号が入力されて、該アドレスイネーブル信号を反転する第1反転手段と、
該第1反転手段の出力が入力されて、該出力をさらに反転する第2反転手段と、
該第2反転手段の出力を一定時間だけ遅延させる第1遅延手段と、
前記第1反転手段からの出力及び前記第1遅延手段からの出力を入力して前記アドレスイネーブル信号の第1状態遷移時に発生する第1パルスを出力する第1否定論理積手段と、
前記アドレスイネーブル信号が入力されて、該アドレスイネーブル信号を反転する第3反転手段と、
前記第3反転手段の出力を一定時間だけ遅延させる第2遅延手段と、
前記アドレスイネーブル信号及び前記第2遅延手段からの出力を入力して前記アドレスイネーブル信号の第2状態遷移時に発生する第2パルスを出力する第2否定論理積手段と
を有することを特徴とする請求項1に記載の半導体メモリ装置。 - 半導体メモリ装置において、
データ信号とアドレス信号の入力用として兼用される少なくとも一つの多重信号入力バッファー手段と、
データ出力イネーブル信号の入力端子と、
書き込みイネーブル信号の入力端子と、
アドレスイネーブル信号を入力し、該アドレスイネーブル信号の上昇エッジ及び下降エッジから発生する内部パルス信号を発生するパルス発生手段と、
前記内部パルス信号を入力し、該内部パルス信号を基に、前記多重信号入力バッファー手段から出力される信号がデータ信号なのか、あるいはアドレス信号なのかを区別する第1及び第2制御信号を生成し、該第1及び第2制御信号により前記多重信号入力バッファー手段を制御するためのアドレス信号入力バッファー手段とを備え、
(イ)前記第2制御信号がアクティブ状態である場合に、前記多重信号入力バッファー手段から入力される信号をアドレス信号として認識して、前記多重信号入力バッファー手段はアドレスを入力して出力し、
(ロ)前記第1制御信号がアクティブ状態ではない場合に、前記書き込みイネーブル信号に応答して、前記多重信号入力バッファー手段は書き込み用データを入力して出力する
ことを特徴とする半導体メモリ装置。
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