KR20040005236A - 반도체 메모리 소자의 초기화 제어 회로 - Google Patents

반도체 메모리 소자의 초기화 제어 회로 Download PDF

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본 발명에 따른 초기화 제어 회로는 높 오퍼레이션 코맨드 신호를 생성하는 제 1 수단과, 높 오퍼레이션 동작 전까지 파워 업 신호를 로우 상태로 유지 시키고 상기 높 오퍼레이션 코맨드 신호에 따라 상기 파워 업 신호를 하이 상태로 천이 시키는 제 2 수단을 포함하여 구성된다.

Description

반도체 메모리 소자의 초기화 제어 회로 {Circuit for controlling an initiallizing circuit in a semiconductor device}
본 발명은 반도체 소자의 초기화 회로를 제어하기 위한 회로에 관한 것으로 특히, 파워 업 신호를 초기 시퀀스에서 높 오퍼레이션(nop operation)이 있을 때 까지 로우 레벨로 유지시키므로써 모든 디바이스가 클럭, 코맨드, 어드레스 및 기준 전압에 무관하게 안정적으로 초기화 레벨을 유지할 수 있도록 한 반도체 소자의 초기화 회로를 제어하기 위한 회로에 관한 것이다.
일반적으로 반도체 소자에 있어서, 모든 디바이스는 파워 업시 생성되는 파워 업 신호에 따라 초기화된다. 초기화 JEDEC 표준 시퀀스 타이밍도는 도 1에 도시되어 있다. 도 2는 도 1의 원형 점선 부분(A)에 대한 확대도이다. 도 2의 확대도에서 빗금친 영역은 돈캐어(don't care)영역을 나타낸다. 도 2의 사각 점선 영역을 살펴보면, VDD가 상승한 후에도 CKE(CLOCK ENBLE)만 LVCMOS 로우 레벨로 지정되어 있고 그 외에 CLK(CLOCK), COMMAND, ADDRESS 및 Vref가 돈 케어로 되어 있다. 즉, 이 돈 캐어 영역에서는 CLK가 들어 올수도 있고, Vref가 로우 레벨일 수도 있으며, ADDRESS 및 COMMAND 역시 어떤 것이든 들어 올 수 있음을 의미한다. 다시 말해 초기화 과정에서 VDD가 상승했는데도 불구하고 이러한 돈 캐어 영역으로 인해 디바이스가 오동작하는 사례가 발생할 수 있다.
도 3 및 도 4를 통해 오동작 사례를 설명하기로 한다.
도 3은 차동 증폭기로 구성된 클럭 인에블 신호(CKE) 수신 회로도이다.
이 회로는 기준 전압(Vref)과 클럭 인에이블 신호(CKE)를 비교하여출력(net1)을 생성하게 된다. 기준 전압(Vref)이 NMOS 트랜지스터의 문턱전압보다 높다면 파워 다운 상태가 되기 때문에 문제가 되지 않지만 기준 전압(Vref)이 NMOS 트랜지스터의 문턱전압보다 낮다면 돈 캐어 조건에 있는 CLK, COMMAND 및 ADDRESS로 인하여 내부적으로 어떠한 동작을 할지 예측하지 못하는 상태가 초래된다.
특히 우려되는 동작은 리드(Read)동작과 잘못된 모드 레지스터 셋팅(MRS setting)이다. 잘못된 리드(Read)동작 명령은 리드(Read)동작의 오류 뿐만 아니라 데이터 출력(DQ) 및 데이터 클럭(DQS)을 출력되게하여 불필요한 파워 소모를 유발시키게 된다.
도 4에서와 같이 MRS 세팅이 잘못되어 CAS Latency(CL)가 모두 로우 레벨로 되었다면 출력(net1)이 플로팅 상태가 된다. 이러한 상태에서 주변 라인의 상태에 따라 인버터의 출력(outen)이 하이가 된다면, 원하지 않는 불필요한 리드(Read) 동작등이 실행되어 파워 소모를 유발시키게 된다.
따라서 본 발명은 초기에 초기값을 가지게 하는 파워 업 신호를 초기 시퀀스에서의 첫번째 높 오퍼레이션이 있을 때까지 로우 레벨로 유지하여 CLK, COMMAND, ADDRESS 및 Vref가 정상적인 내부 세팅이 이루어 진 후 동작하게 하여 불필요한 동작으로 인한 파워 소모를 방지할 수 있는 초기화 제어 회로를 제공하는데 그 목적이 있다.
도 1은 JEDEC 표준 시퀀스를 나타내는 타이밍도이다.
도 2는 도 1의 점선 부분의 확대도이다.
도 3은 클럭 인에이블 신호 수신부의 상세 구성도이다.
도 4는 잘못된 모드 레지스터 셋팅에 의해 오동작을 일으킬 수 있는 예를 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 반도체 메모리 소자의 초기화 회로를 제어하기 위한 회로를 나타낸다.
도 6은 본 발명의 동작원리를 설명하기 위한 타이밍도이다.
*도면의 주요 부눈에 대한 부호의 설명
N1 내지 N4:NMOS 트랜지스터
I1, I2, I3: 인버터
T1: 트랜스미션 게이트
본 발명에 따른 초기화 제어 회로는 높 오퍼레이션 코맨드 신호를 생성하는 제 1 수단과,
높 오퍼레이션 동작 전까지 파워 업 신호를 로우 상태로 유지 시키고 상기 높 오퍼레이션 코맨드 신호에 따라 상기 파워 업 신호를 하이 상태로 천이 시키는 제 2 수단을 포함하여 구성된다.
상기 제 1 수단은 전원과 제 1 노드 간에 접속되며 라이트 인에이블 신호에 따라 동작하는 PMOS트랜지스터,
상 기 제 1 노드에 접속되며 로우 어드레스 스트로브 신호에 따라 턴온되는 제 1 NMOS트랜지스터,
상기 제 1 NMOS트랜지스터에 접속되며 컬럼 어드레스 스트로브 신호에 따라 동작하는 제 2 NMOS트랜지스터,
상기 제 2 NMOS트랜지스터에 접속되며 라이트 인에이블 신호에 따라 동작하는 제 3 NMOS트랜지스터,
상기 제 3 NMOS트랜지스터와 접지 간에 접속되며 칩 셀렉트 신호에 따라 동작하는 제 4 NMOS트랜지스터(N4),
상기 제 1 노드의 전위를 반전시키기 위한 인버터,
상기 제 1 PMOS트랜지스터에 병렬접속되며 상기 인버터의 출력에 따라 턴온되는 제 2 PMOS트랜지스터를 포함하여 구성다.
상기 제 2 수단은 제 1 및 제 2 입력 단자를 가지며 제 1 입력단자에 파워업 신호가 입력되는 낸드 게이트,
상기 높 오퍼레이션 코맨드 신호에 따라 상기 파워 업 신호를 상기 낸드 게이트의 제 2 입력단자에 전달하기 위한 트랜스미션 게이트,
상기 낸드 게이트의 출력을 반전시키기 위한 제 1 인버터,
상기 낸드 게이트의 출력을 반전하여 상기 낸드 게이트의 제 2 입력단에 제공하기 위한 제 2 인버터를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
먼저 본 발명의 원리를 도 6의 타이밍도를 통해 설명하면 다음과 같다.
도 6을 보면 알 수 있듯이, 돈 캐어 조건에 있는 COMMAND 및 ADDRESS가 내부적으로 들어 오는 것을 높 오퍼레이션이 있을 때 까지 막고, 정상적으로 내부의 세팅이 완료된 후 초기 상태를 풀어 주는 것이 본 발명의 원리이다. 파워 업 신호(pwrup:도시안됨)는 파워가 안정되면 하이 상태로 변하게 되는데 파워 업 신호(pwrup)가 하이 상태로 된 이후에도 CLK, COMMAND 및 ADDRESS가 모르는 상태를 유지하고 있기 때문에 초기에 내부 회로가 파워 업 신호로 안정된 상태로 내부 신호들을 유지 했어도 파워 업 신호가 하이 상태로 천이한 이후에 잘못된 레벨로 전환 될 수 있다. 이를 방지하고자 초기 시퀀스에서 정상 동작을 하기 전에 높 오퍼레이션을 수행하는데 이는 내부적으로 어떤 오퍼레이션이도 발생시키지 않는다. 그러나 이 높 오퍼레이션이란 명령을 들어 보내기 위해 앞서 우려 되었던 COMMAND, ADDRESS, Vref및 CLK 이 정상적으로 세팅이 되었다는 것을 의미한다. 이러한 높 오퍼레이션이 시작 될 때 까지 즉, T1시간 까지 파워 업 신호를 로우 상태로 유지하면 내부적으로 잘못된 레벨이 들어 오지 못하고 있는 상태로 전환되는 것을 막을 수 있다. 즉, 리셋 상태인 디바이스가 불명확한 상태로 전환되는 것을 막을 수 있는 것이다.
도 5는 본 발명에 따른 반도체 메모리 소자의 초기화 회로를 제어하기 위한 회로를 나타낸다.
도면 부호(100)는 높 오퍼레이션 수행을 위한 코맨드 조합회로이고, 도면부호(200)는 초기에 로우 레벨의 파워 업 신호(pwrup)를 받아 그대로 출력하고, 높 오퍼레이션 명령이(nop)이 들어오기 전까지 래치하고 있다가 높 오퍼레이션 명령(nop)이 들어오면 파워 업 신호를 하이로 전환하는 회로이다. 즉, 초기의 파워 업 신호(pwrup)는 도 5에 의해 도 6에 도시한 바와 같은 초기 파워 업 신호(init-pwrup)로 전환된다. 이 초기 파워 업 신호(init-pwrup)를 기존에 오동작이 우려되는 MRS 세팅 영역과 리드(Read) 동작에 관련된 부분에 연결하여 초기 상태를 유지시켜 주기만 하면 된다.
코맨드 조합회로(100)를 살펴보면, 로우 어드레스 스트로브 신호(ras2)에 따라 턴온되는 NMOS트랜지스터(N1), 컬럼 어드레스 스트로브 신호(cas2)에 따라 동작하는 NMOS트랜지스터(N2), 라이트 인에이블 신호(we2)에 따라 동작하는NMOS트랜지스터(N3),칩 셀렉트 신호(cs2)에 따라 동작하는 NMOS트랜지스터(N4)가 노드(n1)와 접지 사이에 직렬 접속되어 있다. 전원과 노드(n1) 간에는 라이트 인에이블 신호(we2)에 따라 동작하는 PMOS트랜지스터(N1)가 접속되어 있다. 노드(n1)와 노드(n2)간에는 인버터(I1)가 접속되며, 인버터(I1)의 출력에 따라 동작하는 PMOS트랜지스터(P2)가 PMOS트랜지스터(P1)에 병렬로 접속된다.
로우 어드레스 스트로브 신호(ras2), 컬럼 어드레스 스트로브 신호(cas2), 라이트 인에이블 신호(we2), 칩 셀렉트 신호(cs2)가 모두 하이 레벨이면 NMOS트랜지스터(N1 내지 N4)가 모두 턴온 되므로 인버터(I1)의 출력(nop)는 하이 상태가 된다. 라이트 인에이블 신호(we2)가 로우 상태로 되면 PMOS트랜지스터(P1)가 턴온되므로 인버터(I1)의 출력은 로우 상태로 된다. 높 오퍼레이션 시작시 인버터(I1)의 출력은 하이 상태로 전환된다.
초기에 파워 업 신호는 로우 상태 이므로 초기 파워 업 신호 생성회로(200)의 낸드 게이트(ND1)출력은 하이 상태가 되고, 초기 파워 업 신호(init-pwrup)는 로우 상태가 된다. 낸드 게이트(ND1)의 출력은 인버터(I3)를 통해 낸드 게이트(ND1)의 한 단자에 입력되므로 낸드 게이트 출력은 계속 하이 상태를 유지 한다. 따라서 높 오퍼레이션 동작이 수행되기 전까지 초기 파워 업 신호(init-pwrup)는 로우 상태를 유지한다.
파워 업 신호(pwrup)가 하이 상태로 천이되고 높 오퍼레이션 동작이 시작 되면 인버터(I1)의 출력이 로우 상태로 천이되어 트랜스미션 게이트(T1)가 열리게 된다. 따라서 초기 파워 업 신호(init-pwrup)는 하이 상태로 천이 된다.
상술한 바와 같이 본 발명에 의하면 파워 업시 디바이스의 오동작에 의한 소모 전류를 감소 시킬 수 있는 효과가 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (3)

  1. 높 오퍼레이션 코맨드 신호를 생성하는 제 1 수단과,
    높 오퍼레이션 동작 전까지 파워 업 신호를 로우 상태로 유지 시키고 상기 높 오퍼레이션 코맨드 신호에 따라 상기 파워 업 신호를 하이 상태로 천이 시키는 제 2 수단을 포함하여 구성된 것을 특징으로 하는 초기화 제어 회로.
  2. 제 1 항에 있어서.
    상기 제 1 수단은
    전원과 제 1 노드 간에 접속되며 라이트 인에이블 신호에 따라 동작하는 PMOS트랜지스터,
    상 기 제 1 노드에 접속되며 로우 어드레스 스트로브 신호에 따라 턴온되는 제 1 NMOS트랜지스터,
    상기 제 1 NMOS트랜지스터에 접속되며 컬럼 어드레스 스트로브 신호에 따라 동작하는 제 2 NMOS트랜지스터,
    상기 제 2 NMOS트랜지스터에 접속되며 라이트 인에이블 신호에 따라 동작하는 제 3 NMOS트랜지스터,
    상기 제 3 NMOS트랜지스터와 접지 간에 접속되며 칩 셀렉트 신호에 따라 동작하는 제 4 NMOS트랜지스터(N4),
    상기 제 1 노드의 전위를 반전시키기 위한 인버터,
    상기 제 1 PMOS트랜지스터에 병렬접속되며 상기 인버터의 출력에 따라 턴온되는 제 2 PMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 초기화 제어 회로.
  3. 제 1항에 있어서,
    상기 제 2 수단은
    제 1 및 제 2 입력 단자를 가지며 제 1 입력단자에 파워 업 신호가 입력되는 낸드 게이트,
    상기 높 오퍼레이션 코맨드 신호에 따라 상기 파워 업 신호를 상기 낸드 게이트의 제 2 입력단자에 전달하기 위한 트랜스미션 게이트,
    상기 낸드 게이트의 출력을 반전시키기 위한 제 1 인버터,
    상기 낸드 게이트의 출력을 반전하여 상기 낸드 게이트의 제 2 입력단에 제공하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 초기화 제어 회로.
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