KR100567526B1

KR100567526B1 - 메모리 칩의 파워업 리세트 회로

Info

Publication number: KR100567526B1
Application number: KR1019990063960A
Authority: KR
Inventors: 강한국; 정재헌; 류필상
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2006-04-03
Also published as: KR20010061464A

Abstract

본 발명은 메모리칩의 파워 업 리세트 회로에 관한 것으로, 전원이 온되기 이전에 제1노드와 제2노드의 초기조건을 잡아줄수 있도록 전원전압원과 제1노드 사이에 접속되는 제1트랜지스터 체인, 전원이 온되기 이전에 제2노드의 초기조건을 잡아줄 수 있도록 상기 전원전압원과 제2노드 사이에 접속되며 게이트가 제1노드와 접속되어 제1노드의 전위에 따라 스위칭 되는 제2트랜지스터 체인, 전원이 온되면 제1노드의 전위가 전원전압의 전위가 되도록 전원전압원과 제1노드 사이에 접속되며 게이트가 제2노드에 접속되는 스위칭소자, 제1트랜지스터 체인이 오프될 경우 제2노드의 전위를 그라운드 레벨로 낮출 수 있도록 제2노드와 그라운드 사이에 접속되는 제2트랜지스터 체인, 제2노드의 전위에 따라 리세트신호를 출력할 수 있도록 제2노드에 접속되는 인버터체인을 포함하여 구성된다.

파워 업 리세트 회로, 메모리

Description

메모리 칩의 파워업 리세트 회로{Power-up reset circuit of memory chip}

도 1은 종래의 파워 업 리세트 회로도.

도 2는 본 발명에 따른 메모리 칩의 개략적인 블록도.

도 3은 도 2의 파워 업 리세트부의 회로도.

* 도면의 상세한 부분에 대한 부호의 설명 *

100:메모리칩 110:파워 업 리세트부

120:메모리부 111:제1트랜지스터 체인

112:제2트랜지스터 체인 113:제3트랜지스터 체인

114:인버터체인

본 발명은 메모리 칩의 파워업 리세트 회로에 관한 것인데, 상세하게는 메모리 칩 내부 회로의 오동작을 방지할 수 있도록 메모리 칩의 파워 업시 내부회로를 초기 조건으로 리세트 시키는 메모리칩의 파워업 리세트 회로에 관한 것이다.

일반적으로 플래시 이이피롬에 포함되어 있는 로직회로들은 전원전압(Vcc)이 셋업(set up)되고 나서 일정한 상태를 가지고 초기화가 이루어져야 한다. 그래서 전원전압(Vcc)이 셋업되는 순간 초기화를 이룰 수 있도록 초기화 신호를 발생시키는 회로가 요구되는데, 그 회로가 파워 업 리세트 회로(power on reset circuit)이다.

도 1을 참조하여 종래의 파워 업 리세트 회로를 설명하면 다음과 같다.

전원전압(Vcc)과 제2노드(Node_b)사이에는 PMOS체인(10)이 접속되는데, PMOS체인(10)는 제1 내지 제6PMOS트랜지스터(P1 내지 P6)로 이루어지며, 제1 내지 제6PMOS트랜지스터(P1 내지 P6)의 게이트는 상호 접속되어 제1노드(Node_a)로 접속된다. 또한 제2노드(Node_b)와 그라운드 사이에는 제3NMOS트랜지스터(N3)가 접속된다.

그리고 전원전압(Vcc)과 제1노드(Node_a)사이에는 게이트가 제2노드(Node_b)로 접속되는 제1PMOS트랜지스터(P7)가 접속되고, 제1노드(Node_a)와 그라운드 사이에는 제1NMOS트랜지스터(N1)와 제2NMOS트랜지스터(N2)가 접속된다.

또한 제2노드(Node_b)에는 제1 내지 제3인버터(I1 내지 I3)로 이루어진 인버터체인(20)이 접속되고 인버터체인(20)의 출력단에서는 파워 업 리세트 신호가 출력된다.

전술한 구성을 가지는 종래의 파워 업 리세트 회로의 초기 조건은, 제1노드(Node_a)는 NMOS트랜지스터의 문턱전압(threshold voltage)(Vt)의 2배(2Vt) 이며, 제2노드(Node_b)는 로우상태 즉 0볼트로 되어 있어야만 한다.

이러한 초기 조건에서 전원전압(Vcc)이 온되면, 즉 전원전압(Vcc)이 인가되면 제2노드(Node_b)에 의해 제7PMOS트랜지스터(P7)는 턴-온되어 제1노드(Node_a)의 전압을 전원전압(Vcc) 레벨로 상승시키게 된다.

제7PMOS트랜지스터(P7)의 턴-온에 의하여 제1노드(Node_a)의 전압이 전원전압(Vcc) 레벨로 상승되면, 그 전압은 트랜지스터 체인(10)의 각 트랜지스터의 게이트에 인가되어 PMOS트랜지스터(P1 ~ P6)를 오프시켜 제2노드(Node_b)를 로우상태로 만든다. 그에 따라서, 인버터체인(20)을 거쳐서 하이신호가 출력되게 된다.

그런데, 만일 전원전압(Vcc)이 온될 때 제2노드(Node_b)가 로우상태에 있지 않으면 제1노드(Node_a)는 하이상태가 되지 못하고 제2노드(Node_b)가 하이상태에 있게 된다. 그래서 출력단으로 로우신호가 출력되고 파워 업 리세트 신호가 발생되지 않는 문제점이 있었다.

따라서 본 발명은 외부의 영향에 관계없이 안정적인 파워 업 리세트 신호를 발생시켜 메모리 칩 내부 회로의 오동작을 방지할 수 있는 메모리칩의 파워 업 리세트 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 메모리칩의 파워 업 리세트 회로는, 전원이 온되기 이전에 제1노드와 제2노드의 초기조건을 잡아줄수 있도록 전 원전압원과 제1노드 사이에 접속되는 제1트랜지스터 체인, 전원이 온되기 이전에 제2노드의 초기조건을 잡아줄 수 있도록 상기 전원전압원과 제2노드 사이에 접속되며 게이트가 제1노드와 접속되어 제1노드의 전위에 따라 스위칭 되는 제2트랜지스터 체인, 전원이 온되면 제1노드의 전위가 전원전압의 전위가 되도록 전원전압과 제1노드 사이에 접속되며 게이트가 제2노드에 접속되는 스위칭소자, 제1트랜지스터 체인이 오프될 경우 제2노드의 전위를 그라운드 레벨로 낮출 수 있도록 제2노드와 그라운드 사이에 접속되는 제2트랜지스터 체인, 제2노드의 전위에 따라 리세트신호를 출력할 수 있도록 제2노드에 접속되는 인버터체인을 포함하여 구성된 것을 특징으로 한다.

이하에서는 첨부한 도면을 참조하여 본 발명을 상세하게 설명하겠다.

도 2에 도시한 바와 같이 본 발명에 따른 메모리칩(100)은 파워 업 리세트 부(110)와 메모리부(120)로 나뉘어져 있다.

파워 업 리세트부(100)는, 도 3에 도시한 바와 같이 제1노드(Node_N1)와 제2노드(Node_N2)의 초기 조건을 잡아주기 위한 제1트랜지스터 체인(111)과 제1노드(Node_N1)를 전원전압(Vcc)으로 더 가깝게 하기 위하여 커플링 커패시터인 트랜지스터(P15)로 구성되어 있다.

본 발명에 따른 메모리칩의 파워 업 리세트 회로는, 전원이 온 되기 전에 제1노드(Node_N1)의 전압을 전원전압(Vcc)에 가깝게 가져가기 위하여 제1노드(Node_N1)를 전원전압(Vcc)에 연결된 트랜지스터 체인에 접속한다. 또한 제2노드(Node_N2)의 전위를 그라운드에 가깝게 가져가기 위하여 제2노드(Node_N2)는 그라운드에 연결되어 있는 트랜지스터 체인에 연결되어 있는 구조를 가진다.

상세하게 살펴보면 다음과 같다.

전원전압(Vcc)과 제1노드(Node_N1) 사이에는 다수의 NMOS트랜지스터로 이루어진 제1트랜지스터 체인(111)이 접속되는데, 제1트랜지스터 체인(111)은 각각 직렬로 접속되는 트랜지스터(N6) 내지 트랜지스터(N13)로 구성된다. 또한 전원전압(Vcc)과 제1노드(Node_N1) 사이에는 PMOS트랜지스터(P8)와 트랜지스터(P15)가 각각 접속되는데, 트랜지스터(P8)의 게이트는 후술하는 제2노드(Node_N2)로 접속된다. 그리고 제1노드(Node_N1)와 그라운드 사이에는 NMOS트랜지스터(N4)와 트랜지스터(N5)가 직렬로 접속된다.

한편, 전원전압(Vcc)과 제2노드(Node_N2)사이에는 다수의 PMOS트랜지스터로 이루어진 제2트랜지스터 체인(112)이 접속되는데, 제2트랜지스터 체인(112)은 각각 직렬로 접속되는 트랜지스터(P9) ~ 트랜지스터(P14)로 구성된다. 또한 제2트랜지스터 체인의 트랜지스터(P9 내지 P14)의 게이트는 모두 제1노드(Node_N1)로 접속된다.

그리고 제1노드(Node_N1)와 그라운드 사이에는 다수의 NMOS트랜지스터로 이루어진 제3트랜지스터 체인(113)이 접속되는데, 제3트랜지스터 체인(113)은 각각 직렬로 접속되는 트랜지스터(N14 내지 N21)로 구성된다. 또한, 제2노드(Node_N2)와 그라운드 사이에는 NMOS트랜지스터(N22)가 접속된다.

제2노드(Node_N2)에는 인버터(I4 내지 I6)가 직렬로 접속되는 인버터체인(114)의 입력단이 접속되는데, 인버터체인(114)의 출력단은 전술한 메모리부(120)로 접속되어 파워 업 리세트 신호를 출력한다.

전원이 온되기 이전에 제1노드(Node_N1)와 제2노드(Node_N2)의 초기조건을 잡아주고, 전원이 온되면 제2노드(Node_N2)의 전위에 의해 트랜지스터(P8)가 온되어 제1노드(Node_N1)의 전위가 전원전압(Vcc)의 레벨을 따라가게 한다.

제2노드(Node_N2)에 의해 트랜지스터(P8)가 온되어 제1노드(Node_N1)의 전위가 전원전압(Vcc)의 레벨을 따라가게 되면, 제2노드(Node_N1)의 전위에 의해 제2트랜지스터 체인(112)의 트랜지스터는 점차로 턴-오프되어, 제2트랜지스터 체인(112)에 의한 제2노드(Node_N2)로의 전하의 공급이 차단된다.

제2트랜지스터 체인에 의한 제2노드(Node_N2)로의 전하의 공급이 차단되면, 제3트랜지스터체인(113)에 의해 제2노드(Node_N2)는 그라운드로 가게 된다.

최종적으로 제2노드(Node_N2)의 전위는 인버터 체인(114)의 인버터(I4 ~ I6)를 통하여 하이상태의출력신호(RESET)를 생성하게 되어 파워 업 리세트 신호가 발생하게 된다.

본 발명에 따른 메모리칩의 파워 업 리세트 회로에 의하면, 외부의 영향에 관계없이 안정적인 파워 업 리세트 신호를 발생시킬 수 있으므로 메모리 칩의 모든 회로를 초기 상태로 만들어 줄 수 있을 있어 메모리 칩 내부 회로의 오동작을 방지할 수 있다.

Claims

전원이 온되기 이전에 제1노드와 제2노드의 초기조건을 잡아줄수 있도록 전원전압원과 상기 제1노드 사이에 접속되는 제1트랜지스터 체인,

전원이 온되기 이전에 상기 제2노드의 초기조건을 잡아줄 수 있도록 상기 전원전압원과 상기 제2노드 사이에 접속되며 게이트가 상기 제1노드와 접속되어 상기 제1노드의 전위에 따라 스위칭 되는 제2트랜지스터 체인,

전원이 온되면 상기 제1노드의 전위가 상기 전원전압의 전위가 되도록 상기 전원전압원과 상기 제1노드 사이에 접속되며 게이트가 상기 제2노드에 접속되는 스위칭소자,

상기 제1트랜지스터 체인이 오프될 경우 상기 제2노드의 전위를 그라운드 레벨로 낮출 수 있도록 상기 제2노드와 그라운드 사이에 접속되는 제2트랜지스터 체인,

상기 제2노드의 전위에 따라 리세트신호를 출력할 수 있도록 상기 제2노드에 접속되는 인버터체인을 포함하여 이루어진 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.
제 1항에 있어서,

상기 제1트랜지스터 체인은, NMOS트랜지스터로 이루어지는 것을 특징으로 하 는 메모리칩의 파워 업 리세트 회로.
제 1항에 있어서,

상기 제2트랜지스터 체인은, PMOS트랜지스터로 이루어지는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.
제 1항에 있어서,

상기 제3트랜지스터 체인은, NMOS트랜지스터로 이루어지는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.
제 1항에 있어서,

전원이 턴-온되면 상기 제1노드의 전위가 전원전압에 근접하도록 상기 제1노드와 전원전압 사이에 접속되는 커플링 커패시터를 더 포함하는 것을 특징으로 하는 메모리칩의 파워 업 리세트 회로.