KR100265594B1 - 파워-업회로 - Google Patents
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Abstract
본 발명은 파워가 켜지면 각 입력 버퍼에 가서 래치의 초기값을 설정하게 되는 파워-업 신호를 발생하는 파워-업 회로에 관한 것으로, 각 래치의 초기값을 설정하기 위하여 파워-업 신호가 '로우'인 구간이 있어야 하는데 종래의 파워-업 회로는 상기 파워-업 신호가 '로우'인 구간을 확실히 보장해 주는 장치가 없었기 때문에 최악의 조건에서 파워-업 신호를 '하이'로 출력하게 됨으로써 입력 버퍼의 초기값을 잘못 설정하여 불필요하게 동작시킴으로써 전류소모가 많아지는 문제가 있었다.
이를 위해, 본 발명에 의한 파워-업 회로는 최악의 조건에서 '하이'로 출력된 파워-업 신호를 피드백하여 그 신호에 의해 파워-업 신호가 뜨지 않게 함으로써, 파워-업 신호가 '로우' 인 구간을 확실히 보장한 파워-업 회로에 관한 것이다.
Description
본 발명은 반도체 메모리 장치의 파워-회로에 관한 것으로, 특히 최악의 조건에서도 파워-업 신호의 '로우'인 구간을 보장하여 출력함으로써 파워-업 신호가 세팅될 때 각 래치의 초기값을 확실하게 보장하며, 파워가 노이즈에 심하게 흔들려도 인에이블이 가능한 파워-업 회로에 관한 것이다.
일반적으로, 외부에서 전압이 인가된 뒤 일정 시간이 흐른 뒤에야 디램(DRAM)의 동작을 신뢰할 수 있게 되는데, 파워-업 회로는 파워가 켜지면 각 입력버퍼에 가서 래치의 초기값을 정해주는 파워-업 신호를 생성하여 라스바(/RAS), 카스바(/CAS)와 같은 중요한 제어신호를 제어하는 동작을 하도록 되어 있다.
그런데, 파워-업 회로가 각 래치값을 세팅하기 위해서 파워-업 신호가 '로우'인 구간이 있어야 하는데 종래의 파워-업 회로는 상기 파워-업 신호가 '로우'인 구간을 확실히 보장해 주는 장치가 없었기 때문에 최악의 조건에서 파워-업 신호를 '하이'로 출력하게 됨으로써 입력 버퍼의 초기값을 잘못 설정하여 불필요한 신호를 인에이블시키게 됨으로써 전류가 많이 소모되는 문제점이 있었다.
이하, 상기 문제점을 갖는 종래의 파워-업 회로에 대해 첨부도면을 참조하여 상세히 설명하기로 한다.
도 1은 종래의 파워-업 회로도를 도시한 것으로, 각각의 게이트가 접지전위(Vss)에 공통 접속되며 외부전압 인가단과 제1 노드(N1) 사이에 직렬 접속된 다수개의 P 채널 모스 트랜지스터와, 상기 제 1 노드(N1)와 접지전위에 연결된 게이트와 소오스가 접속된 N 채널 모스 트랜지스터(MN1)와, 상기 제1 노드(N1)의 전위가 게이트로 공통으로 인가되며 외부전압 인가단과 접지전위 사이에 제2 노드 (N2)에 의해 직렬 접속된 P 채널 모스 트랜지스터(MP1)와, N 채널 모스 트랜지스터(MN2)로 구성되어 파워-업 신호의 인에이블 상태인 '로우'가 되는 부분을 보장하는 파워-업 감지부(10)와,
상기 제2 노드(N2)와 파워-업 신호(pwrup)를 출력하는 출력노드 사이에 직렬 연결된 짝수개의 CMOS형 인버터로 이루어져 상기 제2 노드(N2)의 신호를 일정 시간 지연시켜 출력하는 버퍼링부(20)로 구성된다.
상기 구성으로 이루어진 종래의 파워-업 회로는 정상적인 상태에서는 외부 전압 인가단으로 일정 전압이 인가되면 게이트가 공통으로 접지전위에 인가된 다수개의 P 채널 모스트랜지스터는 모두 턴-온 되어, 제 1 노드(N1)에는 '하이'가 걸리고 상기 제1 노드(N1)의 '하이' 전위가 공통으로 게이트에 인가되는 상기 파워-업 감지부(10)의 P채널 모스 트랜지스터(MP1)는 턴-오프되고, N 채널 모스 트랜지스터(MN2)는 턴-온되어 상기 제1 노드(N1)의 '하이' 전위가 턴-온된 상기 N 채널 모스 트랜지스터(MN2)를 통해 접지로 흘러 제2 노드(N2)에는 '로우' 전위가 걸리게 되며, 상기 제2 노드(N2)의 '로우' 전위는 버퍼링부(20)를 이루는 짝수개의 CMOS형 인버터를 지나 일정시간 지연된 후 파워-업 회로의 출력신호인 파워-업 신호가 '로우'로 출력된다.
그런데, 최악의 조건(온도가 갑자기 높아지거나, 파워에 노이즈가 낀 경우등)에서는 상기 파워-업 감지부(10)의 다수개의 직렬 접속된 P 채널 모스 트랜지스터 중 하나라도 턴-오프되는 경우가 발생할 수 있게 되어 상기 제1 노드(N1)에는 '로우' 전위가 걸려 파워-업 감지부(10)의 P 채널 모스 트랜지스터(MP1)를 턴-온시키고, N 채널 모스 트랜지스터(MN2)를 턴-오프시켜 상기 제2 노드(N2)가 '하이'가 되어, 결국 버퍼링부(20)를 거쳐 출력된 파워-업 신호(pwrup)가 '하이'를 출력하게 된다.
그 결과, 최악의 조건에서 '하이' 출력을 갖는 파워-업 신호(pwrwp)가 입력버퍼의 초기값을 정상적으로 세팅하지 못하는 경우가 발생하여 상기 입력 버퍼의 초기값을 잘못 설정하게 되어 대기모드시 뜨지 말아야 할 신호를 인에이블 시키게 되어 불필요한 전류소모가 많아진다는 문제점이 있었다.
즉, 종래의 파워-업 회로는 파워가 켜지면 파워-업 감지부(10)에서 감지하여 파워-업 회로를 인에이블시키고, 이때 파워-업 신호(pwrup)는 파워가 켜지면 각 입력 버퍼에 가서 래치의 초기값을 정해주게 되는데, 상기 각 래치의 초기값을 정해주기 위해서는 파워가 켜지면서부터 파워-업 신호(pwrup)가 '로우'가 되는 구간이 존재해야 한다. 이러한 '로우' 인 구간이 없으면 각 입력 버퍼의 초기값을 잘못 설정하여 대기모드 상태에서 뜨지 말아야 할 신호를 띄워서 불필요한 전류소모가 많아지게 되는 것이다.
그리고, 도 2는 최악의 조건에서 종래의 파워-업 회로를 초기값에 대해 시뮬레이션한 결과그래프를 도시한 것으로, 외부전압(VEXT) 인가에 대해 파워-업 신호(pwrup)가 '로우'가 되는 구간이 없음을 나타낸다. 그 결과, 입력 버퍼의 초기값을 바르게 설정해 주지 못하게 되는 것이다.
그리고, 도 3은 최악의 조건에서 종래의 파워-업 회로를 노이즈에 대해 시뮬레이션한 결과 그래프를 도시한 것으로, 종래의 파워-업 회로는 파워-업 감지부(10)의 출력 신호에만 영향을 받아 파워-업 신호가 결정되어지므로 파워-업 감지부(10)가 노이즈에 심하게 흔들릴 경우 파워가 1.4V정도에서 꺼지게 됨을 나타낸다.
도 3은 종래의 파워-업 회로는 파워-업 감지부(10)에 영향을 받지않고 파워-업 신호(pwrup)를 유지시켜 주는 장치가 따로 없어서 파워에 노이즈가 낄 경우 파워가 계속 유지되지 못하고 중간에 파워가 죽여버리는 문제점을 나타낸다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은 파워-업 신호가 세팅될 때 초기값을 확실하게 보장할 수 있도록 파워-업 신호를 피드백시켜서 파워-업 신호가 '로우'인 상태가 아니면 파워-업 감지부가 인에이블되어도 파워-업 신호가 뜨지 않게 함으로써 파워-업 신호가 '로우'인 구간을 확실히 보장할 수 있는 파워-업 회로를 제공하는 데 있다.
제1도는 종래의 파워-업 회로도.
제2도는 최악의 조건에서 제1도의 파워-업 회로를 초기값에 대해 시뮬레이션한 결과 그래프.
제3도는 최악의 조건에서 제1도의 파워-업 회로를 노이즈에 대해 시뮬레이션한 결과그래프.
제4도는 본 발명의 일실시예에 따른 파워-업 회로도.
제5도는 최악의 조건에서 제4도의 파워-업 회로를 초기값에 대해 시뮬레이션한 결과그래프.
도 6은 최악의 조건에서 도 4의 파워-업 회로를 노이즈에 대해 시뮬레이션한 결과그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 파워-업 감지부 20 : 버퍼링부
30 : 파워- 업 인에블부 40 : 래치부
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 도면을 참조하며 본 발명의 실시예를 설명하면 다음과 같다.
도 4는 본 발명의 일실시예에 따른 파워-업 회로도를 나타낸 것으로, 파워가 켜지면 이를 감지하여 파워-업 신호(pwrup)를 인에이블시키는 부분으로 파워-업 신호가 '로우'인 부분을 설정해 주는 파워-업 감지부(10)와,
상기 파워-업 감지부(10)의 출력신호와 피드백된 파워-업 신호(pwrup)를 받아서 상기 파워-업 신호가 '로우' 일때만 이하의 회로가 동작되도록 제어하여 파워-업 신호가 '로우' 인 구간을 확실하게 보장하기 위해, 외부전압(VEXT)인가단과 제1 노드(N1)사이에 직렬 접속되며 게이트로 파워-업 신호가 인가되는 P 채널 모스트랜지스터(MP1)와 게이트로 상기 파워-업 감지부(10)의 출력신호가 인가되는 P 채널 모스 트랜지스터(MP2)로 구성된 파워-업 인에이블부(30)와,
상기 제1 노드(N1)가 각각의 게이트와 공통 접속되며 외부전압 인가단과 접지전위사이에 제2 노드(N2)에 의해 연결된 P 채널 모스 트랜지스터(MP3)와 N 채널 모스 트랜지스터(MN1)로 이루어진 CMOS형 인버터와, 상기 제2 노드(N2)가 각각의 게이트로 공통 접속되며 외부전위 인가단과 접지전위 사이에 직렬 연결되며 그 연결노드가 상기 노드(N1)로 입력되어 상기 제2 노드(N2)의 전위를 래치시키는 P 채널 모스 트랜지스터(MP4)와 N 채널 모스 트랜지스터(MN2)로 이루어진 CMOS형 인버터로 구성된 래치부(40)와,
초기 상태에서 파워-업 신호(pwrup)를 '로우'로 보장해주어 안정성을 높이기 위해 상기 파워-업 인에이블부(30)와 접지전위 사이에 연결된 캐패시터(C1)와,
상기 래치부(40)의 제2 노드(N2)와 출력단 사이에 홀수개의 CMOS형 인버터로 이루어져 상기 제2 노드(N2)의 전위를 일정시간 지연시켜 반전된 신호인 파워-업 신호를 출력하는 버퍼링부(20)로 구성된다.
상기 구성을 갖는 본 발명의 일실시예에 따른 파워-업 회로는, 정상적인 상태에서는 파워-업 신호(pwrup)가 '로우' 출력되어 파워-업 신호가 피드백되어 입력되는 파워-업 인에이블부(30)의 P 채널 모스 트랜지스터(MP1)는 턴-온되고 파워-업 감지부(10)의 '로우' 출력에 의해 P 채널 모스 트랜지스터(MP2)도 턴-온되어 제1 노드에는 일시적으로 '하이' 전위가 걸리지만, 접지연결된 캐패시터(C1)에 의해 곧바로 제 1 노드(N1)는 '로우'로 전이되어, 상기 제 1 노드(N1)가 게이트로 공통 접속된 P 채널 모스 트랜지스터(MP3)는 턴-온, 그리고 N 채널 모스 트랜지스터(MN1)은 턴-오프되어 래치부의 제2 노드(N2)에는 파워-업 신호(pwrup)가 '로우' 상태를 갖는 한 '하이' 전위가 계속 유지되며, 상기 제2 노드(N2)의 '하이' 전위는 홀수개의 CMOS형 인버터로 구현된 버퍼링부(20)를 거쳐 반전되어 일정시간 지연된 후 파워-업 신호를 '로우'의 인에이블 상태로 출력하게 된다.
그런데, 최악의 조건(온도가 갑자기 상승하거나, 파워에 노이즈가 낀 경우등)에서는 파워-업 감지부(10)가 파워-업 신호(pwrup)의 '로우'인 부분을 설정해주지 못하게 되는데, 이와같은 상황에서는 상기 파워-업 감지부(10)의 신호가 전달되어 졌을때 파워-업 인에이블부(30)의 P 채널 모스 트랜지스터(MP1)의 게이트에 '하이' 전위의 파워-업 신호(pwrup)가 피드백되므로 상기 P 채널 모스 트랜지스터(MP1)가 턴-오프되어 이하 회로는 동작하지 않게 되어 결국 출력단의 파워-업 신호(pwrup)는 '로우'의 인에이블 상태가 출력된다.
그리고, 도 5는 최악의 조건에서 도 4에 도시된 본 발명의 파워-업 회로를 초기값에 대해 시뮬레이션한 결과그래프를 나타낸 것으로, 외부전압(VEXT)인가에 대해 최악의 조건에서도 상기 동작에 의해 파워-업 신호(pwrup)가 초기에 '로우'가 되는 구간이 존재함을 나타낸다.
그리고, 도 6은 최악의 조건에서 본 발명에 의한 파워-업 회로를 노이즈에 대해 시뮬레이션한 결과그래프를 도시한 것으로, 파워가 노이즈에 심하게 흔들려도 파워가 떨어지지 않고 계속 유지됨을 나타낸다.
상기 구성과 동작에 의해, 본 발명의 파워-업 회로는 최악의 조건에서의 '하이'출력을 갖는 파워-업 신호(pwrup)를 피드백시켜서 파워-업 신호가 '로우'상태가 아니면 파워-업 감지부(10)가 인에이블되어도 파워-업 인에이블부(30)의 P채널 모스 트랜지스터(MP1)를 턴-오프시킴으로써 파워-업 신호를 '로우'로 전이하게 된다.
그리고, 래치부(40)를 추가로 구현함으로써 파워가 노이즈로 인해 흔들려서 상기 파워-업 가지부(10)가 오동작을 하여도 파워-업 신호가 정상동작하도록 했으며, 래치부(40)의 전단에 캐패시턴스(C1)를 달아서 초기 상태에서 파워-업 신호(pwrup)를 '로우'로 보장해 주어서 안정성을 높인 특징이 있다.
이상에서 설명한 바와 같이 본 발명에 따른 파워-업 회로에 의하면, 최악의 조건에서도 파워-업 신호를 인에이블 상태인 '로우'로 출력함으로써 입력 버퍼의 초기값을 정확히 설정할 수 있도록 해서 불필요한 전류소모를 막을 수 있는 매우 뛰어난 효과가 있다.
또한, 래치부와 캐패시터를 추가로 구현함으로써 파워가 노이즈로 인해 흔들려서 파워-업 감지부가 오동작을 하여도 파워-업 신호가 정상동작할 수 있도록 하며, 초기 상태에서 파워-업 신호를 인에이블 상태로 보장해 주어서 안정성을 높일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (2)
- 반도체 메모리 장치에 있어서,다수개의 입력 버퍼를 동작시키기 위한 파워-업 신호를 출력하는 출력단자와,파워를 감지하여 파워-업 신호를 인에이블시키는 파워-업 감지수단과,상기 파워-업 신호와 파워-업 감지 신호에 의해 각각 동작이 제어되되, 상기 파워-업 신호가 '로우'일 때만 동작시키기 위하여 P채널 모스트랜지스터로 구현된 제 1 및 제 2 스위치 소자로 구성되며, 제 1 및 제 2 스위치 소자의 동작에 의해 상기 파워-전원전압을 제1 노드로 공급하는 파워-업 인에이블 수단과,상기 제1 노드와 제2 노드 사이에 접속되며 상기 제2 노드의 신호를 래치시키는 래치 수단과,상기 제2 노드와 출력단자 사이에 출력 구동 수단을 구비하는 것을 특징으로 하는 파워-업 회로.
- 제1항에 있어서,상기 래치 수단과 버퍼링 수단은 CMOS형 인버터로 구현한 것을 특징으로 하는 파워-업 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970025498A KR100265594B1 (ko) | 1997-06-18 | 1997-06-18 | 파워-업회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970025498A KR100265594B1 (ko) | 1997-06-18 | 1997-06-18 | 파워-업회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990001995A KR19990001995A (ko) | 1999-01-15 |
| KR100265594B1 true KR100265594B1 (ko) | 2000-09-15 |
Family
ID=19510064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970025498A KR100265594B1 (ko) | 1997-06-18 | 1997-06-18 | 파워-업회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100265594B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356070B1 (ko) * | 2000-09-25 | 2002-10-11 | 주식회사 티엘아이 | 이중 안정 래치를 가지는 반도체 장치의 파워-업 회로 |
| KR100426489B1 (ko) * | 2002-07-09 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 초기화 제어 회로 |
| KR101015712B1 (ko) * | 2009-05-29 | 2011-02-22 | 주식회사 하이닉스반도체 | 반도체 장치 및 이를 이용한 구동 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960035755U (ko) * | 1995-04-24 | 1996-11-21 | 엘지반도체주식회사 | 파워업 검출장치 |
-
1997
- 1997-06-18 KR KR1019970025498A patent/KR100265594B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960035755U (ko) * | 1995-04-24 | 1996-11-21 | 엘지반도체주식회사 | 파워업 검출장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990001995A (ko) | 1999-01-15 |
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