KR100648537B1

KR100648537B1 - 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압발생 방법

Info

Publication number: KR100648537B1
Application number: KR1020010001727A
Authority: KR
Inventors: 가토요시하루; 와카스기노부요시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-01-27
Filing date: 2001-01-12
Publication date: 2006-11-24
Also published as: US20010010480A1; JP2001210076A; KR20010077975A; TW486810B; US6492850B2; US20020140468A1

Abstract

본 발명은 외부 전원 전압을 사용하여 내부 전원 전압을 발생하는 전압 발생 회로를 갖는 반도체 집적 회로에 관한 것으로, 외부 전원 전압이 낮을 때, 내부 전원 전압을 확실하게 발생하는 것을 목적으로 한다.

전압 발생 회로와 파워 온 회로를 구비하고 있다. 전압 발생 회로는 기준 전압의 제어를 받아, 외부로부터 공급되는 외부 전원 전압을 사용하여 내부 회로에 공급하는 내부 전원 전압을 발생한다. 파워 온 회로는 외부 전원 전압 및 내부 전원 전압이 모두 소정치를 넘을 때, 소정의 내부 회로를 리셋하는 파워 온 리셋 신호를 비활성화한다. 전압 발생 회로는 파워 온 리셋 신호의 활성화시에 외부 전원 전압을 강제적으로 내부 전원 전압으로서 공급한다. 이 때문에, 파워가 온일 때와 같이 외부 전원 전압이 낮고 전압 발생 회로가 정상적으로 동작하지 않을 때, 내부 전원 전압은 외부 전원 전압에 따라 발생한다.

Description

반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압 발생 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR GENERATING INTERNAL SUPPLY VOLTAGE IN SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 제1 실시예를 도시한 블럭도.

도 2는 도 1의 전압 발생 회로의 상세를 도시한 회로도.

도 3은 도 1의 리셋 신호 발생 회로 및 레벨 시프터의 상세를 도시한 회로도.

도 4는 파워가 온일 때의 전원 전압, 리셋 신호, 및 파워 온 리셋 신호의 파형도.

도 5는 본 발명의 제2 실시예에서의 전압 발생 회로의 상세를 도시한 회로도.

도 6은 본 발명의 제3 실시예에서의 리셋 신호 발생 회로 및 논리 연산 회로의 상세를 도시한 회로도.

도 7은 종래의 반도체 집적 회로에 있어서의 내부 전원 전압의 발생 회로를 도시한 회로도.

도 8은 종래의 파워가 온일 때의 전원 전압 및 파워 온 리셋 신호의 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 12 : 전압 발생 회로

14, 16, 18 : 리셋 신호 발생 회로

20 : 레벨 시프터

22 : 논리 연산 회로

26 : 차동 증폭기

28 : 조절기

32 : 전압 발생 회로

34 : 논리 연산 회로

POR : 파워 온 리셋 신호

VEXT : 외부 전원 전압

VINT1, VINT2 : 내부 전원 전압

øEXT : 리셋 신호

øINT0, øINT1, øINT2 : 리셋 신호

본 발명은 외부 전원 전압을 사용하여 내부 전원 전압을 발생하는 전압 발생회로를 갖는 반도체 집적 회로 및 그 반도체 집적 회로의 내부 전원 전압 발생 방법에 관한 것이다.

최근, 배터리를 사용하여 구동되는 휴대 기기가 보급되고 있다. 이들 휴대 기기에 실장되는 반도체 집적 회로는 배터리를 장시간 사용 가능하게 하기 위해서 저소비 전력인 것이 요구되고 있다. 이런 종류의 반도체 집적 회로는 외부로부터 공급되는 외부 전원 전압을 사용하여 외부 전원 전압보다 낮은 전압의 내부 전원 전압을 발생하는 전압 발생 회로를 내장하고, 소정의 회로에 내부 전원 전압을 공급함으로써 저소비 전력을 실현하고 있는 것이 많다. 최근에 반도체 집적 회로는 복수의 전압 발생 회로를 내장하고 있으며, 복수 종류의 내부 전원 전압이 주요한 회로 블록에 각각 공급되고 있다.

도 7은 반도체 집적 회로에 있어서의 내부 전원 전압을 발생하기 위한 주요한 회로의 예를 도시하고 있다.

기준 전압 발생 회로(1)는 커런트 미러 회로(1a)를 가지며, 외부 전원 전압 (VEXT)을 사용하여 기준 전압(VREF)을 발생하고 있다. 파워 온 리셋 회로(2)는 외부 전원 전압(VEXT)이 소정치를 넘을 때, 파워 온 리셋 신호(POR)를 비활성화(저레벨)하는 회로이다. 커런트 미러 회로(1a)는 파워 온 리셋 신호(POR)의 고레벨을 받아, 기준 전압(VREF)을 강제적으로 외부 전원 전압(VEXT)으로 하는 기능을 갖고 있다. 기준 전압 발생 회로(1)는 외부 전원 전압(VEXT)이 낮고, 커런트 미러 회로(1a)로 기준 전압(VREF)을 발생할 수 없을 때, 파워 온 리셋 신호(POR)에 의해 기준 전압(VREF)을 외부 전원 전압(VEXT)에 따라 발생하는 회로이다. 즉, 기준 전압(VREF)은 외부 전원 전압(VEXT)이 낮은 경우에도 안정되게 발생된다. 전압 발생 회로(3)는 커런트 미러 회로로 구성된 차동 증폭기(3a)와 pMOS 트랜지스터로 이루어지는 조절기(3b)를 구비하고 있다. 차동 증폭기(3a)는 기준 전압(VREF) 및 귀환 되는 내부 전원 전압(VINT)을 받아, 조절기(3b)를 제어하고 있다.

조절기(3b)는 소정의 구동 능력을 갖는 내부 전원 전압(VINT)을 생성하고 있다.

그리고, 기준 전압 발생 회로를 파워 온 리셋 신호(POR)로 제어하는 예는 일본 특허 공개 번호 평7-130170호의 공보 등에 개시되어 있다.

그런데, 배터리가 발생하는 전원 전압(VEXT)의 전류 공급 능력은 일반 전원의 전류 공급 능력에 비교하여 낮다. 이 때문에, 예컨대, 휴대 기기에 실장되는 반도체 집적 회로의 각 회로가 파워가 온일 때 일제히 동작을 시작한 경우, 전원 전압 (VEXT)이 일시적으로 저하하는 경우가 있다.

도 8은 그 때의 전압 파형을 도시하고 있다.

파워가 온일 때 외부 전원 전압(VEXT)이 일시적으로 저하하면, 도 7에 도시한 전압 발생 회로(3)의 차동 증폭기(3a)는 정상적으로 동작하지 않게 되고, 관통 전류가 발생한다. 그 결과, 내부 전원 전압(VINT)이 정상치까지 상승하지 않는다고 하는 문제가 발생한다. 특히, 차동 증폭기(3a)가 CMOS 회로로 구성되어 있는 경우에는, 상기 문제가 발생하기 쉽다. 그 이유는, 차동 증폭기(3a)(커런트 미러 회로)를 안정적으로 동작시키기 위해서, 트랜지스터의 임계치 2배 이상의 외부 전원 전압(VEXT)이 공급될 필요가 있기 때문이다. 즉, CMOS 차동 증폭기는 저전압측의 동작 마진이 작다.

게다가, 일반적으로 휴대 기기에 탑재되는 반도체 집적 회로는 소비 전력을 줄이기 위해서 동작 전압(예컨대, 외부 전원 전압=2.5V)이 낮게 되어 있다. 트랜지스터의 임계치는 외부 전원 전압에 거의 의존하지 않기 때문에, 외부 전원 전압(VEXT)에 대한 트랜지스터의 임계치 비율은 커지고, 상기 문제는 더욱 발생하기 쉬워진다.

또한, 도 8에 도시한 바와 같이, 내부 전원 전압(VINT)의 발생 타이밍이 어긋나고, 파워 온 리셋 신호(POR)가 내부 전원 전압(VINT)이 바른 값으로 상승하기 전에 비활성화(저레벨)되면, 반도체 집적 회로 내의 리셋이 필요한 회로는 정상적인 내부 전원 전압(VINT)이 공급되기 전에 활성화되어 버린다. 그 결과, 이들 회로는 정확하게 리셋트되지 않아 휴대 기기가 조작 불능 상태로 될 우려가 있다.

한편, 전술한 바와 같이, 기준 전압 발생 회로(1)는 파워 온 리셋 신호(POR)에 의해, 파워가 온일 때에 기준 전압(VREF)을 외부 전원 전압(VEXT)에 따라 발생하고 있다. 그러나, 기준 전압(VREF)을 받는 전압 발생 회로(3)가 CMOS의 차동 증폭기(3a)를 갖는 경우, 가령 외부 전원 전압(VEXT)에 따른 기준 전압(VREF)을 받더라도, 외부 전원 전압(VEXT)이 낮은 영역에서는, 바르게 동작하지 않는다. 이 때문에, 전압 발생 회로(3)는 정상적인 내부 전원 전압(VINT)을 발생할 수 없다.

본 발명의 목적은 반도체 집적 회로에 공급되는 외부 전원 전압이 낮을 때, 내부 전원 전압을 확실하게 발생하는 것에 있다. 특히, 본 발명의 목적은 파워가 온일 때에 내부 전원 전압을 외부 전원 전압에 따라 신속하게 상승시키는 것에 있다.

본 발명의 다른 목적은 CMOS 커런트 미러 회로를 갖는 전압 발생 회로에 있 어서, CMOS 커런트 미러 회로에 공급되는 전원 전압이 낮은 경우에도, 내부 전원 전압을 확실하게 발생시키는 것에 있다.

본 발명의 또 다른 목적은 내부 전원 전압이 공급되는 내부 회로를 확실하게 리셋하는 것에 있다.

본 발명의 제1 형태의 반도체 집적 회로는, 전압 발생 회로와 파워 온 회로를 구비하고 있다. 전압 발생 회로는 기준 전압의 제어를 받아, 외부로부터 공급되는 외부 전원 전압을 사용하여 내부 회로에 공급하는 내부 전원 전압을 발생한다. 파워 온 회로는 외부 전원 전압 및 내부 전원 전압이 모두 소정치를 넘을 때, 소정의 내부 회로를 리셋하는 파워 온 리셋 신호를 비활성화한다. 전압 발생 회로는 파워 온 리셋 신호의 활성화시에, 외부 전원 전압을 강제적으로 내부 전원 전압으로서 공급한다. 이 때문에, 파워가 온일 때 등과 같이 외부 전원 전압이 낮고 전압 발생 회로가 정상적으로 동작하지 않을 때, 내부 전원 전압은 외부 전원 전압에 따라 발생한다.

본 발명의 제2 형태의 반도체 집적 회로에서는, 전압 발생 회로는 차동 증폭기와 조절기를 구비하고 있다. 차동 증폭기는 기준 전압과 내부 전원 전압에 의존하는 참조 전압을 받아, 차동 증폭한 신호를 출력한다. 조절기는 차동 증폭기의 출력으로 제어되어 외부 전원 전압을 사용하여 내부 전원 전압을 발생한다. 파워 온 리셋 신호가 차동 증폭기 또는 조절기를 제어함으로써, 조절기는 파워 온 리셋 신호의 활성화시에, 강제적으로 온된다. 그 결과, 외부 전원 전압이 낮고 차동 증폭기가 정상적으로 동작하지 않을 때, 또는 기준 전압이 정상적으로 발생하지 않을 때, 내부 전원 전압이 외부 전원 전압에 따라 발생한다.

본 발명의 제3 형태의 반도체 집적 회로에서는, 차동 증폭기는 CMOS 커런트 미러 회로를 구비하고 있다. CMOS 커런트 미러 회로는 일반적으로 동작하기 위해서 트랜지스터의 임계치 2배 이상의 외부 전원 전압이 필요하다. 즉, CMOS 커런트 미러 회로로 구성되는 차동 증폭기는 저전원 전압 측에서의 동작 마진이 작다. 전압 발생회로에 이러한 CMOS 커런트 미러 회로를 사용할 경우에도, 내부 전원 전압이 확실하게 발생된다.

본 발명의 제4 형태의 반도체 집적 회로에서는, 전압 발생 회로는 외부 전원 전압이 공급되는 외부 전원선과 내부 전원 전압이 공급되는 내부 전원선을 접속하는 트랜지스터를 구비하고 있다. 트랜지스터는 파워 온 리셋 신호의 활성화시에 강제적으로 온되어 외부 전원선과 내부 전원선을 접속한다. 이 때문에, 외부 전원 전압이 낮고 전압 발생 회로 중 내부 전원 전압을 발생하기 위해서 동작하는 회로가 정상적으로 동작하지 않을 때(파워 온 리셋 신호의 활성화시)에, 내부 전원 전압이 외부 전원 전압에 따라 발생한다.

본 발명의 제5 형태의 반도체 집적 회로는, 복수의 전압 발생 회로를 구비하고 있다. 파워 온 회로는 외부 전원 전압 및 전압 발생 회로가 각각 발생하는 내부 전원 전압에 각각 대응하는 복수의 리셋 신호 발생 회로를 구비하고 있다. 각 리셋 신호 발생 회로는 외부 전원 전압 또는 내부 전원 전압이 소정치를 넘을 때, 리셋 신호를 비활성화한다. 파워 온 리셋 신호는 가장 늦게 비활성화되는 리셋 신호에 응답하여 비활성화되고, 가장 일찍 활성화되는 리셋 신호에 응답하여 활성화된다. 그 결과, 파워 온 리셋 신호를 받는 내부 회로는 파워 온 리셋 신호의 비활성화시에, 동작에 필요한 소정치의 전원 전압이 확실하게 공급되어, 소정의 상태로 리셋된다. 또한, 파워 온 리셋 신호를 받는 내부 회로는 파워 온 리셋 신호의 활성화시에, 신속히 동작을 정지한다.

본 발명의 제6 형태의 반도체 집적 회로에서는, 외부 전원 전압보다 낮은 내부 전원 전압을 발생하는 전압 발생 회로를 구비하고 있다. 또한, 파워 온 회로는 연산 회로와, 레벨 시프터를 구비하고 있다. 연산 회로는 각 리셋 신호를 논리 연산하고, 연산 결과를 파워 온 리셋 신호로서 출력한다. 레벨 시프터는 낮은 내부 전원 전압에 대응하는 리셋 신호를 받아, 고레벨 측의 전압 레벨을 상승시켜 연산 회로에 공급한다. 이 때문에, 파워 온 리셋 신호를 연산 회로를 사용하여 쉽게 발생할 수 있다. 또한, 리셋 신호의 고레벨은 레벨 시프터에 의해 소정의 전압으로 상승되기 때문에, 고레벨이 확실하게 연산 회로로 전달되어 연산 회로는 확실하게 동작한다. 특히, 연산 회로가 CMOS로 구성되는 경우, 관통 전류가 흐르는 것이 방지된다.

본 발명의 제7 형태의 반도체 집적 회로의 내부 전원 전압의 발생 방법에서는, 기준 전압의 제어를 받아, 외부로부터 공급되는 외부 전원 전압을 사용하여 내부 회로에 공급하는 내부 전원 전압이 발생된다. 외부 전원 전압 및 내부 전원 전압이 모두 소정치를 넘을 때, 소정의 내부 회로를 리셋하는 파워 온 리셋 신호가 비활성화된다. 또한, 파워 온 리셋 신호의 활성화시에, 외부 전원 전압이 강제적으로 내부 전원 전압으로서 공급된다. 이 때문에, 파워가 온일 때 등과 같이 외부 전원 전압이 낮고 내부전원 전압을 발생하는 전압 발생 회로가 정상적으로 동작하지 않을 때, 내부 전원 전압은 외부 전원 전압에 따라 발생한다.

본 발명의 제8 형태의 반도체 집적 회로의 내부 전원 전압의 발생 방법에서는, 내부 회로에 공급하는 복수 종류의 내부 전원 전압이 발생된다. 외부 전원 전압 및 각 내부 전원 전압이 소정치를 넘을 때, 각 전원 전압에 대응하는 리셋 신호가 비활성화된다. 파워 온 리셋 신호는 가장 늦게 비활성화되는 리셋 신호에 응답하여 비활성화되고, 가장 일찍 활성화되는 리셋 신호에 응답하여 활성화된다. 그 결과, 파워 온 리셋 신호를 받는 내부 회로는 파워 온 리셋 신호의 비활성화시에, 동작에 필요한 소정치의 전원 전압이 확실하게 공급되어 소정의 상태로 리셋된다. 또한, 파워 온 리셋 신호를 받는 내부 회로는 파워 온 리셋 신호의 활성화시에, 신속히 동작을 정지한다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압 발생 방법의 제1 실시예를 도시하고 있다.

이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스 기술을 사용하여 DRAM으로서 형성되어 있다.

DRAM은 전압 발생 회로(10, 12), 리셋 신호 발생 회로(14, 16, 18), 레벨 시프터(20) 및 논리 연산 회로(22)를 갖고 있다. DRAM은 도시한 것 이외에도, 메모리 셀 및 센스 앰프 등을 갖는 메모리 코어부, 메모리 코어부를 제어하는 복수의 제어 회로 등을 갖고 있다. DRAM은 외부로부터 외부 전원 전압(VEXT)(예컨대 3V)을 받고 있다. 외부 전원 전압(VEXT)은 입력 버퍼, 출력 버퍼(도시 생략) 등의 내부 회로에 공급되고 있다. 전압 발생 회로(10)는 외부 전원 전압(VEXT) 및 파워 온 리셋 신호(POR)를 받아, 외부 전원 전압(VEXT)보다 낮은 내부 전원 전압(VINT1)(예컨대 2V)을 발생하고 있다. 전압 발생 회로(12)는 외부 전원 전압(VEXT) 및 파워 온 리셋 신호(POR)를 받아, 외부 전원 전압(VEXT)보다 높은 내부 전원 전압 (VINT2)(예컨대 4V)을 발생하고 있다. 내부 전원 전압(VINT1)은 메모리 코어부 등의 내부 회로에 공급되어 있다. 내부 전원 전압(VINT2)은 워드 디코더 등의 내부 회로에 공급되고, 메모리 셀의 전달 게이트를 제어하는 워드선의 고레벨 전압으로서 사용되고 있다.

리셋 신호 발생 회로(14)는 외부 전원 전압(VEXT)을 받아, 리셋 신호(øEXT)를 발생하고 있다. 리셋 신호(øEXT)는 외부 전원 전압(VEXT)이 소정치를 넘을 때 비활성화(저레벨)되는 신호이다. 리셋 신호 발생 회로(16)는 내부 전원 전압 (VINT1)을 받아, 리셋 신호(øINT0)를 발생하고 있다. 리셋트 신호(øINT0)는 내부 전원 전압(VINT1)이 소정치를 넘을 때 비활성화(저레벨)되는 신호이다. 마찬가지로, 파워 온 리셋 신호 발생 회로(18)는 내부 전원 전압(VINT2)을 받아, 리셋 신호(øINT2)를 발생하고 있다. 리셋 신호(øINT2)는 내부 전원 전압(VINT2)이 소정치를 넘을 때 비활성화(저레벨)되는 신호이다.

레벨 시프터(20)는 리셋 신호(øINT0)의 고레벨(내부 전원 전압(VINT1)과 동 일 레벨)을 외부 전원 전압(VEXT)으로 변환하여 리셋 신호(øINT1)로서 출력하는 회로이다.

논리 연산 회로(22)는 인버터 및 NAND 게이트로 구성되어 있으며, 외부 전원 전압(VEXT)이 공급되어 있다. 논리 연산 회로(22)는 가장 늦게 비활성화되는 리셋 신호(øEXT, øINT1, øINT2)에 응답하여 파워 온 리셋 신호(POR)를 비활성화하고, 가장 일찍 활성화되는 리셋 신호(øEXT, øINT1, øINT2)에 응답하여 파워 온 리셋 신호(POR)를 활성화하는 회로이다. 즉, 이 실시예에서는, 레벨 시프터(20)와 논리 연산 회로(22)로 OR 논리 회로가 구성되어 있다. 리셋 신호(øINT0)의 고레벨은 레벨 시프터(20)에 의해 외부 전원 전압(VEXT)으로 변환되어 있기 때문에, 리셋 신호(øEXT, øINT1, øINT2)가 모두 고레벨일 때, 논리 연산 회로(22)의 NAND 게이트로 관통 전류가 흐르는 것이 방지되고 있다.

도 2는 전압 발생 회로(10)의 상세를 도시하고 있다. 이하의 설명에서는, 외부 전원 전압(VEXT)이 공급되는 전원선을 전원선(VEXT)이라 칭하고, 접지 전압 (VSS)이 공급되는 접지선을 접지선(VSS)이라 칭하고, 내부 전원 전압(VINT1, VINT2)이 공급되는 전원선을 내부 전원선(VlNT1, VINT2)이라 칭한다. 또한, pMOS 트랜지스터, nMOS 트랜지스터를 단순히 pMOS, nMOS라 칭한다.

전압 발생 회로(10)는 기준 전압 발생 회로(24), 커런트 미러 회로로 구성되는 차동 증폭기(26), 조절기(28) 및 차동 증폭기(26)를 제어하는 인버터(30a, 30b), NOR 게이트(30c), pMOS(30d), nMOS(30e)를 갖고 있다.

기준 전압 발생 회로(24)는 pMOS(24a, 24b), nMOS(24c, 24d), 저항(24e)으로 구성되는 커런트 미러 회로와, 직렬로 접속되는 pMOS(24f, 24g)로 구성되는 전압 발생부를 갖고 있다. pMOS(24a, 24b, 24f)의 소스는 전원선(VEXT)에 접속되어 있다. nMOS(24c)의 소스, pMOS(24g)의 게이트, 드레인, 저항(24e)의 일단은 접지선 (VSS)에 접속되어 있다. pMOS(24a)의 게이트, pMOS(24b)의 게이트, 드레인, nMOS(24d)의 드레인, pMOS(24f)의 게이트는 서로 접속되어 있다. pMOS(24a)의 드레인, nMOS(24c)의 게이트, 드레인, nMOS(24d)의 게이트는 서로 접속되어 있다. nMOS(24d)의 소스는 저항(24e)의 타단에 접속되어 있다. pMOS(24f) 및 nMOS(24g)의 드레인은 서로 접속되어 참조 전압(VREF)을 출력하고 있다.

차동 증폭기(26)는 pMOS(26a, 26b), nMOS(26c, 26d, 26e)를 갖고 있다. pMOS(26a, 26b)의 소스는 전원선(VEXT)에 접속되어 있다. nMOS(26e)의 소스는 접지선(VSS)에 접속되어 있다. nMOS(26e)의 게이트는 NOR 게이트(30c)의 출력에 접속되어 있다. pMOS(26a)의 게이트, 드레인, pMOS(26b)의 게이트, nMOS(26c)의 드레인은 nMOS(30d)의 드레인에 접속되어 있다. nMOS(26b)의 드레인, nMOS(26d)의 드레인은 nMOS(30e)의 드레인 및 조절기(28)의 pMOS(28a)의 게이트에 접속되어 있다. nMOS(26c)의 게이트는 참조 전압(VREF)를 받고 있다. nMOS(26d)의 게이트는 조절기(28)의 저항(28b, 28c)에 접속되어 있다. nMOS(26c, 26d)의 소스는 nMOS(26e)의 드레인에 접속되어 있다.

조절기(28)는 직렬로 접속된 pMOS(28a), 저항(28b, 28c)을 갖고 있다. pMOS (28a)는 소스를 전원선(VEXT)에 접속하고, 드레인을 저항(28b)의 일단에 접속하고 있다. pMOS(28a)의 드레인은 내부 전원 전압(VINT1)을 출력하고 있다. 저항(28b)의 타단은 저항(28c)의 일단에 접속되고, 저항(28c)의 타단은 접지선(VSS)에 접속되어 있다.

인버터(30a)는 파워 온 리셋 신호(POR)를 받아, 반전한 신호를 nMOS(30d, 30e)의 게이트 및 NOR 게이트(30c)의 입력에 출력하고 있다. 인버터(30b)는 외부 전원 전압(VEXT)을 받아, 반전한 신호를 NOR 게이트(30c)의 입력에 출력하고 있다. 인버터(30a, 30b), NOR 게이트(30c)의 pMOS(도시 생략)의 소스는 전원선(VEXT)에 접속되어 있다. pMOS(30d)의 소스는 전원선(VEXT)에 접속되고, nMOS(30e)의 소스는 접지선(VSS)에 접속되어 있다.

한편, 전압 발생 회로(12)는 특별히 도시하지 않지만, 예컨대, 발진 회로로부터 출력되는 펄스 신호로 용량을 펌핑 동작하고, 다이오드 접속된 트랜지스터를 이용하여 고전압을 발생하는 부스터 회로를 갖고 있다.

도 3은 리셋 신호 발생 회로(14, 16, 18) 및 레벨 시프터(20)의 상세를 도시하고 있다.

리셋 신호 발생 회로(14)는 직렬로 접속된 저항(14a, 14b)과 직렬로 접속된 저항(14c), nMOS(14d)를 갖고 있다. 저항(14a, 14b)의 일단은 전원선(VEXT), 접지선(VSS)에 각각 접속되어 있다. 저항(14c)의 일단은 전원선(VEXT)에 접속되고, nMOS (14d)의 소스는 접지선(VSS)에 접속되어 있다. 저항(14a, 14b)의 접속 노드는 nMOS(14d)의 게이트에 접속되어 있다. 저항(14c) 및 nMOS(14d)의 접속 노드로부터는 리셋 신호(øEXT)가 출력되고 있다. nMOS(14d)는 외부 전원 전압(VEXT)이 소정치 이하일 때 오프되고, 이 때 리셋 신호(øEXT)는 저레벨이 된다. nMOS(14d)는 외 부 전원 전압(VEXT)이 소정치를 넘었을 때 온되고, 이 때 리셋 신호(øEXT)는 고레벨이 된다.

리셋 신호 발생 회로(16, 18)는 리셋 신호 발생 회로(14)와 동일한 논리를 갖고 있다. 리셋 신호 발생 회로(16)는 내부 전원 전압(VINT1)을 받아, 리셋 신호(øINT0)를 출력하고 있다. 리셋 신호 발생 회로(18)는 내부 전원 전압(VINT2)을 받아, 리셋 신호(øINT2)를 출력하고 있다.

레벨 시프터(20)는 직렬로 접속된 pMOS(20a), nMOS(20b)와 직렬로 접속된 pMOS(20c), nMOS(20d)와, 인버터(20e, 20f)로 구성되어 있다. pMOS(20a, 20c)의 소스는 전원선(VEXT)에 접속되어 있다. nMOS(20b, 20d)의 소스는 접지선(VSS)에 접속되어 있다. nMOS(20b)의 게이트는 인버터(20e)를 통해 리셋 신호(øINT0)의 반전 신호를 받고 있다. nMOS(20d)의 게이트는 인버터(20e, 20f)를 통해 리셋 신호 (øINT0)와 동상(同相)의 신호를 받고 있다. pMOS(20a)의 게이트는 pMOS(20c)의 드레인에 접속되고, pMOS(20c)의 게이트는 pMOS(20a)의 드레인에 접속되어 있다. pMOS(20c)의 드레인으로부터는 리셋 신호(øINT1)가 출력되고 있다. 인버터(20e, 20f)의 pMOS(도시 생략) 소스는 내부 전원선(VlNT1)에 접속되어 있다.

도 4는 파워가 온일 때의 각 전원 전압(VEXT, VINT1, VINT2), 리셋 신호(øEXT, øINT1, øINT2) 및 파워 온 리셋 신호(POR)의 파형을 도시하고 있다.

우선, 외부 전원 전압(VEXT)의 상승에 따라, 파워 온 리셋 신호(POR)의 전압이 상승한다[도 4의 (a)]. 파워 온 리셋 신호(POR)의 전압 상승에 따라, 도 2에 도시한 pMOS(30d), nMOS(30e)가 온되고, nMOS(26e)가 오프된다. pMOS(30d)의 온, nMOS(26e)의 오프에 의해, 차동 증폭기(26)는 비활성화된다. nMOS(30e)의 온에 의해, pMOS(28a)가 온되고, 외부 전원 전압(VEXT)이 강제적으로 내부 전원 전압 (VINT1)으로서 공급된다. 즉, 내부 전원 전압(VINT1)은 외부 전원 전압(VEXT)에 따라[도 4의 (b)],내부 전원 전압(VINT1)을 받는 내부 회로는 최단 시간으로 동작 가능한 상태가 된다.

도 3에 도시한 리셋 신호 발생 회로(14, 16)는 외부 전원 전압(VEXT) 및 내부 전원 전압(VINT1)의 상승에 따라, 리셋 신호(øEXT, øINT0)의 전압을 상승시킨다[도 4의 (c)]. 도 1에 도시한 전압 발생 회로(12)는 외부 전원 전압(VEXT)이 소정치를 넘을 때까지 동작하지 않고, 내부 전원 전압(VINT2)을 발생하지 않는다[도 4의 (d)]. 이 때문에, 리셋 전압(øINT2)은 발생되지 않는다[도 4의 (e)]. 전압 발생 회로(12)가 동작을 시작하면, 내부 전원 전압(VINT2)이 급격히 상승한다[도 4의 (f)]. 도 3에 도시한 리셋 신호 발생 회로(18)는 내부 전원 전압(VINT2)의 상승에 따라, 리셋 신호(øINT2)의 전압을 상승(활성화)시킨 후, 비활성화한다[도 4의 (g)].

이 후, 리셋 신호 발생 회로(14, 16)는 외부 전원 전압(VEXT) 및 내부 전원 전압(VINT1)의 상승에 따라, 리셋 신호(øEXT, øINT0)의 전압을 상승(활성화)시킨 후, 비활성화한다[도 4의 (h)]. 리셋 신호(øINT0)는 레벨 시프터를 통해 리셋 신호(øINT1)로 변환된다. 도 1에 도시한 논리 연산 회로(22)는 리셋 신호(øEXT, øINT1) 중 비활성화가 느린 신호에 응답하여 파워 온 리셋 신호(POR)를 비활성화한다[도 4의 (i)]. 즉, 파워 온 리셋 신호(POR)는 가장 상승이 느린 전원 전압(VEXT, VINT1, VINT2)에 응답하여 비활성화된다. 리셋이 필요한 내부 회로는 파워 온 리셋 신호(POR)가 비활성화되기 전에, 동작에 필요한 소정치의 전원 전압을 확실하게 받을 수 있어, 항상 소정의 리셋 상태로 된다. 리셋 신호를 논리 연산하여 파워 온 리셋 신호(POR)를 생성하는 제어 및 리셋 신호의 논리 전압을 변환하는 제어는 특히, 최근의 DRAM과 같이, 복수 종류의 전원 전압을 발생하는 전원 전압 발생 회로를 내장한 반도체 집적 회로에서 중요하다.

한편, 도시 생략하였지만, 파워 온 리셋 신호(POR)는 가장 일찍 활성화되는 리셋 신호(øEXT, øINT1, øINT2)에 응답하여 활성화된다. 따라서, 파워 온 리셋 신호(POR)는 가장 상승이 빠른 전원 전압(VEXT, VINT1, VINT2)에 응답하여 활성화된다. 그 결과, 파워 온 리셋 신호(POR)를 받는 내부 회로는 신속히 동작을 정지한다.

이상, 본 발명의 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압 발생 방법에서는, 전압 발생 회로(10)는 파워 온 리셋 신호(POR)의 활성화를 받아, 차동 증폭기(26)를 비활성화하고, 동시에 조절기(28)의 pMO8(28a)의 게이트에 저레벨을 공급함으로써, 외부 전원 전압(VEXT)을 강제적으로 내부 전원 전압(VINT1)으로서 공급했다. 이 때문에, 외부 전원 전압(VEXT)이 낮고 차동 증폭기(26)가 정상적으로 동작하지 않을 때, 외부 전원 전압(VEXT)에 따른 내부 전원 전압(VINT1)을 발생할 수 있다. 특히, 차동 증폭기(26)가 CMOS 커런트 미러 회로로 구성되어 있는 경우에, 현저한 효과를 갖는다.

파워 온 리셋 신호(POR)를 가장 늦게 비활성화되는 리셋 신호에 응답하여 비활성화하고, 가장 일찍 활성화되는 리셋 신호에 응답하여 활성화했다. 이 때문에, 파워 온 리셋 신호(POR)를 받는 내부 회로는 파워 온 리셋 신호(POR)의 비활성화시에, 동작에 필요한 소정치의 전원 전압을 확실하게 받을 수 있다. 그 결과, 내부 회로를 소정의 상태로 확실하게 리셋할 수 있다. 또한, 파워 온 리셋 신호(POR)를 받는 내부 회로는 파워 온 리셋 신호(POR)의 활성화시에, 신속히 동작을 정지할 수 있다.

논리 연산 회로(22)는 각 리셋 신호(øEXT, øINT0, øINT2)를 논리 연산하여, 연산 결과를 파워 온 리셋 신호(POR)로서 출력했다. 이 때문에, 파워 온 리셋 신호(POR)를 쉽게 발생할 수 있다.

리셋 신호(øINT0)의 고레벨(내부 전원 전압 VINT1)을 레벨 시프터(20)를 통해 변환하여 논리 연산 회로(22)에 공급했다. 이 때문에, 리셋 신호(øINT0)의 고레벨을 확실하게 논리 연산 회로(22)에 전달할 수 있고, 논리 연산 회로(22)를 확실하게 동작할 수 있다. 특히, 논리 연산 회로(22)의 NAND 게이트에 관통 전류가 흐르는 것을 방지할 수 있다.

도 5는 본 발명의 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압 발생 방법의 제2 실시예를 도시하고 있다. 제1 실시예와 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 관해서는 상세한 설명을 생략한다.

이 실시예에서는 전압 발생 회로(32)가 제1 실시예의 전압 발생 회로(10)와 상이하다. 그 밖의 구성은 제1 실시예와 동일하다.

전압 발생 회로(32)는 도 2에 도시한 전압 발생 회로(10)와 동일한 기준 전압 발생 회로(24), 차동 증폭기(26) 및 조절기(28)를 갖고 있다. 기준 전압 발생 회로(24), 차동 증폭기(26) 및 조절기(28)의 접속 관계는 전압 발생 회로(10)와 동일하다. 내부 전원 전압(VINT1)을 출력하는 노드에는 pMOS(32a)의 드레인이 접속되어 있다. pMOS(32a)의 소스는 전원선(VEXT)에 접속되어 있다. pMOS(32a)의 게이트는 인버터(32b)를 통해 파워 온 리셋 신호(POR)의 반전 신호를 받고 있다.

이 실시예에서는 파워 온 리셋 신호(POR)의 활성화시[외부 전원 전압(VEXT)이 소정치 이하일 때]에, pMOS(32a)가 온되어, 외부 전원 전압(VEXT)이 강제적으로 내부 전원 전압(VINT1)으로서 공급된다.

이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다.

도 6은 본 발명의 반도체 집적 회로 및 반도체 집적 회로의 내부 전원 전압 발생 방법의 제3 실시예를 도시하고 있다. 제1 실시예와 동일한 회로에 대해서는 동일한 부호를 붙이고, 이들 회로에 관해서는 상세한 설명을 생략한다.

이 실시예에서는 리셋 신호 발생 회로(16, 18)에 공급되는 전원 전압 및 논리 연산 회로(34)가 제1 실시예와 상이하다. 또한, 반도체 집적 회로는 레벨 시프터를 갖고 있지 않다.

리셋 신호 발생 회로(16)에 있어서의 리셋 신호(øINT1)를 발생하는 노드에 접속된 저항에는 외부 전원 전압(VEXT)이 공급되고 있다. 리셋 신호 발생 회로(18)에 있어서의 리셋 신호(øINT2)를 발생하는 노드에 접속된 저항에는 외부 전원 전 압(VEXT)이 공급되고 있다. 즉, 이 실시예에서는 리셋 신호 발생 회로(16, 18)는 레벨 시프터의 기능을 갖고 있다. 논리 연산 회로(34)는 인버터와 NAND 게이트를 조합한 OR 회로로서 구성되어 있다. 논리 연산 회로(34)에는 외부 전원 전압(VEXT)이 공급되고 있다.

이 실시예에서도 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 복수 종류의 내부 전원 전압을 갖는 반도체 집적 회로에 있어서, 파워 온 리셋 신호(POR)를 발생하기 때문에 레벨 시프터가 불필요하게 된다.

또, 전술한 실시예에서는 본 발명을 메모리 코어부에 공급되는 내부 전원 전압(VINT1) 및 워드선에 공급되는 고레벨 전압인 내부 전원 전압(VINT2)을 발생하는 제어에 적용한 예에 관해서 기술했다. 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을, 비트선을 리셋하는 프리 차지 전압(예컨대 1.5V), p 형태의 실리콘 기판(또는 메모리 셀의 p-wel1)의 기판 전압(예컨대 -2V), 또는 워드선에 저레벨을 공급하는 리셋 전압(예컨대 -1V) 등을 발생하는 제어에 적용해도 좋다.

전술한 실시예에서는 본 발명을 DRAM에 적용한 예에 관해서 기술했다. 그러나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 예컨대, 본 발명을 SRAM, FeRAM(Ferroelectric RAM), 플래시 메모리 등의 반도체 메모리에 적용해도 좋다. 또는, DRAM의 메모리 코어를 내장한 시스템 LSI, 마이크로컴퓨터, 로직 LSI에 적용해도 좋다.

또한, 본 발명이 적용되는 반도체 제조 프로세스는 CMOS 프로세스에 한정되 지 않으며, Bi-CMOS 프로세스라도 좋다.

이상, 본 발명에 관해서 상세히 설명하였는데, 상기한 실시예 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 벗어나지 않는 범위에서 변형 가능한 것은 분명하다.

본 발명의 일 형태에 따른 반도체 집적 회로, 및 본 발명의 다른 형태에 따른 반도체 집적 회로의 내부 전원 전압 발생 방법에서는, 외부 전원 전압이 낮을 때, 외부 전원 전압에 따른 내부 전원 전압을 발생할 수 있다. 내부 회로는 외부 전원 전압이 낮을 때에도, 외부 전원 전압에 따른 내부 전원 전압을 받을 수 있다.

본 발명의 또 다른 형태에 따른 반도체 집적 회로에서는, 전압 발생 회로에 저전원 전압 측에서의 동작 마진이 작은 CMOS 커런트 미러 회로를 사용하는 경우에도, 내부 전원 전압을 확실하게 발생시킬 수 있다.

본 발명의 또 다른 형태에 따른 반도체 집적 회로 및 또 다른 형태에 따른 반도체 집적 회로의 내부 전원 전압 발생 방법에서는, 파워 온 리셋 신호를 받는 내부 회로는 파워 온 리셋 신호의 비활성화시에, 동작에 필요한 소정치의 전원 전압을 확실하게 받을 수 있다. 그 결과, 내부 회로를 소정의 상태로 확실하게 리셋할 수 있다. 또한, 파워 온 리셋 신호를 받는 내부 회로는 파워 온 리셋 신호의 활성화시에, 신속히 동작을 정지할 수 있다.

본 발명의 또 다른 형태에 따른 반도체 집적 회로에서는, 파워 온 리셋 신호를 연산 회로를 사용하여 쉽게 발생할 수 있다. 또한, 리셋 신호의 고레벨을 확실하게 연산 회로에 전달할 수 있어, 연산 회로를 확실하게 동작할 수 있다. 특히, 연산 회로가 CMOS로 구성되는 경우, 관통 전류가 흐르는 것을 방지할 수 있다.

Claims

기준 전압의 제어를 받아 외부 전원 전압을 사용하여 내부 회로들에 공급되는 내부 전원 전압을 발생하는 전압 발생 회로(10, 12)와;

제1 파워 온 리셋 신호(øINT1, øINT2)를 발생하고, 상기 내부 전원 전압이 제1 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제1 파워 온 리셋 신호(øINT1, øINT2)를 비활성화하는 제1 파워 온 회로(16, 18)와;

제2 파워 온 리셋 신호(øEXT)를 발생하고, 상기 외부 전원 전압이 제2 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제2 파워 온 리셋 신호(øEXT)를 비활성화하는 제2 파워 온 회로(14)와;

제3 파워 온 리셋 신호(POR)를 발생하고, 상기 제1 파워 온 리셋 신호(øINT1, øINT2)와 상기 제2 파워 온 리셋 신호(øEXT)가 모두 비활성화될 때, 상기 제3 파워 온 리셋 신호(POR)를 비활성화하는 논리 회로

를 구비하고,

상기 전압 발생 회로는 상기 제3 파워 온 리셋 신호(POR)의 활성화시에 상기 외부 전원 전압을 상기 내부 전원 전압으로서 공급하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 전압 발생 회로(10, 12)는,

상기 기준 전압과, 상기 내부 전원 전압에 따라 변동하는 전압을 받는 차동 증폭기와;

상기 차동 증폭기의 출력으로 제어되어 상기 외부 전원 전압을 사용하여 상기 내부 전원 전압을 발생하는 조절기

를 구비하고,

상기 제3 파워 온 리셋 신호(POR)는 상기 차동 증폭기와 상기 조절기 중 하나를 제어하며,

상기 조절기는 상기 제3 파워 온 리셋 신호(POR)의 활성화시에 온되는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 전압 발생 회로(10, 12)는 상기 외부 전원 전압이 공급되는 외부 전원선과 상기 내부 전원 전압이 공급되는 내부 전원선을 접속하는 트랜지스터를 구비하고,

상기 트랜지스터는 상기 제3 파워 온 리셋 신호(POR)의 활성화시에 온되는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 논리 회로는 상기 제1 파워 온 리셋 신호(øINT1, øINT2)와 상기 제2 파워 온 리셋 신호(øEXT) 중 늦게 비활성화되는 리셋 신호에 응답하여 상기 제3 파워 온 리셋 신호(POR)를 비활성화하고, 상기 제1 파워 온 리셋 신호(øINT1, øINT2)와 상기 제2 파워 온 리셋 신호(øEXT) 중 일찍 활성화되는 리셋 신호에 응답하여 상기 제3 파워 온 리셋 신호(POR)를 활성화하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 제1 소정치와 상기 제2 소정치는 모두 같은 값인 것을 특징으로 하는 반도체 집적 회로.
반도체 집적 회로에서 내부 전원 전압을 발생하는 방법으로서,

기준 전압의 제어를 받아 외부 전원 전압을 사용하여 내부 회로들에 공급되는 내부 전원 전압을 발생하는 단계와;

제1 파워 온 리셋 신호(øINT1, øINT2)를 발생하고, 상기 내부 전원 전압이 제1 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제1 파워 온 리셋 신호(øINT1, øINT2)를 비활성화하는 단계와;

제2 파워 온 리셋 신호를 발생(øEXT)하고, 상기 외부 전원 전압이 제2 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제2 파워 온 리셋 신호(øEXT)를 비활성화하는 단계와;

제3 파워 온 리셋 신호(POR)를 발생하고, 상기 제1 파워 온 리셋 신호(øINT1, øINT2)와 상기 제2 파워 온 리셋 신호(øEXT)가 모두 비활성화될 때, 상기 제3 파워 온 리셋 신호(POR)를 비활성화하는 단계와;

상기 제3 파워 온 리셋 신호(POR)의 활성화시에 상기 외부 전원 전압을 상기 내부 전원 전압으로서 공급하는 단계

를 포함하는 것을 특징으로 하는 반도체 집적 회로의 내부 전원 전압 발생 방법.
제6항에 있어서, 상기 제1 파워 온 리셋 신호(øINT1, øINT2)와 상기 제2 파워 온 리셋 신호(øEXT) 중 늦게 비활성화되는 리셋 신호에 응답하여 상기 제3 파워 온 리셋 신호(POR)를 비활성화하는 단계와; 상기 제1 파워 온 리셋 신호(øINT1, øINT2)와 상기 제2 파워 온 리셋 신호(øEXT) 중 일찍 활성화되는 리셋 신호에 응답하여 상기 제3 파워 온 리셋 신호(POR)를 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로의 내부 전원 전압 발생 방법.
삭제
제6항에 있어서, 상기 제1 소정치와 상기 제2 소정치는 모두 같은 값인 것을 특징으로 하는 반도체 집적 회로의 내부 전원 전압 발생 방법.
기준 전압의 제어를 받아 외부 전원 전압을 사용하여 내부 회로들에 각각 공급되는 제1 및 제2 내부 전원 전압을 발생하는 제1 및 제2 전압 발생 회로와;

제1 파워 온 리셋 신호(øINT1)를 발생하고, 상기 제1 내부 전원 전압이 제1 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제1 파워 온 리셋 신호를 비활성화하는 제1 파워 온 회로와;

제2 파워 온 리셋 신호(øINT2)를 발생하고, 상기 제2 내부 전원 전압이 제2 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제2 파워 온 리셋 신호를 비활성화하는 제2 파워 온 회로와;

제3 파워 온 리셋 신호(øEXT)를 발생하고, 상기 외부 전원 전압이 제3 소정치를 넘을 때, 적어도 하나의 상기 내부 회로를 리셋하는 상기 제3 파워 온 리셋 신호를 비활성화하는 제3 파워 온 회로와;

제4 파워 온 리셋 신호(POR)를 발생하고, 상기 제1, 제2 및 제3 파워 온 리셋 신호가 모두 비활성화될 때, 상기 제4 파워 온 리셋 신호를 비활성화하는 논리 회로

를 구비하고,

상기 전압 발생 회로들은 상기 제4 파워 온 리셋 신호의 활성화시에 상기 외부 전원 전압을 각각 상기 제1 및 제2 내부 전원 전압으로서 공급하는 것을 특징으로 하는 반도체 집적 회로.
제10항에 있어서, 상기 논리 회로는 상기 제1 파워 온 리셋 신호(øINT1)와 상기 제2 파워 온 리셋 신호(øINT2)와 상기 제3 파워 온 리셋 신호(øEXT) 중 가장 늦게 비활성화되는 리셋 신호에 응답하여 상기 제4 파워 온 리셋 신호(POR)를 비활성화하고, 상기 제1 파워 온 리셋 신호(øINT1)와 상기 제2 파워 온 리셋 신호(øINT2)와 상기 제3 파워 온 리셋 신호(øEXT) 중 가장 일찍 활성화되는 리셋 신호에 응답하여 상기 제4 파워 온 리셋 신호(POR)를 활성화하는 것을 특징으로 하는 반도체 집적 회로.