JP4007027B2 - パワーオンリセット回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はパワーオンリセット回路に係り、特に装置の電源投入時にパワーオンリセット信号を生成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
パワーオンリセット回路は、装置の電源投入時に回路を初期化する目的や、架構成をとるディジタル通信装置においては、活栓挿抜時の各パッケージ電源投入時の電源及びクロック系の不安定動作により、装置内のマザーボードを介して複数のパッケージで共有している信号系へ異常な信号を送信してしまうことを防ぐためリセット信号を伸長する目的で設けられる。また、リセット伸長回路は、集積回路の動作安定のために電源投入からリセット解除までの時間をある一定時間に伸長する目的でも用いられる。
【０００３】
また、回路構成によりそれぞれの回路の電源投入時の動作は異なり、その状況に合わせてパワーオンリセット回路を調整する必要性が無く、更に活栓挿抜時にはそれぞれの回路への電源投入やクロック出力開始及び安定までの時間など毎回異なったものになり、このような状況の下確実にパワーオンリセットで回路を初期化できるようなパワーオンリセット回路が望まれる。
【０００４】
そこで、従来は図６に示すようなパワーオンリセット伸長回路が同期回路になっている。同図において、リセット伸長回路３１は、外部パワーオンリセット信号ＰＯＷＲＳＴＢがインバータ３２を介して供給され、その入力信号の論理値が”Ｈ”であるときに、クロック端子にクロック信号ＣＬＫが入力されると、規定時間伸長して論理値”Ｌ”の信号ＲＳＴＢをインバータ３３より出力する。
【０００５】
しかし、電源投入のタイミングによっては、図７（Ｃ）に示すように、外部パワーオンリセット信号ＰＯＷＲＳＴＢがインバータ３２を介してリセット伸長回路３１に供給され、その入力信号の論理値が”Ｌ”（ＰＯＷＲＳＴＢ信号は”Ｈ”）に変化してから、同図（Ｂ）に示すようにクロック端子にクロック信号ＣＬＫが入力されると、出力信号ＲＳＴＢは同図（Ｄ）に示すように”Ｈ”のままで変化しない。
【０００６】
つまり、リセット伸長回路３１は、パワーオンリセット信号がアサートしているときにクロック信号ＣＬＫの入力が停止しているような状況においては、パワーオンリセット信号ＰＯＷＲＳＴＢの入力を検出できず、リセット信号を伸長できない。この場合は、複数のパッケージで共有している信号系への異常信号送信や、出力信号ＲＳＴＢが入力される集積回路の動作が不安定になってしまうことがある。なお、図７（Ａ）は電源電圧ＶＣＣを示し、その電源投入に対応して、同図（Ｄ）に示すように、出力信号ＲＳＴＢも”Ｈ”レベルに変化する。
【０００７】
これに対し、特開平８−６３２６４号公報記載の、図８に示すような従来のパワーオンリセット回路では、パワーオンリセット信号ＰＯＷＲＳＴＢがアサートしているときに、クロックＣＬＫの入力が停止しているような状況においても、確実にパワーオンリセットを検出することができる。すなわち、図８において、クロック信号ＣＬＫは、インバータ４１を介してｎ段縦続接続されたＤ型フリップフロップ（Ｄ−ＦＦ）４３１〜４３ｎの各クロック端子に共通に供給される。また、初段のＤ−ＦＦ４３１のＤ入力端子には常時”Ｈ”レベルが固定的に入力される。最終段のＤ−ＦＦ４３ｎのＱ出力信号は、ＡＮＤゲート４４に供給されて、外部パワーオンリセット信号ＰＯＷＲＳＴＢ信号と論理積をとられてリセット伸長回路４５に供給される。
【０００８】
この従来のパワーオンリセット回路では、電源投入により電源電圧ＶＣＣが図９（Ａ）に示すように”Ｈ”レベルに立ち上がった直後に、外部パワーオンリセット信号ＰＯＷＲＳＴＢが同図（Ｃ）に示すように”Ｈ”レベルに立ち上がり、インバータ４２を介してＤ−ＦＦ４３１〜４３ｎの各クリア端子に共通に供給されてこれらを初期化し、その後に図９（Ｂ）に示すようにクロック信号ＣＬＫが入力されたものとする。
【０００９】
すると、クロック信号ＣＬＫの立ち上がり入力毎に、初段のＤ−ＦＦ４３１のＤ入力端子に供給されている”Ｈ”レベルが順次に次段のＤ−ＦＦに転送されていくため、ｎ個のクロック信号ＣＬＫの立ち上がり入力時点（図９に示すように、最初のクロック信号ＣＬＫ入力時点からｎクロック周期Ｔｎの期間経過した時点）以降、最終段のＤ−ＦＦ４３ｎのＱ出力信号が”Ｈ”レベルになり、ＡＮＤゲート４４から”Ｈ”レベルの信号が出力されてリセット伸長回路４５に供給される。
【００１０】
リセット伸長回路４５はＡＮＤゲート４４から”Ｈ”レベルの信号が入力されている期間、インバータ４１を介して供給されるクロック信号ＣＬＫを計数し、予め定めた値計数した時点で（上記の期間Ｔｎ後、期間Ｔｒ経過した時点で）、図９（Ｄ）に示すように、”Ｈ”レベルの出力信号ＲＳＴＢを出力する。この従来のパワーオンリセット回路によれば、外部パワーオンリセット信号ＰＯＷＲＳＴＢが入力された後に、クロック信号ＣＬＫが入力されても、クロック信号ＣＬＫの最初の入力時点から上記の期間（Ｔｎ＋Ｔｒ）経過した時点で、所定レベルの出力信号ＲＳＴＢを出力することができる。
【００１１】
【発明が解決しようとする課題】
しかるに、上記の図８に示した従来のパワーオンリセット回路では、ｎ段縦続接続されたＤ−ＦＦ４３１〜４３ｎを用いて、外部パワーオンリセット信号ＰＯＷＲＳＴＢをｎクロック周期Ｔｎ遅延する構成とされているが、このｎクロック周期Ｔｎ遅延された外部パワーオンリセット信号ＰＯＷＲＳＴＢを、次段のリセット伸長回路４５が確実に検出しているかまでは確認していない。
【００１２】
このため、上記の図８に示した従来のパワーオンリセット回路では、Ｄ−ＦＦの個数ｎを増設することにより上記の遅延時間Ｔｎを伸ばすことはできても、後に続くリセット伸長回路４５の特性を判断して調整しなければならず、ノウハウに頼らざるを得ないという問題がある。
【００１３】
本発明は以上の点に鑑みなされたもので、無駄なフリップフロップを追加して調整することなく、リセット伸長回路が確実にパワーオンリセット信号を検出したことを確認した後に、パワーオンリセットを解除し得るパワーオンリセット回路を提供することを目的とする。
【００１４】
また、本発明の他の目的は、共通信号系に異常な信号を出力せず、架構成の装置として誤動作しない安定したシステムを提供し得るパワーオンリセット回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は上記の目的を達成するため、電源投入時に外部より入力されるパワーオンリセット信号がアサートされることにより初期化され、検出信号入力時のタイミングで第１の信号を出力する入力回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、外部クロック信号の最初の入力時のタイミングで第１の論理値となり、第１の信号が入力された時点以降、外部クロック信号を計数して所定の規定時間後に、第１の論理値と異なる第２の論理値となる第２の信号を出力するリセット伸長回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、リセット伸長回路から第１の論理値の第２の信号が入力されることにより、検出信号を生成して入力回路に供給する検出回路と、入力回路から第１の信号が出力され、かつ、リセット伸長回路から第２の論理値の第２の信号が出力されるときに、所定論理値のリセット信号を出力するゲート回路とを有する構成としたものである。
【００１６】
この発明では、電源投入時にアサートされる、外部入力パワーオンリセット信号がネゲートされており、かつ、外部クロック信号が入力されてからリセット伸長回路がパワーオンリセット信号を検出したことを確認した第２の信号を出力し、この第２の信号に基づいて検出回路が検出信号を出力して入力回路及びゲート回路を介して、所定論理値のリセット信号を出力するようにしたため、パワーオンリセット信号がアサート中に外部クロック信号の入力が停止していても、また、電源投入時の外部クロック信号の入力開始のタイミングや、リセット伸長回路がパワーオンリセット信号を検出するまでの時間を考慮せずに、例えばパッケージに搭載されている集積回路へパワーオンリセット信号を確実に出力することができる。
【００１７】
また、この発明では、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力することができる。
【００１８】
また、本発明は上記の目的を達成するため、電源投入時に外部より入力されるパワーオンリセット信号がアサートされたとき、又は第１の論理値の検出信号の入力時に初期化され、パワーオンリセット信号がネゲートされており、かつ、第２の論理値の検出信号入力時に外部クロック信号に同期して第１の信号を出力する入力回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、外部クロック信号の最初の入力時に予め定めた論理値となり、第１の信号が入力された時点以降、外部クロック信号を計数して所定の規定時間後に、上記予め定めた論理値とは異なる論理値となる第２の信号を出力するリセット伸長回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、リセット伸長回路から外部クロック信号に同期した予め定めた論理値の第２の信号が入力されることにより、第２の論理値の検出信号を生成して入力回路に供給する検出回路と、入力回路から第１の信号が出力され、かつ、リセット伸長回路から予め定めた論理値とは異なる論理値の第２の信号が出力されるときに、所定論理値のリセット信号を出力するゲート回路とを有する構成としたものである。
【００１９】
この発明では、電源投入時にアサートされる、外部入力パワーオンリセット信号がネゲートされており、かつ、外部クロック信号が入力されてからリセット伸長回路がパワーオンリセット信号を検出したことを確認した第４の論理値の第２の信号を出力し、この第２の信号に基づいて検出回路が検出信号を出力して、入力回路及びゲート回路を介して、所定論理値のリセット信号を出力するようにしたため、パワーオンリセット信号がアサート中に外部クロック信号の入力が停止していても、また、電源投入時の外部クロック信号の入力開始のタイミングや、リセット伸長回路がパワーオンリセット信号を検出するまでの時間を考慮せずに、例えばパッケージに搭載されている集積回路へパワーオンリセット信号を確実に出力することができる。
【００２０】
また、この発明では、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になるパワーオンリセット回路の第１の実施の形態の回路図を示す。同図において、パワーオンリセット回路１０は、外部電源監視装置の外部パワーオンリセット信号ＰＯＷＲＳＴＢ（Low-act）の有無を調べ検出すると、パワーオンリセット回路１０のリセット出力信号ＲＳＴＢ（Low-act）を規定時間伸長し、出力する機能を有しており、インバータ１１、１３及び１６と、Ｄ型フリップフロップ（Ｄ−ＦＦ）１２及び１５と、リセット伸長回路１４と、２入力ＡＮＤゲート１７とから構成されている。
【００２２】
インバータ１１は外部パワーオンリセット信号ＰＯＷＲＳＴＢを入力として受け、その論理値を反転した信号をＤ−ＦＦ１２及び１５と、リセット伸長回路１４の各非同期クリア端子Ｃに供給して、これらをクリアする。Ｄ−ＦＦ１２は、非同期クリア入力端子Ｃにインバータ１１の出力信号が、Ｄ入力端子には常に”Ｈ”レベルの信号が、クロック入力端子にはＤ−ＦＦ１５のＱ出力信号が、それぞれ供給され、Ｑ出力信号をＡＮＤゲート１７とインバータ１３に入力する。
【００２３】
Ｄ−ＦＦ１２は、電源投入時には外部パワーオンリセット信号ＰＯＷＲＳＴＢが”Ｌ”レベル、クロック信号ＣＬＫも”Ｌ”レベル一定であるため、Ｑ出力端子からは”Ｌ”レベルを出力する。Ｄ−ＦＦ１５のＱ出力信号が”Ｌ”レベルから”Ｈ”レベルに変化したとき、Ｄ−ＦＦ１２のＱ出力信号は”Ｈ”レベルとなる。
【００２４】
インバータ１３はＤ−ＦＦ１２のＱ出力信号を入力信号として受け、その論理値を反転した信号をリセット伸長回路１４の入力端子ＩＮに供給する。リセット伸長回路１４は、非同期クリア入力端子Ｃにインバータ１１の出力信号が、入力端子にインバータ１３の出力信号が、また、クロック入力端子には外部クロック信号ＣＬＫが、それぞれ入力され、出力信号がインバータ１６とＤ−ＦＦ１５のＤ入力端子に供給する。
【００２５】
リセット伸長回路１４は、入力端子ＩＮに”Ｈ”レベルが入力されているときは、クロック信号ＣＬＫの立ち上がりで”Ｈ”レベルを出力し、入力端子ＩＮの入力信号が”Ｈ”から”Ｌ”レベルへ変化した次のクロック信号ＣＬＫの立ち上がりから、リセット伸長回路１４内のカウンタ回路にセットされた規定時間経過すると、”Ｌ”レベルを出力端子ＯＵＴへ出力する。
【００２６】
インバータ１６はリセット伸長回路１４の出力信号を入力信号として受け、その論理値を反転した信号をＡＮＤゲート１７に供給する。Ｄ−ＦＦ１５は非同期クリア入力端子Ｃにインバータ１１の出力信号が、Ｄ入力端子にはリセット伸長回路１４の出力信号が、クロック入力端子には外部クロック信号ＣＬＫが、それぞれ供給され、Ｑ出力信号をＤ−ＦＦ１２のクロック入力端子に入力する。Ｄ−ＦＦ１５のＤ入力端子の入力信号が”Ｌ”から”Ｈ”レベルになった次のクロック信号ＣＬＫの立ち上がりで”Ｈ”レベルをＱ出力端子から出力し、このＱ出力信号の”Ｌ”から”Ｈ”レベルへの変化により、Ｄ−ＦＦ１２のＱ出力信号が”Ｌ”から”Ｈ”レベルへ変化する。
【００２７】
更に、このＤ−ＦＦ１２のＱ出力信号が”Ｌ”から”Ｈ”レベルへ変化した次のクロック信号ＣＬＫの立ち上がりで、リセット伸長回路１４内のカウンタ回路のカウントアップもしくはカウントダウンが開始される。ＡＮＤゲート１７は、Ｄ−ＦＦ１２のＱ出力信号とインバータ１６の出力信号がそれぞれ入力され、それらの論理積をとった信号を外部にリセット出力信号ＲＳＴＢとして出力する。
【００２８】
全体の信号の流れは、電源投入後の初めてのクロック信号ＣＬＫの立ち上がりで、リセット伸長回路１４の出力信号ＲＯＵＴが”Ｌ”から”Ｈ”レベルへと変化し、この変化がＤ−ＦＦ１５のＱ出力信号を”Ｌ”から”Ｈ”へ変化させる。このＤ−ＦＦ１５のＱ出力信号の”Ｌ”から”Ｈ”への変化を、Ｄ−ＦＦ１２はクロック信号ＣＬＫの立ち上がりとして検出し、そのＱ出力端子から”Ｈ”レベルを出力する。
【００２９】
Ｄ−ＦＦ１２のＱ出力端子から”Ｈ”レベルが出力されることで、リセット伸長回路１４内のカウンタ回路がカウントアップ又はカウントダウンを開始し、規定時間経過するとリセット伸長回路１４の出力端子ＯＵＴに”Ｌ”レベルを出力する。最後に、ＡＮＤゲート１７は、電源投入時から規定時間経過後まで”Ｌ”レベルのリセット出力信号ＲＳＴＢを出力する。
【００３０】
次に、リセット伸長回路１４の詳細な構成について説明する。図２はリセット伸長回路１４の一実施の形態の回路図を示す。同図に示すように、リセット伸長回路１４は、カウンタ回路１４１とＪ−Ｋフリップフロップ（Ｊ−ＫＦＦ）１４２とから構成されている。カウンタ回路１４１は、入力端子ＬＤが外部入力端子ＩＮに接続され、クロック入力端子にクロック信号ＣＬＫが入力され、非同期クリア端子Ｃに外部クリア信号がそれぞれ入力され、出力端子ＯＵＴがＪ−ＫＦＦ１４２のＫ端子に接続されている。
【００３１】
Ｊ−ＫＦＦ１４２は、Ｊ端子が外部入力端子ＩＮに接続され、非同期クリア端子Ｃに外部クリア信号が入力され、クロック入力端子にクロック信号ＣＬＫが入力され、Ｑ出力端子が外部出力端子ＯＵＴに接続されている。外部入力端子ＩＮの入力信号が”Ｈ”レベルであるとき、カウンタ回路１４１はカウンタのレジスタに規定値をセットし、出力端子ＯＵＴの出力信号として”Ｌ”レベルを保持し、一方、Ｊ−ＫＦＦ１４２はＪ端子が”Ｈ”で、Ｋ端子が”Ｌ”となるから、クロック信号ＣＬＫの立ち上がりでＱ出力端子に”Ｈ”レベルを出力する。
【００３２】
外部入力端子ＩＮの入力信号が”Ｌ”レベルになると、その時点以降、最初のクロック信号ＣＬＫの立ち上がりでカウンタ回路１４１はカウントアップ又はカウントダウンを開始し、規定時間に到達すると出力端子ＯＵＴに”Ｈ”レベルを出力する。この”Ｈ”レベル出力によりＪ−ＫＦＦ１４２はＪ端子が”Ｌ”で、Ｋ端子が”Ｈ”となるから、次のクロック信号ＣＬＫの立ち上がりでＱ出力端子に”Ｌ”レベルを出力する。リセット伸長回路１４の信号の流れは、クロック信号ＣＬＫの立ち上がりに同期し、外部入力端子ＩＮに”Ｈ”レベルの信号が入力されているとき、出力端子ＯＵＴに”Ｈ”レベルの信号を出力し、外部入力端子ＩＮに”Ｌ”レベルの信号が入力されてから規定時間経過後に、出力端子ＯＵＴに”Ｌ”レベルの信号を出力する。
【００３３】
次に、図１及び図２の実施の形態の動作について、図３のタイミングチャートを併せ参照して説明する。この実施の形態では、図３において、電源投入により、同図（Ａ）に示すように電源電圧ＶＣＣは上昇して所定の電圧値に達し、その電源投入時に、外部電源監視装置より外部パワーオンリセット信号ＰＯＷＲＳＴＢが同図（Ｃ）に示すようにアサートされ、その後の時刻Ｔ０（この時刻Ｔ０は外部電源監視装置の構成に依存）でネゲートされるが、その際に同図（Ｂ）に示すように外部入力クロック信号ＣＬＫが停止していた場合においても、リセット出力信号ＲＳＴＢを規定時間”Ｌ”レベルのまま出力する点に特徴がある。
【００３４】
すなわち、時刻Ｔ０において外部パワーオンリセット信号ＰＯＷＲＳＴＢが図３（Ｃ）に示すようにネゲートされるが、それまでの間外部クロック信号ＣＬＫは同図（Ｂ）に示すように入力されていない。外部パワーオンリセット信号ＰＯＷＲＳＴＢは、インバータ１１により極性反転されてＤ−ＦＦ１２及び１５とリセット伸長回路１４の非同期クリア端子Ｃに入力され、上記のアサート時にＤ−ＦＦ１２及び１５と、リセット伸長回路１４とをそれぞれ初期化し（クリアし）、Ｄ−ＦＦ１２及び１５の各Ｑ出力信号ＦＦ２ＯＵＴ及びＦＦ４ＯＵＴと、リセット伸長回路１４の出力端子ＯＵＴの出力信号ＲＯＵＴを、図３（Ｄ）、（Ｅ）、（Ｆ）に示すように”Ｌ”レベルとする。
【００３５】
Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが”Ｌ”レベルであることから、リセット出力信号ＲＳＴＢは、図３（Ｇ）に示すように”Ｌ”レベルである。また、リセット伸長回路１４の外部入力端子ＩＮの入力信号は、インバータ１３によりＱ出力信号ＦＦ２ＯＵＴを極性反転した信号であるので、”Ｈ”レベルである。上記の状態が継続し、その後、時刻Ｔ０において外部パワーオンリセット信号ＰＯＷＲＳＴＢが図３（Ｃ）に示すようにネゲートされるが、Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが”Ｌ”レベルであることから、リセット出力信号ＲＳＴＢは、図３（Ｇ）に示すように”Ｌ”レベルのままである。
【００３６】
その後、クロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ１で、リセット伸長回路１４の出力信号がＲＯＵＴが図３（Ｆ）に示すように”Ｈ”レベルとなっても、時刻Ｔ０から引き続きＱ出力信号ＦＦ２ＯＵＴは図３（Ｄ）に示すように”Ｌ”レベルを保持するため、出力リセット信号ＲＳＴＢは同図（Ｇ）に示すように”Ｌ”レベルを保持し続ける。
【００３７】
続いて、時刻Ｔ２のクロック信号ＣＬＫの立ち上がりで、Ｄ−ＦＦ１５のＱ出力信号ＦＦ４ＯＵＴが図３（Ｅ）に示すように”Ｈ”レベルとなるが、時刻Ｔ１と同様にＦＦ２ＯＵＴが”Ｌ”レベルであるので、ＡＮＤゲート１７から出力されるリセット出力信号ＲＳＴＢは図３（Ｇ）に示すように”Ｌ”レベルのままである。また、Ｑ出力信号ＦＦ４ＯＵＴが時刻Ｔ２で”Ｌ”レベルから”Ｈ”レベルに変化したため、Ｑ出力信号ＦＦ４ＯＵＴをクロック入力としているＤ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴは、図３（Ｄ）に示すように、この立ち上がりの直後に”Ｈ”レベルを出力する。
【００３８】
Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが時刻Ｔ２の直後で”Ｈ”レベルになるが、リセット伸長回路１４の出力信号ＲＯＵＴが”Ｈ”レベルを維持するため、インバータ１６を介して供給される一方の入力信号が”Ｌ”であることからＡＮＤゲート１７の出力リセット信号ＲＳＴＢは、図３（Ｇ）に示すように”Ｌ”レベルを維持する。
【００３９】
続いて、時刻Ｔ３でＤ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが”Ｈ”レベルになるため、リセット伸長回路１４の外部入力端子ＩＮの入力信号が”Ｌ”レベルになると、図２に示したリセット伸長回路１４内のカウンタ回路１４１が、クロック信号ＣＬＫのカウントアップ又はカウントダウンを開始する。その後の時刻Ｔ４で、カウンタ回路１４１のカウント値がカウンタ回路１４１に設定されている規定値に達すると（クロック信号ＣＬＫの１周期と規定カウント値との積である規定時間Ｔｄ経過すると）、その時刻Ｔ４においてカウンタ回路１４１がその出力端子ＯＵＴから”Ｈ”レベルのタイムアウト信号をＪ−ＫＦＦ１４２のＫ端子へ出力する。
【００４０】
よって、時刻Ｔ４の直後では、Ｊ−ＫＦＦ１４２のＫ端子が”Ｈ”レベル、Ｊ端子が”Ｌ”レベルとなるため、時刻Ｔ４後、クロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ５で、Ｊ−ＫＦＦ１４２のＱ出力信号ＲＯＵＴが図３（Ｆ）に示すように”Ｌ”レベルになる。この時刻Ｔ５では、ＡＮＤゲート１７の一方の入力信号ＦＦ２ＯＵＴは図３（Ｄ）に示すように”Ｈ”レベルであり、また、インバータ１６から供給される他方の入力信号（ＲＯＵＴの極性反転信号）は上記のように、”Ｈ”レベルとなるから、ＡＮＤゲート１７からは図３（Ｇ）に示すように、”Ｈ”レベルのリセット信号ＲＳＴＢが出力される。これにより、パワーオンリセット出力伸長が停止することになる。
【００４１】
このように、本実施の形態では、リセット伸長回路１４が外部パワーオンリセットＰＯＷＲＳＴＢを検出したことを確認して、Ｄ−ＦＦ１５のＱ出力信号ＦＦ４ＯＵＴを”Ｈ”レベルとしてから、Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴを”Ｈ”レベルにする仕組みのため、従来の技術のように、リセット伸長回路が外部パワーオンリセット信号ＰＯＷＲＳＴＢを検出するまでの時間を考慮してフリップフロップを追加するようなことをせずにパワーオンリセット回路を実現でき、他の従来の技術で見られたパワーオンリセット信号ＰＯＷＲＳＴＢを出力伸長中にＲＳＴＢ出力が一瞬”Ｈ”レベルになって、マザーボード上の共通信号系に異常信号を送信することはない。
【００４２】
また、本実施の形態では、架構成の装置において、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力することができるため、活栓挿抜時、マザーボードを介して共有している共通信号系に異常に信号を出力せず、装置として誤動作しない安定したシステムを構築できる。
【００４３】
また、電源投入時、外部電源監視装置より入力されるパワーオンリセット信号ＰＯＷＲＳＴＢがアサートされているときに、外部クロック信号ＣＬＫが存在していたときには、外部パワーオンリセット信号ＰＯＷＲＳＴＢを検出できることは勿論である。なお、リセット信号ＲＳＴＢがネゲートされてから、外部クロック信号ＣＬＫの入力開始までの時間に制限はない。
【００４４】
次に、本発明の第２の実施の形態について説明する。図４は本発明になるパワーオンリセット回路の第２の実施の形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図４において、パワーオンリセット回路２０は、リセット伸長回路１４の入力側にＤ−ＦＦ２１を設けると共に、出力側にはＡＮＤゲート１７及びＤ−ＦＦ２３を設け、更にＤ−ＦＦ２３のＱ出力信号を極性反転するインバータ２４と、外部パワーオンリセット信号ＰＯＷＲＳＴＢを極性反転するインバータ１１の各出力信号を２入力ＯＲゲート２２を介して、Ｄ−ＦＦ２１の非同期クリア端子Ｃに供給する構成である。
【００４５】
このパワーオンリセット回路２０は、Ｄ−ＦＦ２１のクロック端子には外部クロック信号ＣＬＫが入力され、Ｄ−ＦＦ２３のクロック端子にはリセット伸長回路１４の出力信号ＲＯＵＴが入力され、Ｄ−ＦＦ２３のＤ端子は常時”Ｈ”レベルが入力される。
【００４６】
この構成により、電源投入時、外部電源監視装置より外部パワーオンリセット信号ＰＯＷＲＳＴＢがアサートされ、その後ネゲートされるが、その際に外部入力クロック信号ＣＬＫが停止していた場合においても、リセット出力信号ＲＳＴＢを規定時間”Ｌ”レベルのまま出力する点は第１の実施の形態と同様である。
【００４７】
この実施の形態の動作について、図５のタイミングチャートと共に説明するに、時刻Ｔ１０（この時刻Ｔ１０は外部電源監視装置の構成に依存）において外部パワーオンリセット信号ＰＯＷＲＳＴＢが図５（Ｃ）に示すようにネゲートされるが、それまでの間外部クロック信号ＣＬＫは同図（Ｂ）に示すように入力されていない。なお、図５（Ａ）は電源電圧ＶＣＣを示す。
【００４８】
外部パワーオンリセット信号ＰＯＷＲＳＴＢは、電源投入時にアサートされてインバータ１１により極性反転されてＤ−ＦＦ２３とリセット伸長回路１４の各非同期クリア端子Ｃに入力されると共に、ＯＲゲート２２を介してＤ−ＦＦ２１の非同期クリア端子Ｃに入力され、Ｄ−ＦＦ２３とリセット伸長回路１４とＤ−ＦＦ２１をそれぞれ初期化し（クリアし）、Ｄ−ＦＦ２１及び２３の各Ｑ出力信号ＦＦ２ＯＵＴ’及びＦＦ４ＯＵＴ’と、リセット伸長回路１４の出力端子ＯＵＴの出力信号ＲＯＵＴを、図５（Ｄ）、（Ｅ）、（Ｆ）に示すように”Ｌ”レベルとする。
【００４９】
Ｄ−ＦＦ２１のＱ出力信号ＦＦ２ＯＵＴ’が”Ｌ”レベルであることから、リセット出力信号ＲＳＴＢは、図５（Ｇ）に示すように”Ｌ”レベルである。また、リセット伸長回路１４の外部入力端子ＩＮの入力信号は、インバータ１３によりＱ出力信号ＦＦ２ＯＵＴ’を極性反転した信号であるので、”Ｈ”レベルである。
【００５０】
上記の状態が継続し、時刻Ｔ１０で外部パワーオンリセット信号ＰＯＷＲＳＴＢがネゲートとされ、更にその後のクロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ１１で、リセット伸長回路１４の出力信号ＲＯＵＴが図５（Ｆ）に示すように”Ｈ”レベルとなり、ＡＮＤゲート１７にはインバータ１６を介して”Ｌ”レベルが入力されるので、出力リセット信号ＲＳＴＢは同図（Ｇ）に示すように”Ｌ”レベルを保持し続ける。
【００５１】
また、リセット伸長回路１４の出力信号ＲＯＵＴが時刻Ｔ１１で”Ｈ”レベルとなるが、回路遅延によりこの時点ではＤ−ＦＦ２３のＱ出力信号ＦＦ４ＯＵＴ’は”Ｌ”の状態にあり、よってインバータ２４及びＯＲゲート２２を介して非同期クリア端子Ｃに”Ｈ”レベルが供給されるＤ−ＦＦ２１はクリア状態にある。時刻Ｔ１１の直後にＤ−ＦＦ２３のＱ出力信号ＦＦ４ＯＵＴ’が図５（Ｅ）に示すように”Ｈ”レベルとなり、Ｄ−ＦＦ２１のクリア状態が解除される。このため、次のクロック信号ＣＬＫの立ち上がりの時刻Ｔ１２でＤ−ＦＦ２１のＱ出力信号ＦＦ２ＯＵＴ’が”Ｈ”レベルになる。
【００５２】
これにより、リセット伸長回路１４の外部入力端子ＩＮの入力信号が”Ｌ”レベルになり、更に次のクロック信号ＣＬＫの立ち上がり時刻Ｔ１３で図２に示したリセット伸長回路１４内のカウンタ回路１４１が、クロック信号ＣＬＫのカウントアップ又はカウントダウンを開始する。その後の規定時間Ｔｄ経過した時刻Ｔ１４で、カウンタ回路１４１がその出力端子ＯＵＴから”Ｈ”レベルのタイムアウト信号を出力し、時刻Ｔ１４後、クロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ１５で、Ｊ−ＫＦＦ１４２のＱ出力信号ＲＯＵＴが図５（Ｆ）に示すように”Ｌ”レベルになる。
【００５３】
この時刻Ｔ１５では、ＡＮＤゲート１７の一方の入力信号ＦＦ２ＯＵＴ’は図５（Ｄ）に示すように”Ｈ”レベルであり、また、インバータ１６から供給される他方の入力信号（ＲＯＵＴの極性反転信号）は上記のように、”Ｈ”レベルとなるから、ＡＮＤゲート１７からは図５（Ｇ）に示すように、”Ｈ”レベルのリセット信号ＲＳＴＢが出力される。これにより、パワーオンリセット出力伸長が停止することになる。このようにして、本実施の形態も第１の実施の形態と同様の効果が得られる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、パワーオンリセット信号がアサート中に外部クロック信号の入力が停止していても、また、電源投入時の外部クロック信号の入力開始のタイミングや、リセット伸長回路がパワーオンリセット信号を検出するまでの時間を考慮せずに、例えばパッケージに搭載されている集積回路へパワーオンリセット信号を確実に出力できるため、リセット伸長回路が確実にパワーオンリセット信号を検出したことを確認した後でパワーオンリセットを解除することができ、従来のようなパワーオンリセット検出回路に無駄なフリップフロップを追加して調整することを不要にできる。
【００５５】
また、本発明によれば、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力するようにしたため、架構成の装置において、活栓挿抜時、電源投入から一定時間リセット信号を出力することで、マザーボードを介して共有している共通信号系に異常な信号を出力せず、装置として誤動作しない安定したシステムを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路図である。
【図２】図１中のリセット伸長回路の一実施の形態の回路図である。
【図３】図１及び図２の動作説明用タイミングチャートである。
【図４】本発明の第２の実施の形態の回路図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】従来の一例のブロック図である。
【図７】図６の課題説明用タイミングチャートである。
【図８】従来の他の例の回路図である。
【図９】図９の動作説明用タイミングチャートである。
【符号の説明】
１０、２０ パワーオンリセット回路
１１、１３、１６、２４ インバータ
１２、１５、２１、２３ Ｄ型フリップフロップ（Ｄ−ＦＦ）
１４ リセット伸長回路
１７ ２入力ＡＮＤゲート
２２ ２入力ＯＲゲート
１４１ カウンタ回路
１４２ Ｊ-Ｋフリップフロップ（Ｊ-ＫＦＦ）
ＰＯＷＲＳＴＢ 外部パワーオンリセット信号
ＣＬＫ 外部クロック信号
ＲＳＴＢ 出力リセット信号
【発明の属する技術分野】
本発明はパワーオンリセット回路に係り、特に装置の電源投入時にパワーオンリセット信号を生成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
パワーオンリセット回路は、装置の電源投入時に回路を初期化する目的や、架構成をとるディジタル通信装置においては、活栓挿抜時の各パッケージ電源投入時の電源及びクロック系の不安定動作により、装置内のマザーボードを介して複数のパッケージで共有している信号系へ異常な信号を送信してしまうことを防ぐためリセット信号を伸長する目的で設けられる。また、リセット伸長回路は、集積回路の動作安定のために電源投入からリセット解除までの時間をある一定時間に伸長する目的でも用いられる。
【０００３】
また、回路構成によりそれぞれの回路の電源投入時の動作は異なり、その状況に合わせてパワーオンリセット回路を調整する必要性が無く、更に活栓挿抜時にはそれぞれの回路への電源投入やクロック出力開始及び安定までの時間など毎回異なったものになり、このような状況の下確実にパワーオンリセットで回路を初期化できるようなパワーオンリセット回路が望まれる。
【０００４】
そこで、従来は図６に示すようなパワーオンリセット伸長回路が同期回路になっている。同図において、リセット伸長回路３１は、外部パワーオンリセット信号ＰＯＷＲＳＴＢがインバータ３２を介して供給され、その入力信号の論理値が”Ｈ”であるときに、クロック端子にクロック信号ＣＬＫが入力されると、規定時間伸長して論理値”Ｌ”の信号ＲＳＴＢをインバータ３３より出力する。
【０００５】
しかし、電源投入のタイミングによっては、図７（Ｃ）に示すように、外部パワーオンリセット信号ＰＯＷＲＳＴＢがインバータ３２を介してリセット伸長回路３１に供給され、その入力信号の論理値が”Ｌ”（ＰＯＷＲＳＴＢ信号は”Ｈ”）に変化してから、同図（Ｂ）に示すようにクロック端子にクロック信号ＣＬＫが入力されると、出力信号ＲＳＴＢは同図（Ｄ）に示すように”Ｈ”のままで変化しない。
【０００６】
つまり、リセット伸長回路３１は、パワーオンリセット信号がアサートしているときにクロック信号ＣＬＫの入力が停止しているような状況においては、パワーオンリセット信号ＰＯＷＲＳＴＢの入力を検出できず、リセット信号を伸長できない。この場合は、複数のパッケージで共有している信号系への異常信号送信や、出力信号ＲＳＴＢが入力される集積回路の動作が不安定になってしまうことがある。なお、図７（Ａ）は電源電圧ＶＣＣを示し、その電源投入に対応して、同図（Ｄ）に示すように、出力信号ＲＳＴＢも”Ｈ”レベルに変化する。
【０００７】
これに対し、特開平８−６３２６４号公報記載の、図８に示すような従来のパワーオンリセット回路では、パワーオンリセット信号ＰＯＷＲＳＴＢがアサートしているときに、クロックＣＬＫの入力が停止しているような状況においても、確実にパワーオンリセットを検出することができる。すなわち、図８において、クロック信号ＣＬＫは、インバータ４１を介してｎ段縦続接続されたＤ型フリップフロップ（Ｄ−ＦＦ）４３１〜４３ｎの各クロック端子に共通に供給される。また、初段のＤ−ＦＦ４３１のＤ入力端子には常時”Ｈ”レベルが固定的に入力される。最終段のＤ−ＦＦ４３ｎのＱ出力信号は、ＡＮＤゲート４４に供給されて、外部パワーオンリセット信号ＰＯＷＲＳＴＢ信号と論理積をとられてリセット伸長回路４５に供給される。
【０００８】
この従来のパワーオンリセット回路では、電源投入により電源電圧ＶＣＣが図９（Ａ）に示すように”Ｈ”レベルに立ち上がった直後に、外部パワーオンリセット信号ＰＯＷＲＳＴＢが同図（Ｃ）に示すように”Ｈ”レベルに立ち上がり、インバータ４２を介してＤ−ＦＦ４３１〜４３ｎの各クリア端子に共通に供給されてこれらを初期化し、その後に図９（Ｂ）に示すようにクロック信号ＣＬＫが入力されたものとする。
【０００９】
すると、クロック信号ＣＬＫの立ち上がり入力毎に、初段のＤ−ＦＦ４３１のＤ入力端子に供給されている”Ｈ”レベルが順次に次段のＤ−ＦＦに転送されていくため、ｎ個のクロック信号ＣＬＫの立ち上がり入力時点（図９に示すように、最初のクロック信号ＣＬＫ入力時点からｎクロック周期Ｔｎの期間経過した時点）以降、最終段のＤ−ＦＦ４３ｎのＱ出力信号が”Ｈ”レベルになり、ＡＮＤゲート４４から”Ｈ”レベルの信号が出力されてリセット伸長回路４５に供給される。
【００１０】
リセット伸長回路４５はＡＮＤゲート４４から”Ｈ”レベルの信号が入力されている期間、インバータ４１を介して供給されるクロック信号ＣＬＫを計数し、予め定めた値計数した時点で（上記の期間Ｔｎ後、期間Ｔｒ経過した時点で）、図９（Ｄ）に示すように、”Ｈ”レベルの出力信号ＲＳＴＢを出力する。この従来のパワーオンリセット回路によれば、外部パワーオンリセット信号ＰＯＷＲＳＴＢが入力された後に、クロック信号ＣＬＫが入力されても、クロック信号ＣＬＫの最初の入力時点から上記の期間（Ｔｎ＋Ｔｒ）経過した時点で、所定レベルの出力信号ＲＳＴＢを出力することができる。
【００１１】
【発明が解決しようとする課題】
しかるに、上記の図８に示した従来のパワーオンリセット回路では、ｎ段縦続接続されたＤ−ＦＦ４３１〜４３ｎを用いて、外部パワーオンリセット信号ＰＯＷＲＳＴＢをｎクロック周期Ｔｎ遅延する構成とされているが、このｎクロック周期Ｔｎ遅延された外部パワーオンリセット信号ＰＯＷＲＳＴＢを、次段のリセット伸長回路４５が確実に検出しているかまでは確認していない。
【００１２】
このため、上記の図８に示した従来のパワーオンリセット回路では、Ｄ−ＦＦの個数ｎを増設することにより上記の遅延時間Ｔｎを伸ばすことはできても、後に続くリセット伸長回路４５の特性を判断して調整しなければならず、ノウハウに頼らざるを得ないという問題がある。
【００１３】
本発明は以上の点に鑑みなされたもので、無駄なフリップフロップを追加して調整することなく、リセット伸長回路が確実にパワーオンリセット信号を検出したことを確認した後に、パワーオンリセットを解除し得るパワーオンリセット回路を提供することを目的とする。
【００１４】
また、本発明の他の目的は、共通信号系に異常な信号を出力せず、架構成の装置として誤動作しない安定したシステムを提供し得るパワーオンリセット回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は上記の目的を達成するため、電源投入時に外部より入力されるパワーオンリセット信号がアサートされることにより初期化され、検出信号入力時のタイミングで第１の信号を出力する入力回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、外部クロック信号の最初の入力時のタイミングで第１の論理値となり、第１の信号が入力された時点以降、外部クロック信号を計数して所定の規定時間後に、第１の論理値と異なる第２の論理値となる第２の信号を出力するリセット伸長回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、リセット伸長回路から第１の論理値の第２の信号が入力されることにより、検出信号を生成して入力回路に供給する検出回路と、入力回路から第１の信号が出力され、かつ、リセット伸長回路から第２の論理値の第２の信号が出力されるときに、所定論理値のリセット信号を出力するゲート回路とを有する構成としたものである。
【００１６】
この発明では、電源投入時にアサートされる、外部入力パワーオンリセット信号がネゲートされており、かつ、外部クロック信号が入力されてからリセット伸長回路がパワーオンリセット信号を検出したことを確認した第２の信号を出力し、この第２の信号に基づいて検出回路が検出信号を出力して入力回路及びゲート回路を介して、所定論理値のリセット信号を出力するようにしたため、パワーオンリセット信号がアサート中に外部クロック信号の入力が停止していても、また、電源投入時の外部クロック信号の入力開始のタイミングや、リセット伸長回路がパワーオンリセット信号を検出するまでの時間を考慮せずに、例えばパッケージに搭載されている集積回路へパワーオンリセット信号を確実に出力することができる。
【００１７】
また、この発明では、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力することができる。
【００１８】
また、本発明は上記の目的を達成するため、電源投入時に外部より入力されるパワーオンリセット信号がアサートされたとき、又は第１の論理値の検出信号の入力時に初期化され、パワーオンリセット信号がネゲートされており、かつ、第２の論理値の検出信号入力時に外部クロック信号に同期して第１の信号を出力する入力回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、外部クロック信号の最初の入力時に予め定めた論理値となり、第１の信号が入力された時点以降、外部クロック信号を計数して所定の規定時間後に、上記予め定めた論理値とは異なる論理値となる第２の信号を出力するリセット伸長回路と、パワーオンリセット信号がアサートされることにより初期化され、パワーオンリセット信号がネゲートされた後、リセット伸長回路から外部クロック信号に同期した予め定めた論理値の第２の信号が入力されることにより、第２の論理値の検出信号を生成して入力回路に供給する検出回路と、入力回路から第１の信号が出力され、かつ、リセット伸長回路から予め定めた論理値とは異なる論理値の第２の信号が出力されるときに、所定論理値のリセット信号を出力するゲート回路とを有する構成としたものである。
【００１９】
この発明では、電源投入時にアサートされる、外部入力パワーオンリセット信号がネゲートされており、かつ、外部クロック信号が入力されてからリセット伸長回路がパワーオンリセット信号を検出したことを確認した第４の論理値の第２の信号を出力し、この第２の信号に基づいて検出回路が検出信号を出力して、入力回路及びゲート回路を介して、所定論理値のリセット信号を出力するようにしたため、パワーオンリセット信号がアサート中に外部クロック信号の入力が停止していても、また、電源投入時の外部クロック信号の入力開始のタイミングや、リセット伸長回路がパワーオンリセット信号を検出するまでの時間を考慮せずに、例えばパッケージに搭載されている集積回路へパワーオンリセット信号を確実に出力することができる。
【００２０】
また、この発明では、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になるパワーオンリセット回路の第１の実施の形態の回路図を示す。同図において、パワーオンリセット回路１０は、外部電源監視装置の外部パワーオンリセット信号ＰＯＷＲＳＴＢ（Low-act）の有無を調べ検出すると、パワーオンリセット回路１０のリセット出力信号ＲＳＴＢ（Low-act）を規定時間伸長し、出力する機能を有しており、インバータ１１、１３及び１６と、Ｄ型フリップフロップ（Ｄ−ＦＦ）１２及び１５と、リセット伸長回路１４と、２入力ＡＮＤゲート１７とから構成されている。
【００２２】
インバータ１１は外部パワーオンリセット信号ＰＯＷＲＳＴＢを入力として受け、その論理値を反転した信号をＤ−ＦＦ１２及び１５と、リセット伸長回路１４の各非同期クリア端子Ｃに供給して、これらをクリアする。Ｄ−ＦＦ１２は、非同期クリア入力端子Ｃにインバータ１１の出力信号が、Ｄ入力端子には常に”Ｈ”レベルの信号が、クロック入力端子にはＤ−ＦＦ１５のＱ出力信号が、それぞれ供給され、Ｑ出力信号をＡＮＤゲート１７とインバータ１３に入力する。
【００２３】
Ｄ−ＦＦ１２は、電源投入時には外部パワーオンリセット信号ＰＯＷＲＳＴＢが”Ｌ”レベル、クロック信号ＣＬＫも”Ｌ”レベル一定であるため、Ｑ出力端子からは”Ｌ”レベルを出力する。Ｄ−ＦＦ１５のＱ出力信号が”Ｌ”レベルから”Ｈ”レベルに変化したとき、Ｄ−ＦＦ１２のＱ出力信号は”Ｈ”レベルとなる。
【００２４】
インバータ１３はＤ−ＦＦ１２のＱ出力信号を入力信号として受け、その論理値を反転した信号をリセット伸長回路１４の入力端子ＩＮに供給する。リセット伸長回路１４は、非同期クリア入力端子Ｃにインバータ１１の出力信号が、入力端子にインバータ１３の出力信号が、また、クロック入力端子には外部クロック信号ＣＬＫが、それぞれ入力され、出力信号がインバータ１６とＤ−ＦＦ１５のＤ入力端子に供給する。
【００２５】
リセット伸長回路１４は、入力端子ＩＮに”Ｈ”レベルが入力されているときは、クロック信号ＣＬＫの立ち上がりで”Ｈ”レベルを出力し、入力端子ＩＮの入力信号が”Ｈ”から”Ｌ”レベルへ変化した次のクロック信号ＣＬＫの立ち上がりから、リセット伸長回路１４内のカウンタ回路にセットされた規定時間経過すると、”Ｌ”レベルを出力端子ＯＵＴへ出力する。
【００２６】
インバータ１６はリセット伸長回路１４の出力信号を入力信号として受け、その論理値を反転した信号をＡＮＤゲート１７に供給する。Ｄ−ＦＦ１５は非同期クリア入力端子Ｃにインバータ１１の出力信号が、Ｄ入力端子にはリセット伸長回路１４の出力信号が、クロック入力端子には外部クロック信号ＣＬＫが、それぞれ供給され、Ｑ出力信号をＤ−ＦＦ１２のクロック入力端子に入力する。Ｄ−ＦＦ１５のＤ入力端子の入力信号が”Ｌ”から”Ｈ”レベルになった次のクロック信号ＣＬＫの立ち上がりで”Ｈ”レベルをＱ出力端子から出力し、このＱ出力信号の”Ｌ”から”Ｈ”レベルへの変化により、Ｄ−ＦＦ１２のＱ出力信号が”Ｌ”から”Ｈ”レベルへ変化する。
【００２７】
更に、このＤ−ＦＦ１２のＱ出力信号が”Ｌ”から”Ｈ”レベルへ変化した次のクロック信号ＣＬＫの立ち上がりで、リセット伸長回路１４内のカウンタ回路のカウントアップもしくはカウントダウンが開始される。ＡＮＤゲート１７は、Ｄ−ＦＦ１２のＱ出力信号とインバータ１６の出力信号がそれぞれ入力され、それらの論理積をとった信号を外部にリセット出力信号ＲＳＴＢとして出力する。
【００２８】
全体の信号の流れは、電源投入後の初めてのクロック信号ＣＬＫの立ち上がりで、リセット伸長回路１４の出力信号ＲＯＵＴが”Ｌ”から”Ｈ”レベルへと変化し、この変化がＤ−ＦＦ１５のＱ出力信号を”Ｌ”から”Ｈ”へ変化させる。このＤ−ＦＦ１５のＱ出力信号の”Ｌ”から”Ｈ”への変化を、Ｄ−ＦＦ１２はクロック信号ＣＬＫの立ち上がりとして検出し、そのＱ出力端子から”Ｈ”レベルを出力する。
【００２９】
Ｄ−ＦＦ１２のＱ出力端子から”Ｈ”レベルが出力されることで、リセット伸長回路１４内のカウンタ回路がカウントアップ又はカウントダウンを開始し、規定時間経過するとリセット伸長回路１４の出力端子ＯＵＴに”Ｌ”レベルを出力する。最後に、ＡＮＤゲート１７は、電源投入時から規定時間経過後まで”Ｌ”レベルのリセット出力信号ＲＳＴＢを出力する。
【００３０】
次に、リセット伸長回路１４の詳細な構成について説明する。図２はリセット伸長回路１４の一実施の形態の回路図を示す。同図に示すように、リセット伸長回路１４は、カウンタ回路１４１とＪ−Ｋフリップフロップ（Ｊ−ＫＦＦ）１４２とから構成されている。カウンタ回路１４１は、入力端子ＬＤが外部入力端子ＩＮに接続され、クロック入力端子にクロック信号ＣＬＫが入力され、非同期クリア端子Ｃに外部クリア信号がそれぞれ入力され、出力端子ＯＵＴがＪ−ＫＦＦ１４２のＫ端子に接続されている。
【００３１】
Ｊ−ＫＦＦ１４２は、Ｊ端子が外部入力端子ＩＮに接続され、非同期クリア端子Ｃに外部クリア信号が入力され、クロック入力端子にクロック信号ＣＬＫが入力され、Ｑ出力端子が外部出力端子ＯＵＴに接続されている。外部入力端子ＩＮの入力信号が”Ｈ”レベルであるとき、カウンタ回路１４１はカウンタのレジスタに規定値をセットし、出力端子ＯＵＴの出力信号として”Ｌ”レベルを保持し、一方、Ｊ−ＫＦＦ１４２はＪ端子が”Ｈ”で、Ｋ端子が”Ｌ”となるから、クロック信号ＣＬＫの立ち上がりでＱ出力端子に”Ｈ”レベルを出力する。
【００３２】
外部入力端子ＩＮの入力信号が”Ｌ”レベルになると、その時点以降、最初のクロック信号ＣＬＫの立ち上がりでカウンタ回路１４１はカウントアップ又はカウントダウンを開始し、規定時間に到達すると出力端子ＯＵＴに”Ｈ”レベルを出力する。この”Ｈ”レベル出力によりＪ−ＫＦＦ１４２はＪ端子が”Ｌ”で、Ｋ端子が”Ｈ”となるから、次のクロック信号ＣＬＫの立ち上がりでＱ出力端子に”Ｌ”レベルを出力する。リセット伸長回路１４の信号の流れは、クロック信号ＣＬＫの立ち上がりに同期し、外部入力端子ＩＮに”Ｈ”レベルの信号が入力されているとき、出力端子ＯＵＴに”Ｈ”レベルの信号を出力し、外部入力端子ＩＮに”Ｌ”レベルの信号が入力されてから規定時間経過後に、出力端子ＯＵＴに”Ｌ”レベルの信号を出力する。
【００３３】
次に、図１及び図２の実施の形態の動作について、図３のタイミングチャートを併せ参照して説明する。この実施の形態では、図３において、電源投入により、同図（Ａ）に示すように電源電圧ＶＣＣは上昇して所定の電圧値に達し、その電源投入時に、外部電源監視装置より外部パワーオンリセット信号ＰＯＷＲＳＴＢが同図（Ｃ）に示すようにアサートされ、その後の時刻Ｔ０（この時刻Ｔ０は外部電源監視装置の構成に依存）でネゲートされるが、その際に同図（Ｂ）に示すように外部入力クロック信号ＣＬＫが停止していた場合においても、リセット出力信号ＲＳＴＢを規定時間”Ｌ”レベルのまま出力する点に特徴がある。
【００３４】
すなわち、時刻Ｔ０において外部パワーオンリセット信号ＰＯＷＲＳＴＢが図３（Ｃ）に示すようにネゲートされるが、それまでの間外部クロック信号ＣＬＫは同図（Ｂ）に示すように入力されていない。外部パワーオンリセット信号ＰＯＷＲＳＴＢは、インバータ１１により極性反転されてＤ−ＦＦ１２及び１５とリセット伸長回路１４の非同期クリア端子Ｃに入力され、上記のアサート時にＤ−ＦＦ１２及び１５と、リセット伸長回路１４とをそれぞれ初期化し（クリアし）、Ｄ−ＦＦ１２及び１５の各Ｑ出力信号ＦＦ２ＯＵＴ及びＦＦ４ＯＵＴと、リセット伸長回路１４の出力端子ＯＵＴの出力信号ＲＯＵＴを、図３（Ｄ）、（Ｅ）、（Ｆ）に示すように”Ｌ”レベルとする。
【００３５】
Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが”Ｌ”レベルであることから、リセット出力信号ＲＳＴＢは、図３（Ｇ）に示すように”Ｌ”レベルである。また、リセット伸長回路１４の外部入力端子ＩＮの入力信号は、インバータ１３によりＱ出力信号ＦＦ２ＯＵＴを極性反転した信号であるので、”Ｈ”レベルである。上記の状態が継続し、その後、時刻Ｔ０において外部パワーオンリセット信号ＰＯＷＲＳＴＢが図３（Ｃ）に示すようにネゲートされるが、Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが”Ｌ”レベルであることから、リセット出力信号ＲＳＴＢは、図３（Ｇ）に示すように”Ｌ”レベルのままである。
【００３６】
その後、クロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ１で、リセット伸長回路１４の出力信号がＲＯＵＴが図３（Ｆ）に示すように”Ｈ”レベルとなっても、時刻Ｔ０から引き続きＱ出力信号ＦＦ２ＯＵＴは図３（Ｄ）に示すように”Ｌ”レベルを保持するため、出力リセット信号ＲＳＴＢは同図（Ｇ）に示すように”Ｌ”レベルを保持し続ける。
【００３７】
続いて、時刻Ｔ２のクロック信号ＣＬＫの立ち上がりで、Ｄ−ＦＦ１５のＱ出力信号ＦＦ４ＯＵＴが図３（Ｅ）に示すように”Ｈ”レベルとなるが、時刻Ｔ１と同様にＦＦ２ＯＵＴが”Ｌ”レベルであるので、ＡＮＤゲート１７から出力されるリセット出力信号ＲＳＴＢは図３（Ｇ）に示すように”Ｌ”レベルのままである。また、Ｑ出力信号ＦＦ４ＯＵＴが時刻Ｔ２で”Ｌ”レベルから”Ｈ”レベルに変化したため、Ｑ出力信号ＦＦ４ＯＵＴをクロック入力としているＤ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴは、図３（Ｄ）に示すように、この立ち上がりの直後に”Ｈ”レベルを出力する。
【００３８】
Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが時刻Ｔ２の直後で”Ｈ”レベルになるが、リセット伸長回路１４の出力信号ＲＯＵＴが”Ｈ”レベルを維持するため、インバータ１６を介して供給される一方の入力信号が”Ｌ”であることからＡＮＤゲート１７の出力リセット信号ＲＳＴＢは、図３（Ｇ）に示すように”Ｌ”レベルを維持する。
【００３９】
続いて、時刻Ｔ３でＤ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴが”Ｈ”レベルになるため、リセット伸長回路１４の外部入力端子ＩＮの入力信号が”Ｌ”レベルになると、図２に示したリセット伸長回路１４内のカウンタ回路１４１が、クロック信号ＣＬＫのカウントアップ又はカウントダウンを開始する。その後の時刻Ｔ４で、カウンタ回路１４１のカウント値がカウンタ回路１４１に設定されている規定値に達すると（クロック信号ＣＬＫの１周期と規定カウント値との積である規定時間Ｔｄ経過すると）、その時刻Ｔ４においてカウンタ回路１４１がその出力端子ＯＵＴから”Ｈ”レベルのタイムアウト信号をＪ−ＫＦＦ１４２のＫ端子へ出力する。
【００４０】
よって、時刻Ｔ４の直後では、Ｊ−ＫＦＦ１４２のＫ端子が”Ｈ”レベル、Ｊ端子が”Ｌ”レベルとなるため、時刻Ｔ４後、クロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ５で、Ｊ−ＫＦＦ１４２のＱ出力信号ＲＯＵＴが図３（Ｆ）に示すように”Ｌ”レベルになる。この時刻Ｔ５では、ＡＮＤゲート１７の一方の入力信号ＦＦ２ＯＵＴは図３（Ｄ）に示すように”Ｈ”レベルであり、また、インバータ１６から供給される他方の入力信号（ＲＯＵＴの極性反転信号）は上記のように、”Ｈ”レベルとなるから、ＡＮＤゲート１７からは図３（Ｇ）に示すように、”Ｈ”レベルのリセット信号ＲＳＴＢが出力される。これにより、パワーオンリセット出力伸長が停止することになる。
【００４１】
このように、本実施の形態では、リセット伸長回路１４が外部パワーオンリセットＰＯＷＲＳＴＢを検出したことを確認して、Ｄ−ＦＦ１５のＱ出力信号ＦＦ４ＯＵＴを”Ｈ”レベルとしてから、Ｄ−ＦＦ１２のＱ出力信号ＦＦ２ＯＵＴを”Ｈ”レベルにする仕組みのため、従来の技術のように、リセット伸長回路が外部パワーオンリセット信号ＰＯＷＲＳＴＢを検出するまでの時間を考慮してフリップフロップを追加するようなことをせずにパワーオンリセット回路を実現でき、他の従来の技術で見られたパワーオンリセット信号ＰＯＷＲＳＴＢを出力伸長中にＲＳＴＢ出力が一瞬”Ｈ”レベルになって、マザーボード上の共通信号系に異常信号を送信することはない。
【００４２】
また、本実施の形態では、架構成の装置において、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力することができるため、活栓挿抜時、マザーボードを介して共有している共通信号系に異常に信号を出力せず、装置として誤動作しない安定したシステムを構築できる。
【００４３】
また、電源投入時、外部電源監視装置より入力されるパワーオンリセット信号ＰＯＷＲＳＴＢがアサートされているときに、外部クロック信号ＣＬＫが存在していたときには、外部パワーオンリセット信号ＰＯＷＲＳＴＢを検出できることは勿論である。なお、リセット信号ＲＳＴＢがネゲートされてから、外部クロック信号ＣＬＫの入力開始までの時間に制限はない。
【００４４】
次に、本発明の第２の実施の形態について説明する。図４は本発明になるパワーオンリセット回路の第２の実施の形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図４において、パワーオンリセット回路２０は、リセット伸長回路１４の入力側にＤ−ＦＦ２１を設けると共に、出力側にはＡＮＤゲート１７及びＤ−ＦＦ２３を設け、更にＤ−ＦＦ２３のＱ出力信号を極性反転するインバータ２４と、外部パワーオンリセット信号ＰＯＷＲＳＴＢを極性反転するインバータ１１の各出力信号を２入力ＯＲゲート２２を介して、Ｄ−ＦＦ２１の非同期クリア端子Ｃに供給する構成である。
【００４５】
このパワーオンリセット回路２０は、Ｄ−ＦＦ２１のクロック端子には外部クロック信号ＣＬＫが入力され、Ｄ−ＦＦ２３のクロック端子にはリセット伸長回路１４の出力信号ＲＯＵＴが入力され、Ｄ−ＦＦ２３のＤ端子は常時”Ｈ”レベルが入力される。
【００４６】
この構成により、電源投入時、外部電源監視装置より外部パワーオンリセット信号ＰＯＷＲＳＴＢがアサートされ、その後ネゲートされるが、その際に外部入力クロック信号ＣＬＫが停止していた場合においても、リセット出力信号ＲＳＴＢを規定時間”Ｌ”レベルのまま出力する点は第１の実施の形態と同様である。
【００４７】
この実施の形態の動作について、図５のタイミングチャートと共に説明するに、時刻Ｔ１０（この時刻Ｔ１０は外部電源監視装置の構成に依存）において外部パワーオンリセット信号ＰＯＷＲＳＴＢが図５（Ｃ）に示すようにネゲートされるが、それまでの間外部クロック信号ＣＬＫは同図（Ｂ）に示すように入力されていない。なお、図５（Ａ）は電源電圧ＶＣＣを示す。
【００４８】
外部パワーオンリセット信号ＰＯＷＲＳＴＢは、電源投入時にアサートされてインバータ１１により極性反転されてＤ−ＦＦ２３とリセット伸長回路１４の各非同期クリア端子Ｃに入力されると共に、ＯＲゲート２２を介してＤ−ＦＦ２１の非同期クリア端子Ｃに入力され、Ｄ−ＦＦ２３とリセット伸長回路１４とＤ−ＦＦ２１をそれぞれ初期化し（クリアし）、Ｄ−ＦＦ２１及び２３の各Ｑ出力信号ＦＦ２ＯＵＴ’及びＦＦ４ＯＵＴ’と、リセット伸長回路１４の出力端子ＯＵＴの出力信号ＲＯＵＴを、図５（Ｄ）、（Ｅ）、（Ｆ）に示すように”Ｌ”レベルとする。
【００４９】
Ｄ−ＦＦ２１のＱ出力信号ＦＦ２ＯＵＴ’が”Ｌ”レベルであることから、リセット出力信号ＲＳＴＢは、図５（Ｇ）に示すように”Ｌ”レベルである。また、リセット伸長回路１４の外部入力端子ＩＮの入力信号は、インバータ１３によりＱ出力信号ＦＦ２ＯＵＴ’を極性反転した信号であるので、”Ｈ”レベルである。
【００５０】
上記の状態が継続し、時刻Ｔ１０で外部パワーオンリセット信号ＰＯＷＲＳＴＢがネゲートとされ、更にその後のクロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ１１で、リセット伸長回路１４の出力信号ＲＯＵＴが図５（Ｆ）に示すように”Ｈ”レベルとなり、ＡＮＤゲート１７にはインバータ１６を介して”Ｌ”レベルが入力されるので、出力リセット信号ＲＳＴＢは同図（Ｇ）に示すように”Ｌ”レベルを保持し続ける。
【００５１】
また、リセット伸長回路１４の出力信号ＲＯＵＴが時刻Ｔ１１で”Ｈ”レベルとなるが、回路遅延によりこの時点ではＤ−ＦＦ２３のＱ出力信号ＦＦ４ＯＵＴ’は”Ｌ”の状態にあり、よってインバータ２４及びＯＲゲート２２を介して非同期クリア端子Ｃに”Ｈ”レベルが供給されるＤ−ＦＦ２１はクリア状態にある。時刻Ｔ１１の直後にＤ−ＦＦ２３のＱ出力信号ＦＦ４ＯＵＴ’が図５（Ｅ）に示すように”Ｈ”レベルとなり、Ｄ−ＦＦ２１のクリア状態が解除される。このため、次のクロック信号ＣＬＫの立ち上がりの時刻Ｔ１２でＤ−ＦＦ２１のＱ出力信号ＦＦ２ＯＵＴ’が”Ｈ”レベルになる。
【００５２】
これにより、リセット伸長回路１４の外部入力端子ＩＮの入力信号が”Ｌ”レベルになり、更に次のクロック信号ＣＬＫの立ち上がり時刻Ｔ１３で図２に示したリセット伸長回路１４内のカウンタ回路１４１が、クロック信号ＣＬＫのカウントアップ又はカウントダウンを開始する。その後の規定時間Ｔｄ経過した時刻Ｔ１４で、カウンタ回路１４１がその出力端子ＯＵＴから”Ｈ”レベルのタイムアウト信号を出力し、時刻Ｔ１４後、クロック信号ＣＬＫの最初の立ち上がりの時刻Ｔ１５で、Ｊ−ＫＦＦ１４２のＱ出力信号ＲＯＵＴが図５（Ｆ）に示すように”Ｌ”レベルになる。
【００５３】
この時刻Ｔ１５では、ＡＮＤゲート１７の一方の入力信号ＦＦ２ＯＵＴ’は図５（Ｄ）に示すように”Ｈ”レベルであり、また、インバータ１６から供給される他方の入力信号（ＲＯＵＴの極性反転信号）は上記のように、”Ｈ”レベルとなるから、ＡＮＤゲート１７からは図５（Ｇ）に示すように、”Ｈ”レベルのリセット信号ＲＳＴＢが出力される。これにより、パワーオンリセット出力伸長が停止することになる。このようにして、本実施の形態も第１の実施の形態と同様の効果が得られる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、パワーオンリセット信号がアサート中に外部クロック信号の入力が停止していても、また、電源投入時の外部クロック信号の入力開始のタイミングや、リセット伸長回路がパワーオンリセット信号を検出するまでの時間を考慮せずに、例えばパッケージに搭載されている集積回路へパワーオンリセット信号を確実に出力できるため、リセット伸長回路が確実にパワーオンリセット信号を検出したことを確認した後でパワーオンリセットを解除することができ、従来のようなパワーオンリセット検出回路に無駄なフリップフロップを追加して調整することを不要にできる。
【００５５】
また、本発明によれば、電源投入から一定時間経過するまで、マザーボード上への信号ラインへの接続が安定するまで、パッケージに搭載されている集積回路へパワーオンリセット信号を入力するようにしたため、架構成の装置において、活栓挿抜時、電源投入から一定時間リセット信号を出力することで、マザーボードを介して共有している共通信号系に異常な信号を出力せず、装置として誤動作しない安定したシステムを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路図である。
【図２】図１中のリセット伸長回路の一実施の形態の回路図である。
【図３】図１及び図２の動作説明用タイミングチャートである。
【図４】本発明の第２の実施の形態の回路図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】従来の一例のブロック図である。
【図７】図６の課題説明用タイミングチャートである。
【図８】従来の他の例の回路図である。
【図９】図９の動作説明用タイミングチャートである。
【符号の説明】
１０、２０ パワーオンリセット回路
１１、１３、１６、２４ インバータ
１２、１５、２１、２３ Ｄ型フリップフロップ（Ｄ−ＦＦ）
１４ リセット伸長回路
１７ ２入力ＡＮＤゲート
２２ ２入力ＯＲゲート
１４１ カウンタ回路
１４２ Ｊ-Ｋフリップフロップ（Ｊ-ＫＦＦ）
ＰＯＷＲＳＴＢ 外部パワーオンリセット信号
ＣＬＫ 外部クロック信号
ＲＳＴＢ 出力リセット信号
Claims (6)
- 電源投入時に外部より入力されるパワーオンリセット信号がアサートされることにより初期化され、検出信号入力時のタイミングで第１の信号を出力する入力回路と、
前記パワーオンリセット信号がアサートされることにより初期化され、前記パワーオンリセット信号がネゲートされた後、外部クロック信号の最初の入力時のタイミングで第１の論理値となり、前記第１の信号が入力された時点以降、前記外部クロック信号を計数して所定の規定時間後に、前記第１の論理値と異なる第２の論理値となる第２の信号を出力するリセット伸長回路と、
前記パワーオンリセット信号がアサートされることにより初期化され、前記パワーオンリセット信号がネゲートされた後、前記リセット伸長回路から前記第１の論理値の前記第２の信号が入力されることにより、前記検出信号を生成して前記入力回路に供給する検出回路と、
前記入力回路から前記第１の信号が出力され、かつ、前記リセット伸長回路から前記第２の論理値の前記第２の信号が出力されるときに、所定論理値のリセット信号を出力するゲート回路と
を有することを特徴とするパワーオンリセット回路。 - 前記リセット伸長回路は、前記パワーオンリセット信号がアサートされることにより初期化され、前記第１の信号が入力された時点以降、前記外部クロック信号を計数して前記所定の規定時間経過時にタイムアップ信号を出力するカウンタ回路と、前記パワーオンリセット信号がアサートされることにより初期化され、最初に入力された前記外部クロック信号に同期して前記第１の論理値となり、前記カウンタ回路から前記タイムアップ信号が入力されてから最初に入力される前記外部クロック信号に同期して前記第２の論理値となる前記第２の信号を出力する出力回路とからなることを特徴とする請求項１記載のパワーオンリセット回路。
- 前記入力回路は、前記パワーオンリセット信号が非同期クリア端子に供給され該パワーオンリセット信号がアサートされることにより初期化され、前記検出信号がクロック端子に供給され、出力端子から前記第１の信号を出力する第１のフリップフロップから構成され、
前記検出回路は、前記パワーオンリセット信号が非同期クリア端子に供給され、前記外部クロック信号がクロック端子に供給され、前記リセット伸長回路からの前記第２の信号が入力端子に入力され、該パワーオンリセット信号がアサートされることにより初期化され、該パワーオンリセット信号がネゲートされた後、前記リセット伸長回路から前記第１の論理値の前記第２の信号が入力されることにより、前記検出信号を生成して前記第１のフリップフロップのクロック端子に供給する第２のフリップフロップから構成されることを特徴とする請求項１又は２記載のパワーオンリセット回路。 - 電源投入時に外部より入力されるパワーオンリセット信号がアサートされたとき、又は第１の論理値の検出信号の入力時に初期化され、前記パワーオンリセット信号がネゲートされており、かつ、第２の論理値の前記検出信号入力時に外部クロック信号に同期して第１の信号を出力する入力回路と、
前記パワーオンリセット信号がアサートされることにより初期化され、前記パワーオンリセット信号がネゲートされた後、前記外部クロック信号の最初の入力時に予め定めた論理値となり、前記第１の信号が入力された時点以降、前記外部クロック信号を計数して所定の規定時間後に、前記予め定めた論理値とは異なる論理値となる第２の信号を出力するリセット伸長回路と、
前記パワーオンリセット信号がアサートされることにより初期化され、前記パワーオンリセット信号がネゲートされた後、前記リセット伸長回路から前記外部クロック信号に同期した前記予め定めた論理値の前記第２の信号が入力されることにより、前記第２の論理値の前記検出信号を生成して前記入力回路に供給する検出回路と、
前記入力回路から前記第１の信号が出力され、かつ、前記リセット伸長回路から前記予め定めた論理値とは異なる論理値の前記第２の信号が出力されるときに、所定論理値のリセット信号を出力するゲート回路と
を有することを特徴とするパワーオンリセット回路。 - 前記リセット伸長回路は、前記パワーオンリセット信号がアサートされることにより初期化され、前記第１の信号が入力された時点以降、前記外部クロック信号を計数して前記所定の規定時間経過時にタイムアップ信号を出力するカウンタ回路と、前記パワーオンリセット信号がアサートされることにより初期化され、最初に入力された前記外部クロック信号に同期して前記予め定めた論理値となり、前記カウンタ回路から前記タイムアップ信号が入力されてから最初に入力される前記外部クロック信号に同期して前記予め定めた論理値とは異なる論理値となる前記第２の信号を出力する出力回路とからなることを特徴とする請求項４記載のパワーオンリセット回路。
- 前記入力回路は、前記パワーオンリセット信号と前記検出信号の論理演算をした初期化信号を出力する論理回路と、前記論理回路からの前記初期化信号が非同期クリア端子に供給され該パワーオンリセット信号がアサートされたとき、又は前記第１の論理値の前記検出信号の入力時に初期化され、前記外部クロック信号がクロック端子に供給され、出力端子から前記第１の信号を出力する第１のフリップフロップから構成され、
前記検出回路は、前記パワーオンリセット信号が非同期クリア端子に供給され、前記リセット伸長回路からの前記第２の信号がクロック端子に入力され、所定論理値の信号が入力端子に入力され、該パワーオンリセット信号がアサートされることにより初期化され、該パワーオンリセット信号がネゲートされた後、前記リセット伸長回路から前記予め定めた論理値の前記第２の信号が入力されることにより、前記第２の論理値の前記検出信号を生成して前記論理回路に供給する第２のフリップフロップから構成されることを特徴とする請求項４又は５記載のパワーオンリセット回路。
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