TWI466444B - 開關電路 - Google Patents

Description

開關電路

本發明涉及一種開關電路。

習知的開關電路設計大多只具有單一功能，通俗地講就是一個開關電路只能控制一個功能的開啟或關閉。比如在一個系統中，既有軟體重定又有硬體重定，就需要一個開關電路控制軟體重定的開啟，另一開關電路控制硬體重定的開啟，無法讓一個開關電路既控制軟體重定又控制硬體重定。

鑒於前述內容，有必要提供一種開關電路，其既能控制軟體重定又能控制硬體重定。

一種開關電路，包括一電源輸入端、一第一開關模塊、一第二開關模塊、一第一延遲比較模塊、一第二延遲比較模塊、一軟體重定訊號端、一硬體重定訊號端及一處理模塊，該第一開關模塊包括一按鈕及一PNP型三極體，該電源輸入端透過一第一電阻及該按鈕接地，該電源輸入端還透過一第二電阻及一第三電阻與該第二延遲比較模塊的輸入端及輸出端對應連接，該PNP型三極體基極連接第一電阻與按鈕的節點及軟體重定訊號端，射極連接該電源輸入端，集極連接第一延遲比較模塊的輸入端並透過一第四電阻接地，該第二開關模塊的控制端與該軟體重定訊號端相連，第一端連接第一延遲比較模塊的輸出端，第二端連接該第二電阻與該第二延遲比較模塊的節點，該硬體重定訊號端與該第二延遲比較模塊輸出端相連，該軟體重定訊號端、硬體重定訊號端均與該處理模塊相連，該處理模塊中存儲一預設時間，在該按鈕未按下時，該第一延遲比較模塊輸出高電壓，該軟體重定訊號端、硬體重定訊號端均為高電壓，按鈕按下時，軟體重定訊號端變為低電壓，硬體重定訊號端仍為高電壓，第一延遲比較模塊輸出低電壓，第二開關模塊將第一延遲比較模塊及第二延遲比較模塊斷開，松開鍵按後，第一延遲比較模塊先輸出低電壓後輸出高電壓，軟體重定訊號端變為高電壓，第二開關模塊導通，在鬆開鍵按後經第二延遲比較模塊延遲一時間後該硬體重定訊號端變為低電壓，然後該硬體重定訊號端又變為高電壓，若該按鈕被按下持續的時間達到該處理模塊中存儲的預設時間，該處理模塊控制電腦軟體重定，否則執行硬體重定。

本發明開關電路，每次按下按鈕，都會先在軟體重定訊號端上產生一低電壓，鬆開按鈕後在硬體重定訊號端上產生一由高電壓變低電壓又變為高電壓的訊號，若按下按鈕持續的時間達到該處理模塊設置的設定時間，則執行軟體重定，否則執行硬體重定。前述開關電路設置第一延遲比較模塊用以輸出一先低後高的電壓給該第二延遲比較模塊，第二延遲比較模塊用以保證在鬆開開關後延遲一段時間該硬體重定端的電壓才由高變低，然後再由低變高。前述開關電路透過一個按鈕既可以控制系統軟體重定又可以控制系統硬體重定。

請一併參閱圖1及圖2，本發明開關電路100的較佳實施方式包括一第一開關模塊10、一第一延遲比較模塊20、一第二開關模塊30、一第二延遲比較模塊40、一處理模塊50、一軟體重定訊號端60、一硬體重定訊號端70及一電源輸入端80。

該第一開關模塊10包括一PNP型三極體Q1、一開關按鈕P及兩電阻R1、R2，該三極體Q1的射極與該電源輸入端80連接。該三極體Q1的基極透過該電阻R1與該電源輸入端80連接，還透過開關按鈕P接地及直接與該軟體重定訊號端60和該第二開關模塊30的控制端連接。該三極體Q1的集極透過該電阻R2接地，還與該第一延遲比較模塊20的輸入端相連。

該第一延遲比較模塊20包括一電阻R3、一電容C1、一雙運算放大器OP1及一參考電源V1，該電阻R3的一端連接在該三極體Q1的集極與該電阻R2之間，該電阻R3的另一端透過該電容C1接地。該雙運算放大器OP1的負輸入端連接在該電阻R3及該電容C1之間，正輸入端與該參考電源V1連接後接地，該雙運算放大器OP1的輸出端透過一電容C2接地，還與該第二開關模塊30相連。其中該電阻R3與該電容C1構成一RC延遲電路，以對該三極體Q1的集極輸出的電壓延遲；該參考電源V1作為該雙運算放大器OP1的參考電源；該電容C2用於過濾該雙運算放大器OP1輸出端輸出的電壓。

該第二開關模塊30包括一電阻R4及一NPN型三極體Q2，該三極體Q2的集極(第一端)連接在該雙運算放大器OP1的輸出端與該電容C2之間，基極(控制端)透過該電阻R4與該三極體Q1的基極相連，射極（第二端）透過一電阻R5與該電源輸入端80連接及透過一電容C3接地。其中該電容C3用於過濾該三極體Q2的射極的輸出電壓。該三極體Q2的射極還與該第二延遲比較模塊40輸入端相連。

該第二延遲比較模塊40包括一電阻R6、一電容C4、一雙運算放大器OP2及一參考電源V2，該電阻R6的一端連接在該電阻R5與該三極體Q2的射極之間，該電阻R6的另一端透過該電容C4接地。該雙運算放大器OP2的正輸入端連接在該電阻R6與該電容C4之間，負輸入端與該參考電源V2連接後接地，該雙運算放大器OP2的輸出端透過一電阻R7與該電源輸入端80連接以及透過一電容C5接地，該雙運算放大器OP2的輸出端還直接與該硬體重定訊號端70連接。其中該電阻R6與該電容C4構成一RC延遲電路用於對輸入的電壓進行延遲，該參考電源V2作為該OP2的參考電源，該電容C5用於過濾該雙運算放大器OP2輸出端輸出的電壓。

該軟體重定訊號端60及硬體重定訊號端70均與該處理模塊50連接。該處理器50包括一讀取單元52、一判斷單元54、一設定單元56及一執行單元58。該讀取單元52讀取該軟體重定訊號端60及硬體重定訊號端70的電壓，當該判斷單元54判斷該讀取單元52讀取的軟體重定訊號端60及硬體重定訊號端70的電壓均為高電壓時，該執行單元58不會對系統重定。當該判斷單元54讀取的軟體重定訊號端60的電壓為低電壓時，該判斷單元54會繼續判斷該低電壓持續的時間是否達到該設定單元56設定的預設時間，若達到預設時間該執行單元58對系統軟體重定，並且判斷單元54不會再理會該硬體重定訊號端70的電壓；若軟體重定訊號端60的低電壓持續時間沒有達到預設時間，該該判斷單元54判斷該硬體重定訊號端70的電壓是否有一個由高電壓變成低電壓然後再變成高電壓的過程，若有前述過程，該執行單元58則對系統進行硬體重定。

下面將介紹該開關電路100的具體工作過程。

沒有按壓按鈕P時，該三極體Q1不導通，該三極體Q1的基極電壓為高電壓，該軟體重定訊號端60為高電壓，該三極體Q2導通。由於該三極體Q1不導通，其集極輸出電壓為0，故該雙運算放大器OP1負輸入端電壓為0，而該雙運算放大器OP1正輸入端電壓為V1，所以該雙運算放大器OP1輸出端輸出高電壓至該三極體Q2的集極，由於此時該三極體Q2導通，因此該三極體Q2將該雙運算放大器的輸出端輸出的高電壓傳輸給該第二延遲比較模塊40，該雙運算放大器OP2的正輸入端的電壓為高電壓。由於該雙運算放大器OP2的負輸入端的電壓為該參考電源V2的電壓，且該參考電源V2的電壓值要小於該高電壓，故該雙運算放大器OP2輸出高電壓，即該硬體重定訊號端70的電壓為高電壓。此時，該處理模塊50的讀取單元52讀取的該軟體重定訊號端60及硬體重定訊號端70的電壓均為高電壓，該處理模塊50不會對系統進行重定。

按下該按鈕P時，該三極體Q1導通，該三極體Q1的基極電壓瞬間由高電壓變成低電壓，該軟體重定訊號端60的電壓瞬間由高電壓變為低電壓，而鬆開按鈕P後該三極體Q1不導通，該軟體重定訊號端60的電壓瞬間由低電壓變為高電壓。即按下按鈕P時，該處理模塊50的讀取單元52讀取的軟體重定訊號端60的電壓為低電壓。在鬆開按鈕P後，該軟體重定訊號端60的電壓為高電壓。所以該軟體重定訊號端60的低電壓持續時間為按壓按鈕P的時間，將這段時間記為T1。若按壓按鈕P的時間T1達到該設定單元56的設定時間，該處理模塊50對系統軟體重定，並不理會該硬體重定訊號端70的電壓。若按壓按鈕P的時間T1沒有達到該設定單元54設定的時間，該處理模塊50會根該硬體重定訊號端70的電壓控制系統。

在按下該按鈕P時，由於該三極體Q1導通，該三極體Q1的集極輸出高電壓，基極輸出低電壓，該電容C1及電阻R3構成RC延遲電路，使得該雙運算放大器OP1的負輸入端的電壓會經過一段時間的延遲後高於該雙運算放大器OP1正輸入端的參考電源V1的電壓，即該雙運算放大器OP1的輸出端會經過一段時間延遲後才會由高變成低電壓。該三極體Q2不導通，該三極體Q2不會將該雙運算放大器OP1輸出端輸出的低電壓傳輸給該第二延遲比較模塊40。此時，該雙運算放大器OP2的正輸入端電壓直接接收電源輸入端80提供的高電壓，使正輸入端的電壓仍高於該負輸入端的參考電源V2的電壓，該雙運算放大器OP2繼續輸出高電壓，即該硬體重定訊號端70仍為高電壓。即該處理模塊50的讀取單元52在按下該按鈕P的時間T1內讀取的硬體重定訊號端70的電壓仍為高電壓，該處理模塊50不會對系統進行硬體重設。

鬆開按鈕P後，該三極體Q2導通，由於該電容C1電阻R3構成延遲電路，使得該雙運算放大器OP1的輸出端會繼續輸出一段時間的低電壓後持續輸出高電壓。該三極體Q2將該雙運算放大器OP1輸出端輸出的電壓傳輸給該第二延遲比較模塊40，該第二延遲比較模塊40先會接收一段時間的低電壓後持續收到高電壓。由於電容C4電阻R6構成延遲電路，使得該雙運算放大器OP2的正輸入端電壓會經過一段時間的延遲後低於負輸入端的參考電源V2的電壓，這段時間記為T2，該雙運算放大器OP2的輸出端電壓延遲T2後由高電壓變成低電壓。然後電容C4再經過充電，使得該雙運算放大器OP2的正輸入端電壓高於負輸入端的參考電源V2的電壓，該雙運算放大器OP2的輸出端電壓由低電壓變成高電壓。所以鬆開按鈕P後，該雙運算放大器的輸出端電壓延遲T2後，由高電壓變成低電壓，再由低電壓變成高電壓。

請參考圖3a，其為軟體重定訊號端60的電壓仿真波形圖。在0.1s時按下按鈕P且在0.6s時鬆開按鈕P，該時間段即為T1。在按鈕P沒有被按下之前，即0.1s之前，該軟體重定訊號端60的電壓為高電壓。當按鈕P被按下至鬆開之間，即0.1s-0.6s之間，該軟體重定訊號端60的電壓為低電壓。在按鈕P鬆開時，即0.6s時，該軟體重定訊號端60的電壓瞬間變成高電壓。

請參照圖3b，其為硬體重定訊號端70的電壓仿真波形圖。在T1這段時間內，該硬體重定訊號端70的電壓一直為高電壓，鬆開按鈕P後，經過一小段時間（對比圖3a與圖3b這段時間即為T2）的延遲之後，該硬體重定訊號端70的電壓變為低電壓，該低電壓持續大概在0.1秒左右後變為高電壓。

由於該硬體重定訊號端70的電壓由高變低經過T2時間段的延遲，所以該硬體重定訊號端70的電壓的下降沿不會與該軟體重定訊號端60的電壓的上升沿重合，這樣可以避免該處理模塊50因讀取的電壓重疊而不能正常工作。

前述開關電路100，每次按下按鈕P，都會先在軟體重定訊號端60上產生一低電壓，後在硬體重定訊號端70上產生一由高電壓變低電壓又變為高電壓的訊號，若按下按鈕P持續的時間達到該處理模塊50設置的設定時間，則執行軟體重定，否則執行硬體重定。前述開關電路100設置第一延遲比較模塊20用以輸出一先低後高的電壓給該第二延遲比較模塊40，第二延遲比較模塊40用以保證在鬆開開關後延遲一段時間T2該硬體重定端的電壓才由高變低，然後再由低變高。前述開關電路100透過一個按鈕P既可以控制系統軟體重定又可以控制系統硬體重定。

綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之如申請專利範圍內。

10‧‧‧第一開關模塊
20‧‧‧第一延遲比較模塊
30‧‧‧第二開關模塊
40‧‧‧第二延遲比較模塊
50‧‧‧處理模塊
52‧‧‧讀取單元
54‧‧‧判斷單元
56‧‧‧設定單元
58‧‧‧執行單元
60‧‧‧軟體重定訊號端
70‧‧‧硬體重定訊號端
80‧‧‧電源輸入端
100‧‧‧開關電路
Q1‧‧‧PNP型三極體
Q2‧‧‧NPN型三極體
P‧‧‧開關按鈕
OP1、OP2‧‧‧雙運算放大器
V1、V2‧‧‧參考電源
R1、R2、R3、R4、R5、R6、R7‧‧‧電阻
C1、C2、C3、C4、C5‧‧‧電容

圖1為本發明開關電路的較佳實施方式的電路圖。

圖2為處理模塊的方塊圖。

圖3a為本發明開關電路的軟體重定訊號端的電壓仿真波形圖。

圖3b為本發明開關電路的硬體重定訊號端的電壓仿真波形圖。

10‧‧‧第一開關模塊

20‧‧‧第一延遲比較模塊

30‧‧‧第二開關模塊

40‧‧‧第二延遲比較模塊

50‧‧‧處理模塊

60‧‧‧軟體重定訊號端

70‧‧‧硬體重定訊號端

80‧‧‧電源輸入端

100‧‧‧開關電路

Q1‧‧‧PNP型三極體

Q2‧‧‧NPN型三極體

P‧‧‧開關按鈕

OP1、OP2‧‧‧雙運算放大器

V1、V2‧‧‧參考電源

R1、R2、R3、R4、R5、R6、R7‧‧‧電阻

C1、C2、C3、C4、C5‧‧‧電容

Claims (8)

1. 一種開關電路，包括一電源輸入端、一第一開關模塊、一第二開關模塊、一第一延遲比較模塊、一第二延遲比較模塊、一軟體重定訊號端、一硬體重定訊號端及一處理模塊，該第一開關模塊包括一按鈕及一PNP型三極體，該電源輸入端透過一第一電阻及該按鈕接地，該電源輸入端還透過一第二電阻及一第三電阻與該第二延遲比較模塊的輸入端及輸出端對應連接，該PNP型三極體基極連接第一電阻與按鈕的節點及軟體重定訊號端，射極連接該電源輸入端，集極連接第一延遲比較模塊的輸入端並透過一第四電阻接地，該第二開關模塊的控制端與該軟體重定訊號端相連，第一端連接第一延遲比較模塊的輸出端，第二端連接該第二電阻與該第二延遲比較模塊的節點，該硬體重定訊號端與該第二延遲比較模塊輸出端相連，該軟體重定訊號端、硬體重定訊號端均與該處理模塊相連，該處理模塊中存儲一預設時間，在該按鈕未按下時，該第一延遲比較模塊輸出高電壓，該軟體重定訊號端、硬體重定訊號端均為高電壓，按鈕按下時，軟體重定訊號端變為低電壓，硬體重定訊號端仍為高電壓，第一延遲比較模塊輸出低電壓，第二開關模塊將第一延遲比較模塊及第二延遲比較模塊斷開，松開鍵按後，第一延遲比較模塊先輸出低電壓後輸出高電壓，軟體重定訊號端變為高電壓，第二開關模塊導通，在鬆開鍵按後經第二延遲比較模塊延遲一時間後該硬體重定訊號端變為低電壓，然後該硬體重定訊號端又變為高電壓，若該按鈕被按下持續的時間達到該處理模塊中存儲的預設時間，該處理模塊控制電腦軟體重定，否則執行硬體重定。
2. 如申請專利範圍第1項所述之開關電路，其中該處理模塊包括一讀取單元，一設定單元、一判斷單元及一執行單元，該讀取單元讀取該軟體重定訊號端及硬體重定訊號端的電壓，該設定單元設定該預設時間，該判斷單元判斷該軟體重定訊號端及硬體重定訊號端的電壓，該執行單元根據該判斷單元判斷的結果對系統進行操作。
3. 如申請專利範圍第1項所述之開關電路，其中該第一延遲比較模塊包括一電阻、一電容、一雙運算放大器及一參考電源，該電阻一端與該PNP型三極體的射極連接，另一端透過該電容接地，該雙運算放大器的負輸入端連接該電阻與該電容的節點，該雙運算放大器的正輸入端透過該參考電源接地。
4. 如申請專利範圍第1項所述之開關電路，其中該第二開關模塊包括一NPN型三極體及一電阻，該NPN型三極體的基極透過該電阻與該PNP型三極體的基極連接，該三極體的集極與該第一延遲比較模塊的輸出端連接，該三極體的射極連接該第二延遲比較模塊的輸入端與該第二電阻的節點。
5. 如申請專利範圍第4項所述之開關電路，其中該NPN型三極體的集極還透過一電容接地。
6. 如申請專利範圍第4項所述之開關電路，其中該NPN三極體射極透過一電容接地。
7. 如申請專利範圍第1項所述之開關電路，其中該第二延遲比較模塊包括一電容、一電阻、一雙運算放大器及一參考電源，該電阻的一端作為該第二延遲比較模塊的輸入端，另一端透過該電容接地，該該雙運算放大器的正輸入端連接該電阻與該電容的節點，該雙運算放大器的負輸入端連接該參考電源後接地，該雙運算放大器的輸出端作為該第二延遲比較模塊的輸出端。
8. 如申請專利範圍第7項所述之開關電路，其中該雙運算放大器的輸出端還透過一電容接地。