JP4031859B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、詳しくはタイミング安定化回路を備えた半導体装置に関する。
【0002】
【従来の技術】
SDRAM(Synchronous Dynamic Random Access Memory)等の同期信号に同期して動作する半導体装置においては、動作速度をより高速化するために、同期信号に対するデータのアクセス・ホールドタイムを安定化する技術が必要となる。この要求に応えるために、DLL(Delay Locked Loop )回路等のタイミング安定化回路を内蔵することで、データ入出力に用いる内部クロック信号のタイミングを安定化することが行われる。
【0003】
図15は、DLL回路を用いてデータ出力タイミングを調整する回路の構成図である。
図15の回路は、入力回路501、可変遅延回路502、出力回路503、位相比較器504、遅延制御回路505、ダミー可変遅延回路506、ダミー出力回路507、及びダミー入力回路508を含む。
【0004】
入力回路501に入力されたクロック信号CLKは、参照基準電圧と比較されて、クロック信号i−clkとして入力回路501から出力される。クロック信号i−clkは、可変遅延回路502によって適当な遅延量だけ遅延されて、出力回路503に入力される。出力回路503では、供給された内部クロック信号を同期信号として用いて、出力すべきデータDATAをラッチする。ラッチされたデータDATAは、出力回路503から半導体装置の外部にデータDQとして供給される。
【0005】
クロック信号CLK入力から出力回路503までの経路には、回路固有の遅延が発生するため、出力回路503から外部に出力されるデータDQは、入力クロック信号CLKとはタイミングのずれたものとなる。この出力回路503から外部に出力されるデータDQを、外部から入力されるクロック信号CLKと所定のタイミング関係に合わせるために、主に位相比較器504、遅延制御回路505、及びダミー可変遅延回路506からなるDLL回路が用いられる。
【0006】
クロック信号i−clkはまた更に、ダミー可変遅延回路506に供給される。ダミー可変遅延回路506は、可変遅延回路502と同一の遅延量だけ、クロック信号i−clkを遅延するように制御される。ダミー可変遅延回路506から出力される遅延されたクロック信号は、出力回路503を模擬するダミー出力回路507に供給される。ダミー出力回路507から出力されるクロック信号は、入力回路501と同一の遅延特性を有するダミー入力回路508を介して、ダミークロック信号d−i−clkとして、位相比較器504に入力される。
【0007】
位相比較器504は、クロック信号i−clkとダミークロック信号d−i−clkとを位相に関して比較する。両クロック信号が同一の位相となるように、位相比較器504は、遅延制御回路505を介してダミー可変遅延回路506の遅延量を制御する。これによって、ダミー出力回路507から出力されるクロック信号が、入力クロック信号CLKと所定のタイミング関係になるように制御される。
【0008】
可変遅延回路502及び出力回路503の総遅延量は、ダミー可変遅延回路506及びダミー出力回路507の総遅延量と同一である。従って、ダミー出力回路507から出力されるクロック信号が、入力クロック信号CLKと所定のタイミング関係にある場合、出力回路503から外部に出力されるデータDQは、入力クロック信号CLKとこの所定のタイミング関係にあることになる。
【0009】
このとき電源電圧の変動や温度変動等により、入力回路501、可変遅延回路502、及び出力回路503の特性が変化しても、ダミー入力回路508、ダミー可変遅延回路506、及びダミー出力回路507の特性も同様に変化する。従って、出力回路503から外部に出力されるデータDQは、電源電圧変動や温度変動等に関わらず、常に入力クロック信号CLKと所定のタイミング関係になるように制御される。
【0010】
【発明が解決しようとする課題】
図15に示されるDLL回路は、各クロックサイクル毎或いは所定の周期でサンプリングされたサイクル毎に常時動作して、クロックの安定化制御を行う。しかし図15のDLL回路は、ノイズに敏感に反応するために不安定な動作を示し易く、DLL回路を常時動作させると半導体装置の動作が不安定になる可能性がある。またDLL回路が常時動作することによって、半導体装置における消費電力が増大するといった問題がある。
【0011】
従って本発明の目的は、DLL回路を備えた半導体装置に於いて、消費電力を削減して安定した動作を実現することを目的とする。
【0012】
【課題を解決するための手段】
請求項1の発明に於ては、所定の動作を実行する半導体装置は、内部クロック信号のタイミング調整を行うタイミング安定化回路と、該半導体装置が該所定の動作をしていないときに動作し、所定量の電流を消費することによって該半導体装置が該所定の動作時に電流を消費する条件を模擬する電流消費回路と、電源投入時に該タイミング安定化回路及び該電流消費回路を動作させて該条件の下で該タイミング調整を実行させ、その後該タイミング安定化回路のタイミング調整と該電流消費回路の動作とを停止させる起動時制御回路を含むことを特徴とする。
【0013】
請求項2の発明に於ては、請求項1記載の半導体装置に於て、電源投入を検出して第1の信号を生成する回路を更に含み、前記起動時制御回路は該第1の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作させることを特徴とする。
請求項3の発明に於ては、請求項2記載の半導体装置に於て、前記半導体装置の動作開始に伴って供給される外部入力に応じて第2の信号を生成する回路を更に含み、前記起動時制御回路は該第2の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作停止させることを特徴とする。
【0014】
請求項4の発明に於ては、請求項1記載の半導体装置に於て、前記電流消費回路は少なくとも一つのトランジスタを含むことを特徴とする。
請求項5の発明に於ては、請求項3記載の半導体装置に於て、前記電流消費回路は前記少なくとも一つのトランジスタと直列に接続される抵抗を更に含むことを特徴とする。
【0015】
請求項6の発明に於ては、請求項5記載の半導体装置に於て、前記少なくとも一つのトランジスタのON抵抗は前記抵抗の抵抗値よりも小さく、該抵抗の抵抗値の温度依存変化は該少なくとも一つのトランジスタのON抵抗の温度依存変化よりも小さいことを特徴とする。
請求項7の発明に於ては、請求項1記載の半導体装置に於て、前記電流消費回路は、前記半導体装置内の複数の位置に分散して配置され各々が電流を消費する複数の回路を含むことを特徴とする。
【0016】
請求項8の発明に於ては、請求項1記載の半導体装置に於て、前記タイミング安定化回路はDLL回路を含むことを特徴とする。請求項9の発明に於ては、請求項1記載の半導体装置に於て、別個の内部クロック信号のタイミング調整を各々が行う前記タイミング安定化回路を含む複数のタイミング安定化回路と、別個に供給される電源電圧に対して対応する所定量の電流を各々が消費する前記電流消費回路を含む複数の電流消費回路を更に含み、前記起動時制御回路は電源投入時に該複数のタイミング安定化回路と該複数の電流消費回路とを動作させ、その後該複数のタイミング安定化回路のタイミング調整と該複数の電流消費回路の動作とを停止させることによって、該半導体装置が該内部クロック信号の各々を用いて動作する各条件下で予め該タイミング調整を実行させることを特徴とする。
【0017】
上記発明に於いては、半導体装置の特定の動作状態に於ける電流消費の条件に相当する所定量の電流を電流消費回路で消費して、この条件下でDLL回路等のタイミング安定化回路を用いて内部クロック信号のタイミングを調整する。このタイミング調整は、半導体装置に電源が投入された直後に実行される。タイミングが調整された後に半導体装置が動作を開始すると、電流消費回路は動作停止し、またタイミング安定化回路も動作を停止して内部クロック信号を調整されたタイミングに固定する。以降、この固定されたタイミングの内部クロック信号が常時使用されることになる。従って、半導体装置が動作開始後に上記特定の動作状態に入った場合には、この動作状態での電流消費の条件下で予めタイミング調整された内部クロック信号が、丁度最適なタイミングを有することになる。
【0018】
このように上記発明に於いては、電源投入直後に模擬として所定量の電流を消費して、この条件下で内部クロック信号のタイミングを調整し、調整完了後にタイミングを固定する。従って動作開始後は、所定の動作時に電流が消費される条件下に於いて、適切なタイミングの内部クロック信号を用いることが可能になる。これによってノイズの影響を受けることなく安定した動作を実現すると共に、タイミング安定化回路が消費していた電流分を削減することが出来る。
【0019】
【発明の実施の形態】
以下に於いて、本発明の実施例を添付の図面を用いて説明する。
図1は、本発明による半導体装置の実施例を示す。図1の例においては、半導体装置として、同期型の半導体記憶装置が示される。
図1の半導体記憶装置10は、クロックバッファ11、コマンドデコーダ12、アドレスバッファ/レジスタ13、I/Oデータバッファ/レジスタ14、制御信号ラッチ15、モードレジスタ16、コラムアドレスカウンタ17、複数のバンク18、stt発生回路19、起動時制御回路20、ダミー電流発生回路21、及びDLL回路22を含む。各バンク18は、メモリセルアレイやセンスアンプ等を含むDRAMのコア回路であり、図1の例では2つのバンク18が設けられる。また制御信号ラッチ15及びコラムアドレスカウンタ17は、バンク18に対応して2つずつ設けられる。
【0020】
クロックバッファ11は、クロックイネーブル信号CKEがイネーブルの時にクロック信号CLKを受け取り、DLL回路22に供給する。DLL回路22は、クロック信号CLKのタイミングを調整することによって、内部クロック信号を生成する。内部クロック信号は、コマンドデコーダ12、アドレスバッファ/レジスタ13、及びI/Oデータバッファ/レジスタ14に供給され、データ入出力のための同期信号として用いられる。また内部クロック信号は、半導体記憶装置10の各内部回路に供給され、各内部回路を同期制御する。
【0021】
コマンドデコーダ12は、コントロール信号/CS(chip select )、/RAS(row address strobe)、/CAS(column address strobe )、及び/WE(write enable)を受け取りデコードする。コマンドデコーダ12は、コントロール信号のデコード結果を、制御信号ラッチ15及びモードレジスタ16に供給する。制御信号ラッチ15は、コマンドデコーダ12からのデコード結果をラッチして、このラッチされた内容に基づいてバンク18が制御される。
【0022】
アドレスバッファ/レジスタ13は、アドレス信号A0乃至A10及びA11を受け取り、モードレジスタ16、コラムアドレスカウンタ17、及びバンク18にアドレスデータを供給する。図に示されるようにバンク18は、例えば2つ設けられており、バンクアドレスA11によって一つのバンクが選択される。
モードレジスタ16は、一般にCASレイテンシやバースト長等のパラメータを格納するレジスタであり、レジスタに対する書き込み指令はコントロール信号でなされ、書き込み内容はアドレスデータで指定される。
【0023】
コラムアドレスカウンタ17は、同一のローアドレス上の連続したコラムアドレスにアクセスする場合に、連続したコラムアドレスを順次生成し、バンク18に供給する。
各バンク18に於て、供給されたローアドレスで指定されるメモリセルのデータが、メモリセルアレイから読み出されてセンスアンプに取り込まれる。更に、供給されたコラムアドレスに対応するセンスアンプのデータが、I/Oデータバッファ/レジスタ14に供給される。データ書き込みの場合には、上記動作とは逆の動作が行われる。
【0024】
stt発生回路19は、半導体記憶装置10に電源電圧が供給されると、所定の期間だけスタート信号STTZを生成する。このスタート信号STTZは、起動時制御回路20に供給される。
起動時制御回路20は更に、コマンドデコーダ12から、モードレジスタセット信号MRSを受け取る。このモードレジスタセット信号MRSは、モードレジスタ16にモードを設定する際に生成される信号であり、従来技術の半導体記憶装置で通常用いられる信号である。コマンドデコーダ12に入力するコントロール信号の組み合わせによって、モードレジスタセットMRSを指定することで、モードレジスタセット信号MRSが生成される。同期型の半導体記憶装置10に於いては一般に、動作開始時にモードレジスタセットMRSを指定する。
【0025】
起動時制御回路20は、電源電圧が供給されてスタート信号STTZが活性化されると、ロック信号LockzをHIGHにする。その後半導体記憶装置10の動作開始に伴ってモードレジスタセット信号MRSが供給されると、ロック信号LockzをLOWにする。ロック信号Lockzは、ダミー電流発生回路21及びDLL回路22に供給される。
【0026】
ロック信号LockzがHIGHの場合、ダミー電流発生回路21が動作して所定量の電流を消費すると共に、DLL回路22が動作して内部クロック信号のタイミングを調整する。この所定量の電流は、半導体記憶装置10の所定の動作状態での消費電流に相当する量の電流である。DLL回路22は、この所定量の電流が消費されている状態で、内部クロック信号のタイミングを調整することになる。
【0027】
ロック信号LockzがLOWになると、ダミー電流発生回路21が動作停止して電流消費を終了すると共に、DLL回路22が動作停止して内部クロック信号のタイミングを調整後のタイミングに固定する。
一般に半導体装置内で電流が消費されると、半導体装置に供給される電源電圧が電力消費によって降下する。電源電圧が降下すると、半導体装置内の内部回路の応答特性が変化して、同期信号のタイミングがずれることになる。通常の半導体装置のDLL回路は、このようなタイミングのずれが起きないように、常時動作して同期信号のタイミングを安定化させる。
【0028】
本発明に於いては、半導体装置の特定の動作状態に於ける電流消費の条件に相当する所定量の電流をダミー電流発生回路21で消費して、この条件下でDLL回路22を用いて内部クロック信号のタイミングを調整する。このタイミング調整は、半導体装置に電源が投入された直後に実行される。タイミングが調整された後に半導体装置が動作を開始すると、ダミー電流発生回路21は動作停止し、またDLL回路22も動作を停止して内部クロック信号を調整されたタイミングに固定する。以降、この固定されたタイミングの内部クロック信号が常時使用されることになる。従って、半導体装置が動作開始後に上記特定の動作状態に入った場合には、この動作状態での電流消費の条件下で予めタイミング調整された内部クロック信号が、丁度最適なタイミングを有することになる。
【0029】
このように本発明に於いては、電源投入直後に模擬として所定量の電流を消費して、この条件下で内部クロック信号のタイミングを調整し、調整完了後にタイミングを固定する。従って半導体装置が動作を開始して、実際の動作時に上記所定量の電流が消費される条件下では、適切なタイミングの内部クロック信号が用いられることになる。
【0030】
例えば内部クロック信号がデータ読み出し用の同期信号として用いられる場合には、半導体記憶装置10がデータ読み出し動作時に消費する電流を、ダミー電流発生回路21で模擬するようにすればよい。これによって、データ読み出し動作時に対応した電流消費の条件の下で、適切なタイミングに内部クロック信号を固定しておくことが出来る。
【0031】
図2は、本発明による半導体記憶装置10の動作を説明するためのタイミング図である。
図2に於いて、電源電圧VCCが印可されると、スタート信号STTZが所定の期間だけ生成される。これに対応してダミー電流発生回路21が電流を消費し始めて、安定状態に於いては半導体記憶装置10全体で消費する電流ICCはC[mA]となる。この状態で、DLL回路22が内部クロック信号のタイミングを調整する。その後半導体記憶装置10の動作開始に伴って、モードレジスタセットMRSがコマンドとして入力される。対応するモードレジスタセット信号MRSに応答して、ダミー電流発生回路21が動作を停止すると共に、DLL回路22が動作停止して内部クロック信号のタイミングを固定する。その後半導体記憶装置10の動作状態の変化に伴って、半導体記憶装置10が消費する電流は、A[mA]から、B[mA]、C[mA]、D[mA]へと変化する。データ信号DQが読み出される動作状態(動作モード)に於いては、半導体記憶装置10は丁度C[mA]の電流を消費しており、内部クロック信号はデータ読み出し動作の同期信号として最適のタイミングにある。
【0032】
図3は、起動時制御回路20及びダミー電流発生回路21の回路構成を示す回路図である。
図3に示されるように、ダミー電流発生回路21は、複数(n個)の電流消費部31−1乃至31−nを含む。電流消費部31−1乃至31−nは、図3の例に於いては、対応するNMOSトランジスタ32−1乃至32−nを含む。起動時制御回路20は、NOR回路34及び35を含む。NOR回路34及び35はラッチを形成し、2つのラッチ入力としてモードレジスタセット信号MRS及びスタート信号STTZが供給される。
【0033】
初期状態に於いては、モードレジスタセット信号MRS及びスタート信号STTZは共にLOWである。このときロック信号LockzがLOWである状態が、ラッチに保持されている。
半導体記憶装置10への電源投入によりスタート信号STTZがHIGHになると、ロック信号LockzがHIGHになり、この状態がラッチに保持される。従って、その後スタート信号STTZがLOWに戻っても、ロック信号LockzはHIGHのままである。ロック信号LockzがHIGHになることで、NMOSトランジスタ31−1乃至31−nが導通されて、各NMOSトランジスタに所定の量の電流が流れる。この電流量の総計(各電流量のn倍)が、所定の動作状態での半導体記憶装置10の電流消費量を模擬する。
【0034】
その後モードレジスタセット信号MRSがHIGHになると(スタート信号STTZはLOW)、ロック信号LockzはLOWに戻り、この状態がラッチに保持される。従って、その後モードレジスタセット信号MRSがLOWに戻っても、ロック信号LockzはLOWにとどまる。
従って、半導体記憶装置10の動作開始に伴ってモードレジスタ信号MRSがHIGHになると、ダミー電流発生回路21は動作を停止することになる。
【0035】
図4は、DLL回路22の構成を示す構成図である。図4は、DLL回路22をデータ出力タイミング調整用に用いる場合を示す。
図4のDLL回路22は、可変遅延回路43、位相比較器44、遅延制御回路45、ダミー可変遅延回路46、ダミー出力回路47、ダミー入力回路48、及び停止回路49を含む。
【0036】
クロックバッファ11(図1参照)に入力されたクロック信号CLKは、停止回路49に供給され、互いに同一の位相を有する2つのクロック信号i−clk1及びi−clk2として、停止回路49から出力される。クロック信号i−clk1は、可変遅延回路43によって適当な遅延量だけ遅延されて、I/Oデータバッファ/レジスタ14に入力される。I/Oデータバッファ/レジスタ14では、供給された内部クロック信号を同期信号として用いて、バンク18から供給されるデータDATAをラッチする。ラッチされたデータDATAは、I/Oデータバッファ/レジスタ14から半導体記憶装置10の外部にデータDQとして供給される。
【0037】
クロック信号CLK入力からI/Oデータバッファ/レジスタ14までの経路には、回路固有の遅延が発生するため、I/Oデータバッファ/レジスタ14から外部に出力されるデータDQは、入力クロック信号CLKとはタイミングのずれたものとなる。このI/Oデータバッファ/レジスタ14から外部に出力されるデータDQを、外部から入力されるクロック信号CLKと所定のタイミング関係に合わせるために、主に位相比較器44、遅延制御回路45、及びダミー可変遅延回路46からなるDLL回路22が用いられる。
【0038】
クロック信号i−clk2は、ダミー可変遅延回路46に供給される。ダミー可変遅延回路46は、可変遅延回路43と同一の遅延量だけ、クロック信号i−clk2を遅延するように制御される。ダミー可変遅延回路46から出力される遅延されたクロック信号は、I/Oデータバッファ/レジスタ14を模擬するダミー出力回路47に供給される。ダミー出力回路47から出力されるクロック信号は、クロックバッファ11と同一の遅延特性を有するダミー入力回路48を介して、ダミークロック信号d−i−clkとして、位相比較器44に入力される。
【0039】
位相比較器44は、クロック信号i−clk2とダミークロック信号d−i−clkとを、位相に関して比較をする。両クロック信号が同一の位相となるように、位相比較器44は、遅延制御回路45を介してダミー可変遅延回路46の遅延量を制御する。これによって、ダミー出力回路47から出力されるクロック信号が、入力クロック信号CLKと所定のタイミング関係になるように制御される。
【0040】
可変遅延回路43及びI/Oデータバッファ/レジスタ14の総遅延量は、ダミー可変遅延回路46及びダミー出力回路47の総遅延量と同一である。従って、ダミー出力回路47から出力されるクロック信号が、入力クロック信号CLKと所定のタイミング関係にある場合、I/Oデータバッファ/レジスタ14から外部に出力されるデータDQは、入力クロック信号CLKとこの所定のタイミング関係にあることになる。
【0041】
停止回路49は、起動時制御回路20からロック信号Lockzを受け取り、ロック信号LockzがLOWの場合には、クロック信号i−clk2の供給を停止する。これによって、半導体記憶装置10が通常動作をしている間は、DLL回路22のタイミング調整動作を停止して、内部クロック信号のタイミングを固定すると共に、消費電力を削減することが出来る。
【0042】
図5は、停止回路49の回路構成を示す回路図である。停止回路49は、インバータ51乃至53及びNAND回路54を含む。ロック信号LockzがNAND回路54の一方の入力に供給され、もう一方の入力にはクロックバッファ11からのクロック信号が入力される。従って、ロック信号LockzがHIGHの場合のみ、クロック信号i−clk2が出力されることになる。インバータ51及び52は、クロック信号i−clk1の位相をクロック信号i−clk2の位相に合わせるために設けられる。
【0043】
図6は、可変遅延回路の回路構成を示す回路図である。図4の可変遅延回路43及びダミー可変遅延回路46は、図6に示す同一の回路構成を有する。
図6の可変遅延回路は、複数のインバータ101、複数のインバータ102、複数のインバータ103、複数のNAND回路104、及び複数のNAND回路105を含む。ある一つのインバータ103と対応する一つのNAND回路105とは、1段の遅延素子を構成し、複数のインバータ103と複数のNAND回路105とで複数段の遅延素子列を構成する。各NAND回路104に供給される制御信号TC1乃至TC8は、遅延制御回路45から供給される制御信号であり、詳しくは後ほど説明する。制御信号TC1乃至TC8は、隣接する2つのみがHIGHであり残りはLOWである信号である。
【0044】
入力として供給される入力信号SIは、複数のインバータ101を介して、複数のNAND回路104に供給される。制御信号TC1乃至TC8のうちでHIGHである信号を受け取るNAND回路104を介して、入力信号SIは、複数のインバータ103と複数のNAND回路105とで構成される遅延素子列に入力される。入力信号SIは、遅延素子列を伝播して、更に複数のインバータ102を通過した後に、出力信号SOとして出力される。従って、制御信号TC1乃至TC8のうちでHIGHである信号の位置に応じて、入力信号SIが通過する遅延素子の段数が異なることになる。この位置によって、入力信号SIをどの程度遅延させるのかを制御することが出来る。
【0045】
図7は、遅延制御回路45の回路構成を示す回路図である。この遅延制御回路45が、前述の制御信号TC1乃至TC8を生成する。
遅延制御回路45は、NOR回路121−1乃至121−8、インバータ122−1乃至122−8、NAND回路123−1乃至123−8、NMOSトランジスタ124−1乃至124−8、NMOSトランジスタ125−1乃至125−8、NMOSトランジスタ126−1乃至126−8、及びNMOSトランジスタ127−1乃至127−8を含む。リセット信号RがLOWにされると、遅延制御回路45はリセットされる。即ち、リセット信号RがLOWになると、NAND回路123−1乃至123−8の出力がHIGHになり、インバータ122−1乃至122−8の出力がLOWになる。NAND回路123−1乃至123−8とインバータ122−1乃至122−8との各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Rで設定された初期状態は、リセット信号RがHIGHに戻っても保持される。
【0046】
この初期状態では、図7に示されるように、NOR回路121−1の出力TC1はHIGHであり、NOR回路121−2乃至121−8の出力TC2乃至TC8はLOWである。即ち出力TC1だけがHIGHである。
位相調整対象の信号に関して、遅延量を大きくする必要がある場合には、信号線A及びBに交互にHIGHパルスを供給する。まず信号線Aに信号φSEのHIGHパルスが供給されると、NMOSトランジスタ124−1がオンになる。このときNMOSトランジスタ126−1がオンであるので、NAND回路123−1の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ122−1の出力はHIGHになり、この状態がNAND回路123−1とインバータ122−1からなるラッチに保持される。またこの時出力TC2はHIGHからLOWに変化する。従ってこの状態では、出力TC1及びTC2がHIGHになる。
【0047】
次に信号線Bに信号φSOのHIGHパルスが供給されると、NMOSトランジスタ124−2がオンになる。このときNMOSトランジスタ126−2がオンになっているので、NAND回路123−2の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ122−2の出力はHIGHになり、この状態がNAND回路123−2とインバータ122−2からなるラッチに保持される。またこの時出力TC1はHIGHからLOWに変化し、出力TC3はLOWからHIGHに変化する。従ってこの状態では、出力TC2及びTC3がHIGHになる。
【0048】
このように信号線A及びBに交互にHIGHパルスを供給することで、出力TC1乃至TC8のうちで、2つHIGHである隣接する出力を一つずつ右にずらしていくことが出来る。
遅延量を小さくする必要がある場合には、信号線C及びDに交互にHIGHパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。このようにして生成された制御信号TC1乃至TC8を、可変遅延回路に供給することで、位相調整対象である信号の遅延量を自由に調整することが出来る。
【0049】
信号線A乃至Dに供給されるのは、信号φSE、φSO、φRE、及びφROである。これらの信号φSE、φSO、φRE、及びφROは、図4の位相比較器44によって生成される。
図8は、位相比較器44の回路構成を示す回路図である。
図8の位相比較器は、エッジタイミング比較回路130、バイナリカウンタ160、及びパルス生成回路180を含む。
【0050】
エッジタイミング比較回路130は、NAND回路131乃至144、インバータ145乃至148、及びNOR回路149を含む。バイナリカウンタ160は、NAND回路161乃至168及びインバータ169乃至171を含む。パルス生成回路180は、NAND回路181乃至186、複数のインバータ187乃至192を含む。
【0051】
エッジタイミング比較回路130は、入力信号S1及びS2を受け取り、入力信号S1及びS2の何れの立ち上がりエッジが先であるかを判断する。入力信号S1及びS2の一方がダミークロック信号d−i−clkに対応し、もう一方がクロック信号c−clk2に対応する。
例えば入力信号S1の立ち上がりエッジが先行する場合には、NAND回路131及び132からなるラッチの出力L1及びL2は、それぞれLOW及びHIGHとなる。またNAND回路133及び134からなるラッチの出力L3及びL4もまた、それぞれLOW及びHIGHとなる。
【0052】
その後、両方の入力信号S1及びS2がHIGHになると、NAND回路136の出力がLOWとなり、NOR回路149の出力が所定の期間だけHIGHになる。このNOR回路149からの出力は、NAND回路137乃至140からなるゲートを開き、ラッチ出力L1乃至L4が反転されてNAND回路141乃至144からなる2つのラッチに入力される。従って、NAND回路141及び142からなるラッチの出力φb及びφcは、それぞれHIGH及びLOWとなる。またNAND回路143及び144からなるラッチの出力φd及びφeは、それぞれHIGH及びLOWとなる。
【0053】
従って入力信号S1の立ち上がりエッジが先行する場合には、パルス生成回路180のNAND回路181が出力をLOWに変化させることになる。
逆に入力信号S2の立ち上がりエッジが入力信号S1の立ち上がりエッジよりも十分に先行する場合には、ラッチ出力φb及びφcはLOW及びHIGHとなり、またラッチ出力φd及びφeもまたLOW及びHIGHとなる。従って、パルス生成回路180のNAND回路182が出力をLOWに変化させることになる。
【0054】
入力信号S2の立ち上がりエッジが入力信号S1の立ち上がりエッジより先行するが、その時間差が小さい場合、NAND回路135及びインバータ148による信号遅延の影響で、NAND回路133及び134からなるラッチの出力L3及びL4は、それぞれLOW及びHIGHとなる。この場合、ラッチ出力φb及びφcはLOW及びHIGHであり、ラッチ出力φd及びφeはHIGH及びLOWとなる。従って、パルス生成回路180のNAND回路181及び182は、出力をHIGHのまま変化させない。
【0055】
このように、入力信号S1及びS2の立ち上がりエッジ間の時間差が小さく、両方の立ち上がりエッジが一致していると見なしてよい場合には、図6の位相比較回路は出力を生成しない構成となっている。
バイナリカウンタ160は、エッジタイミング比較回路130のNAND回路136からの信号を1/2分周して、分周信号D1をインバータ171から出力すると共に、この分周信号の反転信号D2をインバータ170から出力する。NAND回路136からの信号は、入力信号S1及びS2と同一の周期の信号である。従ってバイナリカウンタ160から出力される分周信号D1が、例えば入力信号の偶数番目のサイクルでHIGHになるとすると、分周信号D2は奇数番目のサイクルでHIGHになる。
【0056】
パルス信号生成回路180に於いては、上述のように、入力信号S1が先行する場合にはNAND回路181の出力がLOWになり、入力信号S2が十分に先行する場合にはNAND回路182の出力がLOWになる。
入力信号S1が先行する場合には、NAND回路181の出力がインバータ187によって反転されて、HIGHの信号がNAND回路183及び184に供給される。NAND回路183には更に分周信号D1が供給され、NAND回路184には更に分周信号D2が供給される。従ってこの場合には、パルス信号生成回路180は、信号φSE及びφSOとして、交互にHIGHパルスを出力することになる。
【0057】
入力信号S2が十分に先行する場合には、NAND回路182の出力がインバータ188によって反転されて、HIGHの信号がNAND回路185及び186に供給される。NAND回路185には更に分周信号D1が供給され、NAND回路186には更に分周信号D2が供給される。従ってこの場合、パルス信号生成回路180は、信号φRO及びφREとして、交互にHIGHパルスを出力することになる。
【0058】
これらの信号φSE、φSO、φRO、及びφREが、図7の遅延制御回路45に供給される。従って、ダミークロック信号d−i−clk及びクロック信号c−clk2のどちらの立ち上がりエッジが先行しているかに応じて、図7の遅延制御回路45を介して、図6の可変遅延回路の遅延量を制御することが出来る。
図9は、図1のstt発生回路19の回路構成を示す回路図である。
【0059】
図9のstt発生回路19は、抵抗61乃至63、NMOSトランジスタ64及び65、及びインバータ66及び67を含む。電源電圧VCCが供給されていない電位0Vの状態では、スタート信号STTZはLOWである。このときNMOSトランジスタ64及び65はOFFである。電源電圧VCCが投入されて電位が上昇していくと、その電位がスタート信号STTZとして現れる。電位が更に上昇して所定値以上になり、NMOSトランジスタ65が導通して、抵抗63の電流供給能力を上回るようになると、スタート信号STTZは再びLOWに戻る。
【0060】
このようにして、図2に示されるようなスタート信号STTZを生成することが出来る。
前述のようにダミー電流発生回路21は、半導体記憶装置10の電流消費を模擬するものである。従ってダミー電流発生回路21は、半導体記憶装置10が通常動作時に実際に消費する電流を、その電流量だけではなく、チップ内での電流消費位置をも模擬することが好ましい。
【0061】
図10は、チップ内での電流消費の位置を模式的に示す図である。
チップ70に於いて、電源電圧端子71に供給される電源電圧VCCは、長距離配線抵抗72を含む長距離配線73を介して、チップ70内部の各位置に供給される。各内部回路74は、電源電圧VCCを受け取り、例えばI[mA]の電流を消費する。一般に半導体装置に於いては、図10の例に模式的に示されるように、電流はチップ70内部の各位置で消費される。
【0062】
図11は、ダミー電流発生回路21がチップ内の一箇所に設けられた場合の問題点を示す図である。
図11のチップ70には、ダミー電流発生回路21が一つの回路として一箇所に設けられる。ダミー電流発生回路21は、電源電圧端子71から長距離配線抵抗72を含む長距離配線73を介して供給される電源電圧VCCを消費することで、図10に示される電流消費を模擬するものである。図10に於けるチップ70全体の電流消費量は6I[mA]であるから、ダミー電流発生回路21が6I[mA]の電流を消費すれば、電流量に関しては図10の状況を模擬することになる。しかしながら、ダミー電流発生回路21が一箇所で6I[mA]の電流を消費してだけであるため、例えば図面左下に示される位置aに於いては、電圧降下の状況が図10とは異なることになる。
【0063】
図12は、ダミー電流発生回路21がチップ内の複数箇所に分散して設けられた場合を示す図である。
図12のチップ70に於いて、ダミー電流発生回路21は、分割された複数の回路21−1乃至21−6として、複数の位置に分散して設けられる。ダミー電流発生回路21−1乃至21−6は、電源電圧端子71から長距離配線抵抗72を含む長距離配線73を介して供給される電源電圧VCCを消費することで、図10に示される電流消費を模擬する。図10に於けるチップ70内部での電流消費を電流量だけでなく位置に関しても模擬するためには、ダミー電流発生回路21−1乃至21−6が各々I[mA]の電流を消費すればよい。
【0064】
このようにダミー電流発生回路21を分割して複数の回路として分散配置することで、半導体装置の電流消費を総電流量だけでなく電流消費位置に関しても模擬することが可能となる。
図13は、図3に示されるダミー電流発生回路21の複数の電流消費部31−1乃至31−nの各々に関して、別の実施例を示す図である。図13は、一つの電流消費部の構成を示す。
【0065】
図13の電流消費部31Aは、NMOSトランジスタ32Aと金属抵抗33とを含む。一般にトランジスタには製品毎のばらつきがあると共に、温度に変動があるとトランジスタの温度特性によって、消費電流が変動してしまう。これを避けるために、図13の電流消費部31Aに於いては、製品毎にばらつきが小さくまた温度特性による変動が小さな金属抵抗33を用いる。NMOSトランジスタ32Aは、スイッチの役割を果たし、電流量は主として金属抵抗33の抵抗値によって決定される。
【0066】
このような構成にすれば、ダミー電流発生回路21における電流消費量を高い精度で設定することが可能になる。
図14は、DLL回路を入力用及び出力用に別々に設けた場合の半導体記憶装置の例を示す構成図である。図14に於いて図1と同一の構成要素は同一の番号で参照し、その説明は省略する。
【0067】
図14の半導体記憶装置10Aには、入力同期用の内部クロック信号を生成するDLL回路22−INと、出力同期用の内部クロック信号を生成するDLL回路22−OUTが設けられる。またDLL回路22−INとDLL回路22−OUTとに対応して、ダミー電流発生回路21−IN及び21−OUTが設けられる。
【0068】
DLL回路22−INが生成する内部クロック信号は、コマンドデコーダ12、アドレスバッファ/レジスタ13、及びI/Oデータバッファ/レジスタ14に供給されて、各々に対応する入力信号を取り込むための同期信号として用いられる。またこの内部クロック信号は、半導体記憶装置10Aの各内部回路に同期信号として供給される。DLL回路22−OUTが生成する内部クロック信号は、I/Oデータバッファ/レジスタ14に供給されて、データを出力するための同期信号として用いられる。
【0069】
ダミー電流発生回路21−INは、入力信号を取り込む際の半導体記憶装置10Aの電流消費を模擬して、第1の所定の電流量を消費する。ダミー電流発生回路21−OUTは、データを出力する際の半導体記憶装置10Aの電流消費を模擬して、第2の所定の電流量を消費する。この電流消費を模擬している期間内に、DLL回路22−INとDLL回路22−OUTとが、それぞれの内部クロック信号のタイミングを調整する。その後内部クロック信号のタイミングを固定して、DLL回路22−INと22−OUTとの動作を停止する。
【0070】
図14に於いて、電源ノードは分離されて、入力用の電源ノードに供給される入力電源電圧Vinと、出力用の電源ノードに供給される出力電源電圧Voutとが用いられる。入力電源電圧Vinは、模擬期間にはダミー電流発生回路21−INで消費され、通常動作時の信号入力動作期間にはコマンドデコーダ12、アドレスバッファ/レジスタ13、及びI/Oデータバッファ/レジスタ14で消費される。出力電源電圧Voutは、模擬期間にはダミー電流発生回路21−OUTで消費され、通常動作時のデータ出力動作期間にはI/Oデータバッファ/レジスタ14で消費される。
【0071】
このように、入力用及び出力用に別々のDLL回路が設けられている場合には、入力用及び出力用の電源電圧を別にして、それぞれの電源電圧に対して半導体装置の通常動作中の電流消費を模擬して、模擬した電流消費の条件下で内部クロック信号のタイミング調整をすればよい。
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で自由に変形・変更が可能である。
【0072】
【発明の効果】
本発明に於いては、半導体装置の特定の動作状態に於ける電流消費の条件に相当する所定量の電流を電流消費回路で消費して、この条件下でDLL回路等のタイミング安定化回路を用いて内部クロック信号のタイミングを調整する。このタイミング調整は、半導体装置に電源が投入された直後に実行される。タイミングが調整された後に半導体装置が動作を開始すると、電流消費回路は動作停止し、またタイミング安定化回路も動作を停止して内部クロック信号を調整されたタイミングに固定する。以降、この固定されたタイミングの内部クロック信号が常時使用されることになる。従って、半導体装置が動作開始後に上記特定の動作状態に入った場合には、この動作状態での電流消費の条件下で予めタイミング調整された内部クロック信号が、丁度最適なタイミングを有することになる。
【0073】
このように本発明に於いては、電源投入直後に模擬として所定量の電流を消費して、この条件下で内部クロック信号のタイミングを調整し、調整完了後にタイミングを固定する。従って動作開始後は、所定の動作時に電流が消費される条件下に於いて、適切なタイミングの内部クロック信号を用いることが可能になる。これによってノイズの影響を受けることなく安定した動作を実現すると共に、タイミング安定化回路が消費していた電流分を削減することが出来る。
【図面の簡単な説明】
【図1】本発明による半導体装置の実施例を示す構成図である。
【図2】本発明による半導体記憶装置の動作を説明するためのタイミング図である。
【図3】起動時制御回路及びダミー電流発生回路の回路構成を示す回路図である。
【図4】DLL回路の構成を示す構成図である。
【図5】停止回路の回路構成を示す回路図である。
【図6】可変遅延回路の回路構成を示す回路図である。
【図7】遅延制御回路の回路構成を示す回路図である。
【図8】位相比較器の回路構成を示す回路図である。
【図9】図1のstt発生回路の回路構成を示す回路図である。
【図10】チップ内での電流消費の位置を模式的に示す図である。
【図11】ダミー電流発生回路がチップ内の一箇所に設けられた場合の問題点を示す図である。
【図12】ダミー電流発生回路がチップ内の複数箇所に分散して設けられた場合を示す図である。
【図13】図3に示されるダミー電流発生回路の複数の電流消費部の各々について別の実施例を示す図である。
【図14】DLL回路を入力用及び出力用に別々に設けた場合の半導体記憶装置の例を示す構成図である。
【図15】DLL回路を用いてデータ出力タイミングを調整する回路の構成図である。
【符号の説明】
10 半導体記憶装置
11 クロックバッファ
12 コマンドデコーダ
13 アドレスバッファ/レジスタ
14 I/Oデータバッファ/レジスタ
15 制御信号ラッチ
16 モードレジスタ
17 コラムアドレスカウンタ
18 複数のバンク
19 stt発生回路
20 起動時制御回路
21 ダミー電流発生回路
22 DLL回路
Claims (9)
- 所定の動作を実行する半導体装置であって、
内部クロック信号のタイミング調整を行うタイミング安定化回路と、
該半導体装置が該所定の動作をしていないときに動作し、所定量の電流を消費することによって該半導体装置が該所定の動作時に電流を消費する条件を模擬する電流消費回路と、
電源投入時に該タイミング安定化回路及び該電流消費回路を動作させて該条件の下で該タイミング調整を実行させ、その後該タイミング安定化回路のタイミング調整と該電流消費回路の動作とを停止させる起動時制御回路
を含むことを特徴とする半導体装置。 - 電源投入を検出して第1の信号を生成する回路を更に含み、前記起動時制御回路は該第1の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作させることを特徴とする請求項1記載の半導体装置。
- 前記半導体装置の動作開始に伴って供給される外部入力に応じて第2の信号を生成する回路を更に含み、前記起動時制御回路は該第2の信号に応じて前記タイミング安定化回路及び前記電流消費回路を動作停止させることを特徴とする請求項2記載の半導体装置。
- 前記電流消費回路は少なくとも一つのトランジスタを含むことを特徴とする請求項1記載の半導体装置。
- 前記電流消費回路は前記少なくとも一つのトランジスタと直列に接続される抵抗を更に含むことを特徴とする請求項3記載の半導体装置。
- 前記少なくとも一つのトランジスタのON抵抗は前記抵抗の抵抗値よりも小さく、該抵抗の抵抗値の温度依存変化は該少なくとも一つのトランジスタのON抵抗の温度依存変化よりも小さいことを特徴とする請求項5記載の半導体装置。
- 前記電流消費回路は、前記半導体装置内の複数の位置に分散して配置され各々が電流を消費する複数の回路を含むことを特徴とする請求項1記載の半導体装置。
- 前記タイミング安定化回路はDLL回路を含むことを特徴とする請求項1記載の半導体装置。
- 別個の内部クロック信号のタイミング調整を各々が行う前記タイミング安定化回路を含む複数のタイミング安定化回路と、
別個に供給される電源電圧に対して対応する所定量の電流を各々が消費する前記電流消費回路を含む複数の電流消費回路
を更に含み、前記起動時制御回路は電源投入時に該複数のタイミング安定化回路と該複数の電流消費回路とを動作させ、その後該複数のタイミング安定化回路のタイミング調整と該複数の電流消費回路の動作とを停止させることによって、該半導体装置が該内部クロック信号の各々を用いて動作する各条件下で予め該タイミング調整を実行させることを特徴とする請求項1記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225698A JP4031859B2 (ja) | 1998-02-03 | 1998-02-03 | 半導体装置 |
US09/107,138 US5990730A (en) | 1998-02-03 | 1998-06-30 | Semiconductor device with stable operation and reduced power consumption |
KR1019980026735A KR100279115B1 (ko) | 1998-02-03 | 1998-07-03 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225698A JP4031859B2 (ja) | 1998-02-03 | 1998-02-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11219587A JPH11219587A (ja) | 1999-08-10 |
JP4031859B2 true JP4031859B2 (ja) | 2008-01-09 |
Family
ID=12077705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2225698A Expired - Fee Related JP4031859B2 (ja) | 1998-02-03 | 1998-02-03 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5990730A (ja) |
JP (1) | JP4031859B2 (ja) |
KR (1) | KR100279115B1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4178225B2 (ja) * | 1998-06-30 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 集積回路装置 |
JP3312602B2 (ja) * | 1998-10-28 | 2002-08-12 | 日本電気株式会社 | 半導体記憶装置 |
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JP3762988B2 (ja) | 2002-07-09 | 2006-04-05 | 独立行政法人産業技術総合研究所 | クロック信号タイミング調整のための遅延回路を有するデジタル回路 |
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JP3272914B2 (ja) * | 1995-08-31 | 2002-04-08 | 富士通株式会社 | 同期型半導体装置 |
JP4070255B2 (ja) * | 1996-08-13 | 2008-04-02 | 富士通株式会社 | 半導体集積回路 |
JPH10228768A (ja) * | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1998
- 1998-02-03 JP JP2225698A patent/JP4031859B2/ja not_active Expired - Fee Related
- 1998-06-30 US US09/107,138 patent/US5990730A/en not_active Expired - Lifetime
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060705 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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