KR100673146B1 - 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로 - Google Patents

불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로에 관한 것으로서, 불휘발성 강유전체 캐패시터를 이용하는 RFID의 파워-온 리셋 회로에서 파워-온 리셋시 전류 소모를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 래치부, 풀다운 제어수단, 풀업 전류 공급부, 리셋전압 조정부, 풀업 조정부, 및 리셋신호 출력부를 구비하고, 상술된 래치부, 풀다운 제어수단, 풀업 전류 공급부, 및 리셋신호 출력부에 각각 전류의 흐름을 제한하기 위한 고저항값의 전류 제한 저항 소자를 구비하여 파워-온 리셋 동작시에 작은 전류가 흐르도록 하고, 파워-온 리셋신호의 발생 이후에는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 한다.

Description

불휘발성 강유전체 메모리를 포함하는 ＲＦＩＤ에서의 파워-온 리셋 회로{Power-On reset circuit in RFID with non-volatile ferroelectric memory}
도 1은 종래기술에 따른 파워-온 리셋 회로의 회로도.
도 2a 및 도 2b는 종래기술에 따른 파워-온 리셋 회로의 동작 타이밍도.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID의 전체 구성도.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로의 회로도.
도 5는 본 발명에 따른 파워-온 리셋 회로의 동작 타이밍도.
본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로에 관한 것으로서, 불휘발성 강유전체 캐패시터를 이용하는 RFID의 파워-온 리셋 회로에서 파워-온 리셋시 전류 소모를 감소시킬 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
이러한 불휘발성 강유전체 메모리를 기억소자로 사용하는 시스템에 있어서, 시스템 컨트롤러가 칩 인에이블 신호를 불휘발성 강유전체 메모리 칩으로 출력하면, 메모리 칩 내의 메모리 장치는 칩 인에이블 신호에 따라 칩의 메모리 셀을 동작시키기 위한 칩 내부 컨트롤 신호를 발생시킨다. 데이터는 이러한 칩 내부 컨트롤 신호에 따라 메모리 셀에 기록되거나 읽혀진다.
또한, 불휘발성 강유전체 메모리를 사용하는 시스템은 불휘발성 강유전체 메모리에 처음 전원의 인가시 코드 레지스터에 저장된 데이터를 읽어들여 다시 셋업해야 할 필요성이 있다. 이러한 코드 레지스터 읽기 동작은 파워-온 리셋신호를 이용하도록 한다.
종래의 리셋회로는 전원전압의 파워-업 슬로프(Slope)에 의해 리셋신호의 발생 전압이 많은 영향을 받도록 구성된다. 이에 따라, 리셋신호는 파워-온 슬로프 가 완만해지면 낮은 전원전압에서도 발생되는 문제점이 있다.
도 1은 이러한 종래의 파워-온 리셋회로에 관한 회로도이다.
종래의 파워-온 리셋회로는 PMOS트랜지스터 P1,P2와, 캐패시터 C1 및 인버터 IV1~IV3을 구비한다.
여기서, 풀업 전류 소스인 PMOS트랜지스터 P1는 전원전압 VDD 인가단과 캐패시터 C1 사이에 연결되어 게이트 단자를 통해 접지전압이 인가된다. 이러한 PMOS트랜지스터 P1는 항상 턴온 상태를 유지하여 풀업 전류를 공급한다. 캐패시터 C1는 NMOS 캐패시터로 이루어지며, PMOS트랜지스터 P1와 접지전압 VSS 인가단 사이에 연결된다. 그리고, PMOS트랜지스터 P2는 전원전압 VDD 인가단과 인버터 IV1의 출력단 사이에 연결되어 게이트 단자를 통해 인버터 IV2의 출력이 인가된다. 인버터 IV3는 인버터 IV2의 출력을 반전하여 리셋신호 RESET를 출력한다.
이러한 구성을 갖는 종래의 파워-온 리셋회로는 리셋신호 RESET의 슬로프가 채널 저항을 갖는 풀업 전류원인 PMOS트랜지스터 P1과 캐패시터 C1 사이의 RC 딜레이 시간에 의해 결정된다.
따라서, 메모리 칩이 안정적으로 동작하기 위해서는 파워 업 동작이 일정시간 내에 이루어져야 한다. 그런데, 코드 레지스터에서 어떠한 원인으로 인해 파워 업 시간이 일정 시간을 초과하게 되면, 코드 레지스터에 저장된 데이타는 파괴된다.
도 2a 및 도 2b는 각각 전원전압 VDD이 빠른 기울기로 증가하는 경우와 느린 기울기로 증가하는 경우에 리셋신호 RESET가 발생되는 것을 나타낸 타이밍도이다.
도 2a에 도시된 바와 같이, 전원전압이 빠른 기울기로 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 상승하게 되면, 일정한 전압(T3 시점) 이상에서 파워-온 리셋신호 POR가 발생하게 됨을 알 수 있다.
이에 반하여, 도 2b에서와 같이, 전원전압이 느린 기울기로 서서히 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 상승하게 되면, 도 2a의 경우보다 더 많은 시간 동안 캐패시터 C1가 프리차지 된다. 따라서, 캐패시터 C1의 센싱 레벨이 빠르게 높아짐으로써 낮은 전압(T2 시점)에서 파워-온 리셋신호 POR가 발생됨을 알 수 있다.
이처럼, 전원전압의 변화 정도에 따라 리셋신호의 발생이 불안정하게 되어 정상 전압보다 낮은 전압에서 코드 레지스터를 동작시키게 될 수 있다. 그렇게 되면, 코드 레지스터에 저장된 데이터가 잘못 읽혀지게 되거나 불충분한 상태로 재저장(Restore) 되는 동작이 수행되어 코드 레지스터에 오류를 유발하게 되는 문제점이 있다.
따라서, 어떠한 파워-업 슬로프에서도 일정한 전압 이상에서 파워-온 리셋신호 POR가 발생할 수 있도록 하는 회로가 절실히 요구된다. 이러한 파워-온 리셋 회로에서의 리셋신호의 제어는 RFID(Radio Frequency Identification) 장치의 전류 소모를 줄이는데 큰 영향을 미치게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 불휘발성 강유전체 캐패시터를 이용하는 RFID의 파워-온 리셋 회로에서 파워-온 슬로프에 무관하게 전원전압이 일정 수준 이상이 되는 경우에만 안정적으로 리셋신호가 발생되도록 하여 전류 소모를 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로는, 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부; 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 제 2노드의 전압 레벨에 따라 제 1노드를 풀다운 제어하는 풀다운 제어수단; 제 2노드의 전압 레벨에 따라 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부; 전원전압을 일정 수준 전압강하시켜 제 2노드에 출력하는 리셋전압 조정부; 셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리셋신호의 천이 이후에 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부; 및 제 1노드의 전압을 버퍼링하여 파워-온 리셋신호를 출력하는 리셋신호 출력부를 구비하고, 래치부, 풀다운 제어수단, 풀업 전류 공급부, 및 리셋신호 출력부는 각각 전류의 흐름을 제한하는 복수개의 전류 제한 저항 소자를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID의 전체 구성도이다. 본 발명의 RFID(Radio Frequency Identification) 장치는 크게 아날로그 블럭(100)과, 디지탈 블럭(200) 및 불휘발성 강유전체 메모리(FeRAM;non- volatile ferroelectric random access memory;300)를 구비한다.
여기서, 아날로그 블럭(100)은 전압 멀티플라이어(Voltage Multiplier;110), 전압 리미터(Voltage Limiter;120), 모듈레이터(Modulator;130), 디모듈레이터(Demodulator;140), 파워온 리셋부(Power On Reset;150) 및 클럭 발생부(160)를 구비한다.
그리고, 아날로그 블럭(100)의 안테나(10)는 외부의 리더기 또는 라이터기와 RFID 간에 무선 주파수 신호 RF를 송수신하기 위한 구성이다. 전압 멀티플라이어(110)는 안테나(10)로부터 인가되는 무선 주파수 신호 RF에 의해 RFID의 구동전압인 전원전압 VDD을 생성한다. 전압 리미터(120)는 안테나(10)로부터 인가된 무선 주파수 신호 RF의 전송 전압의 크기를 제한하여 디모듈레이터(140)와 클럭 발생부(160)에 출력한다.
또한, 모듈레이터(130)는 디지탈 블럭(200)으로부터 인가되는 응답 신호 RP를 모듈레이팅하여 안테나(10)에 전송한다. 디모듈레이터(140)는 전압 멀티플라이어(110)와 전압 리미터(120)의 출력전압에 따라 안테나(10)로부터 인가되는 무선 주파수 신호 RF에서 동작 명령 신호를 검출하여 명령신호 DEMOD를 디지탈 블럭(200)에 출력한다.
파워온 리셋부(150)는 전압 멀티플라이어(110)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워-온 리셋신호 POR를 디지탈 블럭(200)에 출력한다. 클럭 발생부(160)는 전압 멀티플라이어(110)의 출력 전압 VDD에 따라 디지탈 블럭(200)의 동작을 제어하기 위한 클럭 CLK를 디지탈 블럭(200)에 공급한다.
또한, 상술된 디지탈 블럭(200)은 아날로그 블럭(100)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클럭 CLK 및 명령신호 DEMOD를 인가받아 명령신호를 해석하고 제어신호 및 처리 신호들을 생성하여 아날로그 블럭(100)에 해당하는 응답신호 RP를 출력한다. 그리고, 디지탈 블럭(200)은 어드레스 ADD, 입/출력 데이터 I/O, 제어신호 CTR 및 클럭 CLK을 FeRAM(300)에 출력한다. FeRAM(300)은 불휘발성 강유전체 캐패시터 소자를 이용하여 데이타를 리드/라이트 하는 메모리 블럭이다.
이러한 구성을 갖는 RFID 칩의 수동 소자 전원은 안테나(10)에 전달된 전원을 이용하게 된다. 그런데, 장거리 동작을 위한 RFID 칩의 경우 안테나(10)에 전달되는 전원이 아주 미약하다. 이때, RFID 칩에 전달되는 전원에 비해 RFID 칩에서 소모되는 전원이 많으면 더 이상 RFID 칩의 전원이 상승하지 않게 된다.
RFID 칩에 전원이 공급되기 시작하면, 초기에는 파워-온 리셋 회로에서 전력을 전부 소모한다. 그리고, 파워-온 리셋신호 POR의 발생 이후에는 RFID 칩의 나머지 회로 블럭에서 전원을 사용하게 된다.
따라서, 파워-온 리셋 회로에서의 전력 소모는 매우 중요한 항목이 된다. 본 발명은 이러한 요구 조건을 만족시키기 위해 파워-온 리셋 회로의 구성이 고저항 소자를 이용하여 전류의 흐름을 제한하게 된다. 따라서, 파워-온 리셋 동작시에 1㎂ 이하의 작은 전류가 흐르도록 제어하여 전력 소모를 줄일 수 있도록 한다. 또한, 파워-온 리셋신호 POR의 발생 이후에는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 한다.
도 4는 도 3의 파워-온 리셋부(150)에 관한 상세 구성도이다.
파워-온 리셋부(150)는 풀다운 용량부 PD1,PD2와, 래치부(151)와, 풀업 용량부 PU1와, 풀업 전류 공급부(152)와, 리셋신호 출력부(153)와, 풀다운 조정부(154,155)와, 풀업 조정부(156) 및 리셋전압 조정부(157)를 구비한다.
여기서, 풀다운 용량부 PD1는 NMOS트랜지스터 N1과 캐패시터 C2를 구비한다. NMOS트랜지스터 N1는 노드 NPOR_2에 소스/드레인 단자가 연결되어 게이트 단자를 통해 접지전압이 인가된다. 그리고, 캐패시터 C2는 노드 NPOR_2와 연결된 NMOS 캐패시터로 이루어진다.
그리고, 래치부(151)는 저항 R1,R2와 PMOS트랜지스터 P3,P4 및 NMOS트랜지스터 N2~N4을 구비한다. 여기서, 저항 R1은 전원전압 VDD 인가단과 PMOS트랜지스터 P3,P4의 공통 소스단자 사이에 연결된다. PMOS트랜지스터 P3,P4와 NMOS트랜지스터 N2,N3는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS트랜지스터 N4는 NMOS트랜지스터 N2,N3의 공통 소스단자 사이에 연결되어 게이트 단자가 노드 NPOR_1와 연결된다. 저항 R2는 NMOS트랜지스터 N4와 그라운드 GND 전압단 사이에 연결된다. 이때, 저항 R1,R2은 저항값이 큰 저항소자를 사용하여 노드 NPOR_1,NPOR_2에 1㎂ 이하의 작은 전류가 흐르도록 한다.
또한, 풀업 용량부 PU1는 전원전압단과 노드 NPOR_1 사이에 연결되어 PMOS캐패시터로 구성된다. 풀업 전류 공급부(152)는 저항 R3과 PMOS트랜지스터 P5를 구비한다. 저항 R3는 전원전압단과 PMOS트랜지스터 P5 사이에 연결된다. PMOS트랜지스터 P5는 저항 R3과 노드 NPOR_1 사이에 연결되어 게이트 단자가 노드 NPOR_3에 연결된다. 이때, 저항 R3은 저항값이 큰 저항소자를 사용하여 노드 NPOR_1에 1㎂이하의 작은 전류가 흐르도록 한다.
리셋신호 출력부(153)는 저항 R4,R5과, PMOS트랜지스터 P6,P7 및 NMOS트랜지스터 N5,N6을 구비한다. 여기서, PMOS트랜지스터 P6,P7와 NMOS트랜지스터 N5,N6는 2개의 CMOS 인버터가 서로 연결된 구조를 갖는다. 즉, PMOS트랜지스터 P6와 NMOS트랜지스터 N5는 저항 R4과 저항 R5 사이에 직렬 연결되어 게이트 단자가 노드 NPOR_1에 연결된다. 그리고, PMOS트랜지스터 P7와 NMOS트랜지스터 N6는 저항 R4과 저항 R5 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P6, NMOS트랜지스터 N5의 공통 드레인 단자와 연결된다. PMOS트랜지스터 P7와 NMOS트랜지스터 N6의 공통 소스 단자를 통해 파워-온 리셋신호 POR가 출력된다.
또한, 저항 R4는 전원전압단과 PMOS트랜지스터 P6 사이에 연결되고, 저항 R5는 NMOS트랜지스터 N5과 그라운드 전압단과 연결되어 전류 제한 소자 역할을 수행한다. 이때, 저항 R4,R5은 저항값이 큰 저항소자를 사용하여 파워-온 리셋부(150)에 1㎂ 이하의 작은 전류가 흐르도록 한다.
또한, 풀다운 조정부(154)는 노드 NPOR_1와 접지전압단 사이에 연결되어 게이트 단자가 노드 NPOR_3에 연결된다. 풀다운 조정부(155)는 저항 R6과 NMOS트랜지스터 N8을 구비한다. 여기서, 저항 R6은 노드 NPOR_3와 NMOS트랜지스터 N8 사이에 연결된다. 그리고, NMOS트랜지스터 N8는 저항 R6과 접지전압단 사이에 연결되어 게이트 단자가 노드 NPOR_1에 연결된다. 풀다운 용량부 PD2는 노드 NPOR_3에 소스/드레인 단자가 연결되어 게이트 단자를 통해 접지전압이 인가되는 NMOS트랜지 스터 N9를 구비한다. 이때, 저항 R6은 저항값이 큰 저항소자를 사용하여 노드 NPOR_3에 1㎂ 이하의 작은 전류가 흐르도록 한다.
풀업 조정부(156)는 PMOS트랜지스터 P8~P12와 NMOS트랜지스터 N10을 구비한다. 여기서, PMOS트랜지스터 P8는 소스/드레인 단자가 전원전압단에 연결되 게이트 단자가 NMOS트랜지스터 N10과 연결된다. 그리고, NMOS트랜지스터 N10는 PMOS트랜지스터 P8의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자가 드레인 단자와 공통 연결된다. PMOS트랜지스터 P9~P12는 전원전압단과 노드 NPOR_3 사이에 직렬 연결되어 게이트 단자가 PMOS트랜지스터 P8의 게이트 단자와 공통 연결된다.
리셋전압 조정부(157)는 NMOS트랜지스터 N11,N12와 스위치 SW를 구비한다. 여기서, NMOS트랜지스터 N11,N12는 전원전압단과 노드 NPOR_3 사이에 직렬 연결되어 게이트 단자가 스위치 SW에 연결된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 5의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 풀다운 용량부 PD1는 파워-온 리셋신호 POR의 출력이 천이하기 이전에 T1 구간에서 노드 NPOR_2의 전압을 그라운드 전압으로 커플링(Coupling)시킨다. 여기서, NMOS트랜지스터 N1는 동작 모드시 플로팅 상태를 유지하여 파워 다운 모드에서는 쇼트 상태를 유지한다.
그리고, 래치부(151)는 노드 NPOR_1,NPOR_2의 전압을 안정된 전압 레벨로 유지시킨다. 여기서, 저항 R1,R2는 노드 NPOR_1,NPOR_2의 전류를 제한하기 위한 저 항 소자이다.
즉, PMOS트랜지스터 P4의 턴온에 의해 전원전압 VDD의 레벨이 증가하면, 노드 NPOR_1로 전류 유입이 증가하게 되어 전원전압의 상승에 따라 노드 NPOR_1의 전압 레벨이 상승하게 된다. 그리고, 노드 NPOR_1의 전압 레벨이 상승하게 되면 NMOS트랜지스터 N4가 턴온되어 노드 NPOR_2가 안정적으로 로우 레벨을 유지하게 되고, 노드 NPOR_1는 전원전압 레벨의 상승에 따라 하이 레벨을 유지한다.
다음에, 풀다운 조정부(155)는 노드 NPOR_1의 전압에 의해 노드 NPOR_3의 상승전압을 안정되게 유지시킨다. 즉, 풀다운 조정부(155)가 없을 경우 노드 NPOR_3는 플로팅 상태가 되어 노드 NPOR_3의 전압 레벨이 불안정하게 된다. 여기서, 저항 R6는 노드 NPOR_3의 전류를 제한하기 위한 저항 소자이다. 그리고, 노드 NPOR_1가 하이 레벨을 유지할 경우 NMOS트랜지스터 N8가 턴온되어 노드 NPOR_3는 안정적인 로우 레벨을 유지한다.
이때, 풀다운 용량부 PD2는 노드 NPOR_1의 전압이 작을 경우 풀다운 조정부(155)의 전류 구동 능력이 아주 작게 되므로, 이를 보강하기 위해 노드 NPOR_3를 그라운드 전압으로 커플링시킨다.
이후에, 풀업 용량부 PU1는 파워-온 리셋신호 POR가 천이하기 이전의 파워-업 단계에서 노드 NPOR_1를 하이 전압으로 커플링시킨다. 그리고, 풀업 전류 공급부(152)는 노드 NPOR_3의 전압 레벨에 따라 파워-업 리셋신호 POR가 천이하기 이전에 노드 NPOR_1를 하이 전압으로 유지시킨다. 여기서, 저항 R3는 풀업 전류 공급부(152)의 전류를 제한하기 위한 저항 소자이다.
이어서, 리셋신호 출력부(153)는 노드 NPOR_1의 임계전압을 감지하여 파워-온 리셋신호 POR를 출력한다. 여기서, 저항 R4,R5은 노드 NPOR_1의 전류를 제한하기 위한 저항 소자이다. 이때, 풀다운 조정부(154)는 노드 NPOR_3의 전압이 임계전압에 다다르면 NMOS트랜지스터 N7가 턴온되어 노드 NPOR_1의 전압을 하이에서 로우로 천이시킨다.
이러한 본 발명의 파워-온 리셋신호 POR는 노드 NPOR_1의 전압 변화에 의해 발생되고, 노드 NPOR_1의 전압 변화는 노드 NPOR_3의 전압에 의해 결정된다. 따라서, 본 발명에서는 전원전압이 파워-온 리셋신호 POR를 발생시키기 위한 일정 레벨에 도달하기까지 노드 NPOR_3의 전압을 안정적으로 로우 레벨로 유지시키게 된다.
이에 따라, 풀업 조정부(156)는 PMOS트랜지스터 P9~P12의 셀프 바이어스(Self Bias) 게이트 전압을 이용하여 파워-온 리셋신호 POR의 발생 이후에 PMOS트랜지스터 P8가 턴온되도록 제어한다.
따라서, 파워-온 리셋신호 POR의 발생 이후에 노드 T2 구간에서 NPOR_3의 전압이 다시 전원전압 VDD 레벨로 상승된다. 즉, PMOS트랜지스터 P9~P12는 게이트 단자를 통해 인가되는 셀프 바이어스 게이트 전압에 따라 전원전압이 인가된 후 일정 레벨에 도달할 때까지는 노드 NPOR_3로의 전류 공급을 억제하고, 일정 레벨 이상이 되면 노드 NPOR_3로 전류를 공급하여 노드 NPOR_3의 전압을 전원전압 VDD 레벨 수준까지 풀업시킨다.
즉, 노드 NPOR_3의 전압은 초기에는 NMOS트랜지스터 N8에 의해 로우 레벨을 유지한다. 하지만, 전원전압 레벨이 서서히 증가하면서 노드 NPOR_3에 유출되는 전류와, 풀업 조정부(156) 및 리셋전압 조정부(157)에 의해 유입되는 전류에 의해 노드 NPOR_3의 전압 크기가 결정된다.
또한, 전원전압 강하 조정부인 리셋전압 조정부(157)는 NMOS트랜지스터 N11,N12의 문턱전압(Vth)을 이용해서 전원전압 VDD을 VDD-Vth로 전압강하시켜 노드 NPOR_3에 공급한다. 이때, 리셋전압 조정부(157)는 스위치 SW에 의해 직렬 연결된 NMOS트랜지스터 N11,N12의 개수를 조정함으로써 파워-온 리셋신호 POR가 발생되는 전압 레벨을 결정한다.
즉, 전원전압 VDD가 일정 레벨에 도달하기 전까지는 노드 NPOR_3에 리셋전압 조정부(157)에 의한 전류만 공급되어 NMOS트랜지스터 N7가 턴오프 상태를 유지한다. 하지만, 전원전압 VDD가 증가하여 리셋전압 조정부(157)에 의한 전류 공급과 풀업 조정부(156)에 의한 전류 공급이 노드 NPOR_3의 전류보다 커지게 되면 노드 NPOR_3의 전압은 하이 레벨로 천이된다.
이에 따라, NMOS트랜지스터 N7가 턴온되고 노드 NPOR_1의 전압이 풀다운되어 파워-온 리셋신호 POR가 발생된다. 이때, 노드 NPOR_1가 풀다운되면 NMOS트랜지스터 N8에 의한 전류 누출이 차단되고 풀업 조정부(156)에 의한 전류 공급이 개시되어 노드 NPOR_3의 전압은 보다 안정적으로 하이 레벨을 유지하게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 본 발명은 종래의 RC 지연 방법이 아닌 센싱 전류 레벨에 의해 파워-온 리셋신호를 발생하여 파워-업 슬로프에 무관한 파워-온 리셋신호를 발생하게 된 다.
둘째, 파워-온 리셋 회로에 고저항 소자를 이용하여 전류의 흐름을 제한함으로써 파워-온 리셋 동작시 전류 소모를 감소시킬 수 있도록 한다.
셋째, 본 발명은 파워-온 리셋 동작 이후에 래치 상태로 복귀하여 전류 경로를 차단함으로써 전류 소모를 줄이고, 센싱 전압 부근에서 글리치(Glitch) 발생을 제거할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (17)

  1. 전원전압의 레벨을 일정 기간 유지하여 제 1노드에 출력하는 래치부;
    상기 제 1노드의 전압 레벨에 따라 제 2노드를 풀다운 제어하고, 상기 제 2노드의 전압 레벨에 따라 상기 제 1노드를 풀다운 제어하는 풀다운 제어수단;
    상기 제 2노드의 전압 레벨에 따라 상기 제 1노드에 풀업 전류를 공급하는 풀업 전류 공급부;
    상기 전원전압을 일정 수준 전압강하시켜 상기 제 2노드에 출력하는 리셋전압 조정부;
    셀프 바이어스 게이트 전압에 따라 풀업 전류의 공급을 제어하여 파워-온 리셋신호의 천이 이후에 상기 제 2노드의 전압 레벨을 전원전압 레벨로 풀업시키는 풀업 조정부; 및
    상기 제 1노드의 임계전압을 감지하여 상기 파워-온 리셋신호를 출력하는 리셋신호 출력부를 구비하고,
    상기 래치부, 상기 풀다운 제어수단, 상기 풀업 전류 공급부, 및 상기 리셋신호 출력부는 각각 전류의 흐름을 제한하는 복수개의 전류 제한 저항 소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  2. 제 1항에 있어서,
    상기 파워-온 리셋신호가 천이하기 이전에 상기 래치부의 입력단을 그라운드 전압으로 커플링하는 제 1풀다운 용량부;
    상기 파워-온 리셋신호가 천이하기 이전에 상기 제 1노드를 하이 전압으로 커플링하는 풀업 용량부; 및
    상기 제 2노드를 그라운드 전압으로 커플링하는 제 2풀다운 용량부를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  3. 제 2항에 있어서, 상기 제 1풀다운 용량부는
    상기 입력단에 소스/드레인 단자가 연결되고 게이트 단자를 통해 접지전압이 인가되는 제 1모스 트랜지스터; 및
    상기 입력단에 접지전압을 공급하는 제 1모스 캐패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  4. 제 2항에 있어서, 상기 풀업 용량부는 상기 제 1노드에 전원전압을 공급하는 제 2모스 캐패시터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  5. 제 2항에 있어서, 상기 제 2풀다운 용량부는 상기 제 2노드에 소스/드레인 단자가 연결되고 게이트 단자를 통해 접지전압이 인가되는 제 2모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  6. 제 1항에 있어서, 상기 래치부는
    상기 전원전압의 입력단과 그 일단이 연결된 제 1전류 제한 저항 소자;
    접지전압단과 그 일단이 연결된 제 2전류 제한 저항 소자;
    상기 제 1노드의 전압 레벨에 따라 상기 제 2전류 제한 저항 소자의 전압을 공급하는 제 2모스 트랜지스터; 및
    상기 제 1전류 제한 저항 소자의 다른 일단과 상기 제 2모스 트랜지스터 사이에 연결되어 상기 전원전압의 레벨을 래치하는 CMOS 래치부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  7. 제 1항에 있어서, 상기 풀다운 제어수단은
    상기 제 1노드의 전압 레벨에 따라 상기 제 2노드를 풀다운 제어하는 제 1풀다운 조정부; 및
    상기 제 2노드의 전압 레벨에 따라 상기 제 1노드를 풀다운 제어하는 제 2풀다운 조정부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  8. 제 7항에 있어서, 상기 제 1풀다운 조정부는
    상기 제 1노드의 전압 레벨에 따라 접지전압을 공급하는 제 3모스 트랜지스터; 및
    상기 제 3모스 트랜지스터와 상기 제 2노드 사이에 연결된 제 3전류 제한 저항 소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  9. 제 7항에 있어서, 상기 제 2풀다운 조정부는 상기 제 1노드와 접지전압단 사이에 연결되어 게이트 단자가 상기 제 2노드와 연결된 제 4모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  10. 제 1항에 있어서, 상기 풀업 전류 공급부는 상기 제 2노드의 전압 레벨에 따라 상기 파워-업 리셋신호가 천이하기 이전에 상기 제 1노드에 하이 전압을 공급함을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  11. 제 1항 또는 제 10항에 있어서, 상기 풀업 전류 공급부는
    상기 전원전압의 인가단에 그 일단이 연결된 제 4전류 제한 저항 소자; 및
    상기 제 4전류 제한 저항 소자와 상기 제 1노드 사이에 연결되어 게이트 단자가 상기 제 2노드와 연결된 제 5모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  12. 제 1항에 있어서, 상기 리셋전압 조정부는
    상기 전원전압의 인가단과 상기 제 2노드 사이에 직렬 연결되어 게이트 단자가 드레인 단자와 공통 연결된 복수개의 제 6모스 트랜지스터; 및
    상기 복수개의 제 6모스 트랜지스터의 게이트 단자를 선택적으로 연결하는 스위치를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  13. 제 1항에 있어서, 상기 풀업 조정부는 상기 셀프 바이어스 게이트 전압 레벨 이하에서는 전류 공급을 억제하고, 상기 셀프 바이어스 게이트 전압 레벨 이상에서는 상기 전류 공급을 개시하여 상기 제 2노드를 상기 전원전압 레벨로 풀업시킴을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  14. 제 1항 또는 제 13항에 있어서, 상기 풀업 조정부는
    상기 전원전압의 인가단과 소스/드레인 단자가 연결되고 게이트 단자를 통해 상기 셀프 바이어스 게이트 전압이 인가되는 제 7모스 트랜지스터; 및
    상기 제 7모스 트랜지스터의 게이트 단자와 접지전압단 사이에 연결되어 게이트 단자가 드레인 단자와 공통 연결된 제 8모스 트랜지스터; 및
    상기 전원전압의 인가단과 상기 제 2노드 사이에 직렬 연결되어 게이트 단자가 상기 제 7모스 트랜지스터의 게이트 단자와 공통 연결된 복수개의 제 9모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  15. 제 1항에 있어서, 상기 풀업 조정부는 상기 전원전압이 상기 파워-온 리셋신호를 발생시키기 위한 일정 레벨에 도달하기까지 상기 제 2노드를 로우 레벨로 유지하도록 제어함을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  16. 제 1항에 있어서, 상기 리셋신호 출력부는
    상기 제 1노드와 상기 파워-온 리셋신호의 출력단 사이에 직렬 연결된 복수개의 인버터;
    상기 복수개의 인버터와 전원전압단 사이에 연결된 제 5전류 제한 저항 소자; 및
    상기 복수개의 인버터와 접지전압단 사이에 연결된 제 6전류 제한 저항 소자를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
  17. 제 16항에 있어서, 상기 복수개의 인버터는
    상기 제 5전류 제한 저항 소자와 상기 제 6전류 제한 저항 소자 사이에 직렬 연결되어 게이트 단자가 상기 제 1노드와 연결된 제 10 및 제 11모스 트랜지스터; 및
    상기 제 5전류 제한 저항 소자와 상기 제 6전류 제한 저항 소자 사이에 직렬 연결되어 게이트 단자가 상기 제 10 및 제 11모스 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID에서의 파워-온 리셋 회로.
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