KR0125301B1 - 5v/3.3v 겸용 데이타 출력버퍼 - Google Patents
5v/3.3v 겸용 데이타 출력버퍼Info
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Abstract
본 발명은 전원전압의 변화를 검출한 신호에 의해 출력단자로 출력되는 '하이'전압의 크기를 자동으로 조절가능하도록 한 5V/3.3V 겸용 데이타 출력버퍼에 관한 것으로, 이를 구현하기 위하여 전원전압이 적정전위 이상 또는 이하로 변화되는 것을 감지한 신호를 출력하는 전원전압 검출회로를 포함하는 반도체 메모리 소자에 있어서, 출력단자로 고전위를 전달하기 위한 풀－업 드라이버 수단과, 상기 출력단자로 저전위를 전달하기 위한 풀-다운 드라이버 수단과, 데이타 출력버퍼 인에이블 신호와 리드 데이타를 입력하여 논리조합된 신호를 제 1 출력노드 및 상기 풀-다운 데이타의 게이트로 출력하는 신호논리수단과, 상기 데이타 출력버퍼 인에이블 신호가 엑티브된 상태에서 상기 리드 데이타와 제 1 출력노드 신호를 입력하여 차동증폭하는 차동증폭수단과, 상기 차동증폭수단과 상기 풀-업 드라이버의 게이트 사이에 접속되며 상기 전원전압 검출회로의 출력신호에 의해 상기 풀-업 드라이버의 게이트로 인가되는 전위신호의 크기를 다단계로 조절하는 전압조절수단을 구비하는 것을 특징으로 한다.
Description
제1도은 부트스트랩 회로를 이용한 종래의 데이타 출력버퍼 회로도.
제2도는 본 발명의 일실시예에 의한 5V/3.3V 겸용 데이타 출력버퍼의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 제 1 부트스트랩 구동단 12 : 제 2 부트스트랩 구동단
20A, 20B : 부트스트랩 회로부
본 발명은 특정 노드의 전위를 전원전압 보다 훨씬 높은 전위로 승압시키는 부트스트랩(bootstrap) 회로를 이용한 데이타 출력버퍼에 관한 것으로, 특허 5V와 3.3V의 전원전압을 한 칩에 구현한 메모리 소자에서 낮은 전원전압에 더 안정되게 동작되도록 데이타 출력버퍼가 설계된 경우 높은 전원전압이 인가될 경우에 출력단에 불필요하게 많은 전류가 흐르면서 생기는 전류소비문제와 노이즈 문제를 함께 해결한 5V/3.3V 겸용 데이타 출력버퍼에 관한 것이다.
일반적으로, 반도체 기억소자가 고집적화됨에 따라 소자를 구동하는 전원전압을 낮출 것이 요구되는데, 그 과정에서 과도기적인 전원전압이 사용된다. 예를 들면, 16_메가 디램(16M DRAM)의 경우 소자를 구동시키기 위하여 5V 전원전압과 3.3V 전원전압을 한 칩 내부에 구현하는데, 하나의 칩을 두 단계의 전위를 갖는 전원전압으로 구동하기에는 여러 가지 문제가 발생하며 그 중에서 데이타 출력버퍼는 중요하게 고려되어야한다. 즉, 5V 전원을 사용할 경우의 오차를 10% 정도로 가정하면 소자는 5.5V까지 동작되어야 하는데, 5.5V 전원을 사용할 경우에는 저전위 전원전압에서도 동작하는 데이타 출력버퍼 출력단위 하이 데이타 전위(VOH)가 매우 높게 상승하게 많은 문제를 발생시킬 수 있다. 그러면, 첨부도면을 참조하여 종래의 데이타 출력버퍼의 문제점에 대해 살펴보기로 한다.
제1도은 부트스트랩 회로를 이용한 종래의 데이타 출력버퍼의 회로도로서, 출력단자로 고전위를 전달하기 위한 풀-업 드라이버(MN1)와, 상기 출력단자로 저전위를 전달하기 위한 풀-다운 드라이버(MN2)로 구성되며, 데이타 출력버퍼의 인에이블 신호(OE)와 리드 데이타(/RD) 신호를 입력하여 논리조합된 신호를 출력하는 입력 회로와, 상기 입력 회로부의 출력에 의해 상기 풀-업 드라이버의 스위칭 동작을 제어하기 위한 부트스트랩 회로(20A)를 포함하고 있다.
상기 입력 회로는 데이타 출력버퍼 인에이블 신호(OE)가 '하이'인 구간에서 리드 데이타(/RD)가 '하이'이면 출력노드 N6과 N7로 '하이'를 각각 출력하는 논리회로부(NA1, NA2, IV3, IV4)와, 상기 데이타 출력버퍼 인에이블 신호(OE), 리드 데이타(/RD)및 상기 노드 N6의 출력신호를 입력하여 상기 OE 신호가 '하이', /RD 신호가 '로우'인 구간에서 출력노드 N1으로 '로우'를 출력하는 차동 증폭부(MP1, MP2, MN5 내지 MN7)로 구성된다. 그리고, 상기 부트스트랩 회로(20A)는 상기 노드 N1을 입력으로 하는 반전 게이트(IV2)와 상기 반전 게이트(IV2)의 출력노드 N3에 드레인과 소오스가 연결되며 게이트가 부트스트랩 노드 N4에 접속된 부트스트랩용 캐패시터(CAP1)으로 이루어진 부트스트랩 구동단(11)과, 다이오드 구조로 전원전압(Vcc)과 상기 노드N4 사이에 접속된 N채널모스형 트랜지스터(MN3)와, 상기 노드N4와 풀-업 구동 트랜지스터(MN1)의 게이트인 풀-업 노드(N5) 사이에 접속되며 게이트가 상기 노드 N1에 연결된 P모스형 트랜지스터(MP1)와, 로우 데이타 출력시와 스탠바이 동작 시에 상기 풀-업 노드(N5)를 로우 상태로 유지시켜 풀-업 구동 트랜지스터(MN1)를 디스에이블시키기 위해 상기 노드 N5와 접지전압(Vss) 사이에 접속된 N채널모스형 트랜지스터(MN4)로 구성된다.
그 동작은, 데이타 출력버퍼의 데이타 출력단(Dout)으로 '하이' 데이타를 출력하는 경우에 인에이블된 데이타 출력버퍼 동작 신호(OE)와 '로우' 상태로 인가된 데이타 신호(/RD)에 의해 상기 엔모스형 트랜지스터(MN4)가 디스에이블되고 노드 N1이 '하이' 상태에서 '로우' 상태로 천이하면 부트스트랩 회로(20A)의 P채널모스형 트랜지스터(MP3)가 턴-온되며, 이어서 노드 N3이 '로우' 상태에서 '하이' 상태로 천이함으로써 초기에 전원전압 보다 트랜지스터(MN3)의 문턱전압 만큼 낮은 전위를 유지하던 부트스트랩 노드(N4)가 전원전압 보다 높은 부트스트랩 전위로 승압되고, 승압된 전위는 풀-업 노드(N5)로 전달되어 풀-업 구동 트랜지스터(MN1)를 동작시키게 된다.
한편, 로우 데이타를 데이타 출력단(Dout)으로 출력하는 경우는 상기와 반대의 동작으로 트랜지스터(MN4)가 턴-온되어 출-업 노드(N5)를 '로우' 상태로 천이시킴으로써, 풀-업 구동 트랜지스터(MN1)는 턴-오프되고, 대신 풀-다운 구동단의 동작으로 턴-온된 풀-다운 구동 트랜지스터(MN2)에 의해 데이타 출력단(Dout)에 로우 데이타가 출력된다.
상기에서 부트스트랩되는 전위는 부트스트랩 캐패시터(CAP1)의 크기로 조정할 수 있다. 그러나, 상기 부트스트랩 캐패시터(CAP1)를 낮은 전원전압에서의 안정된 동작을 위해 크게 형성한 경우에 있어서는 전원 전압의 전위가 높아지면, 상기 제1도의 부트스트랩 회로의 노드 N4에 전달되는 전위가 높아진 전원전압에 의해 높게 유지되므로 동일한 부트스트랩 캐패시터(CAP1)를 사용할 경우라도 부트스트랩 노드N4에 필요이상의 높은 전위가 유지된다. 상기 높은 전위로 유지된 노드 N4에 의해 풀-업 구동 트랜지스터(MN1)를 통해 출력단(Dout)로 짧은 시간에 많은 전류가 전달되므로 많은 피크전류의 발생과 이로 인해 데이타 출력단(Dout)에 노이즈가 발생하는 등의 문제가 생긴다. 즉, 전원전압의 전위에 상관없이 일정한 크기를 갖는 부트스트랩 캐패시터로 구성된 부트스트랩 구동단을 갖는 종래의 부트스트랩 회로를 사용하는 데이타 출력버퍼의 경우는 전원전압의 전위가 높아질 수록 데이타 출력버퍼의 풀-업 구동단을 제어하는 부트스트랩 노드의 전위 또한 높아져서 데이타 출력단에 매우 높은 하이 데이타 전위(VOH)를 전달하며, 특히 데이타 입출력핀의 갯수가 많아질 수록 높은 하이 데이타 전위(VOH)로 인한 피크 전류(peak current)가 증가하고 이것에 의해 칩 동작이 불안해지는 문제점이 있었다.
따라서 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 전원전압의 변화를 검출한 신호에 의해 출력신호의 상승량을 자동으로 조절가능하도록 한 5V/3.3V겸용 데이타 출력버퍼를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 5V/3.3V 겸용 데이타 출력버퍼는 전원전압이 적정전위 이상 또는 이하로 변환되는 것을 감지한 신호를 출력하는 전원전압 검출회로를 포함하는 반도체 메모리 소자에 있어서, 출력단자로 고전위를 전달하기 위한 풀-업 드라이버 수단과, 상기 출력단자로 저전위를 전달하기 위한 풀-다운 드라이버 수단과, 데이타 출력버퍼 인에이블 신호와 리드 데이타를 입력하여 논리조합된 신호를 제 1 출력노드 및 상기 풀-다운 드라이버의 게이트로 출력하는 신호논리수단과, 상기 데이타 출력버퍼 인에이블 신호가 엑티브된 상태에서 상기 리드 데이타와 제 1 출력노드 신호를 입력하여 차동 증폭하는 차동증폭수단과, 상기 차동증폭수단과 상기 풀-업 드라이버의 게이트 사이에 접속되며 상기 전원전압 검출회로의 출력신호에 의해 상기 풀-업 드라이버의 게이트로 인가되는 전위신호의 크기를 다단계로 조절하는 전압 조절수단을 구비하는 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
제2도는 본 발명의 일실시예에 의한 5V/3.3V 겸용 데이타 출력버퍼의 회로도로서, 전원전압이 적정전위 이상 또는 이하로 변화되는 것을 감지한 신호를 출력하는 전원전압 검출회로(도시 안됨)의 출력신호(DET)의 반전신호와 상기 차동증폭기(MP1, MP2, MN5 내지 MN7)의 출력신호(N1)를 입력하여 NAND 논리연산한 신호를 출력하는 제 3 NAND 게이트(NA3)와, 상기 제 3 NAND 게이트(NA3)의 출력단자와 상기 노드(N4) 사이에 접속된 부트스트랩 캐패시터(CAP2)로 구성된 제 2 부트스트랩 구동단(12)이 제1도에서 추가 구성된 것이다.
상기 검출신호(DET)를 출력하는 전원전압 검출회로는 비교하고자 하는 기준전압을 출력하는 기준전압 발생부와, 상기 기준전압 발생부의 출력과 전원전압의 전위를 비교하는 전압 비교부로 구현될 수 있으며, 그 구성은 일반적으로 공지된 기술이므로 본원 발명에서는 생략하였다. 다만, 그 동작을 간략하게 설명하면, 전원전압이 기준전압 발생부의 출력인 기준전압 보다 전위가 낮은 경우(3.3V 이하)에는 '로우' 상태로 디스에이블된 신호(DET)를 출력하고, 소자를 구동하는 전원전압이 기준전압 보다 높은 경우(3.3V 이상)에는 '하이' 상태로 인에이블된 신호(DET)를 출력하게 된다.
그러면 상기 구성에 의한 동작을 살펴보면, 낮은 전원전압(3.3V 이하)에서는 검출회로의 출력신호(DET)가 로우 상태를 유지하고 있으므로 제 2 부트스트랩 구동단(12)의 반전 게이트(IV5)의 출력은 '하이' 상태를 갖게 되어 제 3 AND 게이트(NA3)의 출력은 노드 N1의 신호 상태에 따라 그 상태가 결정되게 된다. 상기 노드 N1이 '로우' 상태이면 상기 제 3 NAND 게이트(NA3)의 출력신호는 '하이'가 되어 부트스트랩 캐패시터(CAP2)에 의해 노드 N4의 전위를 일정전위 이상으로 부트스트랩핑시키게 된다.이 때, 제 1 부트스트랩핑 구동단(11)도 제1도에서 설명한 바와 같이, 상기 노드 N1이 '로우' 상태를 갖게 되어 부트스트랩 캐패시터(CAP1)에 의해 상기 노드 N4의 전위를 충분한 전위로 부트스트랩핑시키게 된다.
한편, 전원전압이 적정전위 이상으로 높아질 경우(3.3V 이상)에서는 전원전압 검출회로에서 이를 감지하여 '하이' 상태로 인에이블된 신호(DET)를 출력하므로, NAND 게이트(NA3)의 출력이 '하이' 상태로 고정되어 노드 N1의 상태에 관계없이 제 2 부트스트랩 구동단(12)은 부트스트랩 동작을 하지 않게 되고, 이로인해 노드(N4)는 낮은 전원전압의 경우에 비해 부트스트랩되는 전위가 낮아지게 된다.
본 발명에 의한 부트스트랩 회로는 데이타 출력버퍼 뿐만 아니라, 전원전압 보다 높은 전위를 필요로 하는 다른 회로-예를 들어, 엔모스형 전달 트랜지스터로 구현된 셀의 워드선에 전원전압 보다 높은 전위를 전달하기 위한 고전압 발생회로-에도 적용될 수 있다.
이상에서 설명한 본 발명의 5.5V/3.3V 겸용 데이타 출력버퍼를 반도체 소자 내부에 구현하게 되면 높은 전위를 갖는 전원전압에서 불필요하게 높아지는 전압을 제어할 수 있고 이에 따른 전력 소모 또한 감소시킬수 있으며, 적정 전위 이상의 전압 상승을 제어하여 피크 전류를 줄임으로서 칩의 노이즈를 감소시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 전원전압이 적정전위 이상 또는 이하로 변화되는 것을 감지한 신호를 출력하는 전원전압 검출회로를 포함하는 반도체 메모리 소자에 있어서, 출력단자로 고전위를 전달하기 위한 풀-업 드라이버 수단과, 상기 출력단자로 저전위를 전달하기 위한 풀-다운 드라이버 수단과, 데이타 출력버퍼 인에이블 신호와 리드 데이타를 입력하여 논리조합된 신호를 제 1 출력노드 및 상기 풀-다운 드라이버의 게이트로 출력하는 신호논리수단과, 상기 데이타 출력버퍼 인에이블 신호가 엑티브된 상태에서 상기 리드 데이타와 제 1 출력노드 신호를 입력하여 차동증폭하는 차동증폭수단과, 상기 차동증폭수단과 상기 풀-업 드라이버의 게이트 사이에 접속되며 상기 전원전압 검출회로의 출력신호에 의해 상기 풀-업 드라이버의 게이트로 인가되는 전위신호의 크기를 다단계로 조절하는 전압조절수단을 구비하는 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
- 제 1 항에 있어서, 상기 풀-업 및 풀-다운 드라이버 수단은 N채널모스용 트랜지스터인 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
- 제 1 항에 있어서, 상기 신호논리수단은 데이타 출력버퍼 인에이블 신호와 리드 데이타를 입력으로 하여 논리조합된 신호를 상기 제 1 노드로 출력하는 제 1낸드 게이트와, 상기 데이타 출력버퍼 인에이블 신호와 리드 데이타 바 신호를 입력하여 논리조합된 신호를 출력하는 제 2 낸드 게이트와, 상기 제 2 낸드 게이트의 출력을 반전시킨 신호를 풀-다운 드라이버의 게이트로 출력하는 인버터로 구성된 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
- 제 1 항에 있어서, 상기 차동증폭 수단은 상기 데이타 출력버퍼 인에이블 신호가 엑티브된 상태에서 리드 데이타를 증폭하여 출력하는 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
- 제 1 항에 있어서, 상기 전압조절수단은 전원전압과 제 2 노드 사이에 접속된 다이오드 구조의 N채널모스형 트랜지스터와, 상기 차동증폭수단의 출력신호의 의해 상기 제 2 노드의 신호를 상기 풀-업 드라이버의 게이트 단자로 전달하는 P채널모스형 트랜지스터와, 상기 신호논리수단의 제 1 출력노드신호에 의해 상기 풀-업 드라이버의 게이트 단자의 신호를 접지전압으로 방출하는 N채널모스형 트랜지스터와, 상기 차동증폭수단의 출력신호에 의해 상기 제 2 노드의 신호를 부트스트랩핑시키는 제 1 부트스트랩핑 수단과, 상기 전원전압 검출회로의 출력신호와 상기 차동증폭수단의 출력신호에 의해 상기 제 2 노드의 신호를 부트스트랩핑시키는 제 2 부트스트랩핑 수단을 구비하는 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
- 제 5 항에 있어서, 상기 제 1 부트스트랩핑 수단은 상기 차동증폭수단의 출력단자와 상기 제 2 노드 사이에 지결접속된 인버터와 캐패시터로 구성된 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
- 제 5 항에 있어서, 상기 제 2 부트스트랩핑 수단은 상기 전원전압 검출수단의 출력신호의 반전신호와 상기 차동증폭수단의 출력신호를 NAND 논리연산하는 제 3 낸드 게이트와, 상기 제 3 낸드 게이트의 출력단자와 상기 제 2 노드 사이에 접속된 캐패시터로 구성된 것을 특징으로 하는 5V/3.3V 겸용 데이타 출력버퍼.
Priority Applications (1)
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|---|---|---|---|
| KR1019940009308A KR0125301B1 (ko) | 1994-04-29 | 1994-04-29 | 5v/3.3v 겸용 데이타 출력버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940009308A KR0125301B1 (ko) | 1994-04-29 | 1994-04-29 | 5v/3.3v 겸용 데이타 출력버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950030158A KR950030158A (ko) | 1995-11-24 |
| KR0125301B1 true KR0125301B1 (ko) | 1997-12-09 |
Family
ID=19382115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940009308A KR0125301B1 (ko) | 1994-04-29 | 1994-04-29 | 5v/3.3v 겸용 데이타 출력버퍼 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0125301B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507701B1 (ko) * | 2001-12-06 | 2005-08-09 | 주식회사 하이닉스반도체 | 부스트랩 회로 |
-
1994
- 1994-04-29 KR KR1019940009308A patent/KR0125301B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507701B1 (ko) * | 2001-12-06 | 2005-08-09 | 주식회사 하이닉스반도체 | 부스트랩 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950030158A (ko) | 1995-11-24 |
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