JP2008293604A - 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法 - Google Patents
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Abstract
【解決手段】PMOSトランジスタQ11とNMOSトランジスタQ21とが直列に接続されて構成され、メモリセルからの読み出しデータOUTHBを論理反転して、出力用PMOSトランジスタQ51のゲート信号を出力するインバータINV(1)を設ける。そして、待機時には、PMOSトランジスタQ81をONし、インバータINV(1)の回路電源として電源VDD(1.8V)を選択し、出力用PMOSトランジスタQ51のゲートレベルをVDDレベルに設定する。動作時には、NMOSトランジスタQ71をONし、電源VDDQ(1.2V)を選択し、PMOSトランジスタQ51のゲートレベルをVDDQレベルに設定する。
【選択図】図1
Description
上記構成により、ASICチップ10はDRAM20に対して、双方向性のデータ線DQ0〜DQnを通して、データの書き込み、および読み出しを行う。
待機時(Standby)において出力回路に入力する信号OUTHB、OUTLBはそれぞれVSS、VDDのレベルとなっている。したがってQ101がONしOUTHはVDDQレベルとなっておりQ501はOFFとなっている。また、Q301はOFF、Q401がONでOUTLはVSSのレベルとなっており、Q601もOFFとなっている。したがって本出力回路の出力はHi−z(ハイインピーダンス)状態にある。
次に、OUTHB、OUTLBがともにVDDとなると、OUTH、OUTLはともにVSSとなり、Q501がONし、Q601がOFFし、DQ端子にVDDQレベルを出力する。
次に、OUTHB、OUTLBがともにVSSとなると、OUTH,OUTLはともにVDDQとなり、Q501がOFFし、Q601がONとなり、DQ端子にVSSレベルを出力する。
続いてプリチャージコマンド(PRE)がクロック信号CLKに同期して入力されると、DRAMコア回路部は再び待機状態(Standby)となり、OUTHB、OUTLBはそれぞれVSS、VDDのレベル、Q501、Q601はともにOFFとなり、出力回路の出力はHi−z状態となる。
上記構成からなる本発明の半導体記憶装置の出力回路では、待機時には、出力用PMOSトランジスタのゲートの電圧レベルを、出力回路用電源VDDQの電圧レベル(VDDQレベル)よりも高い電源VDDの電圧レベル(VDDレベル)とし、動作時には、アクティブコマンドないしリードコマンドに応答して、あるいはDRAMの状態が動作状態(Active)ないしリード状態に遷移したのに応答して、ゲートの電圧レベルをVDDレベルからVDDQレベルに遷移させ、VDDQレベルで出力回路を動作させる。
これにより、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
上記構成からなる本発明の半導体記憶装置の出力回路では、PMOSトランジスタQ11とNMOSトランジスタQ21とが直列に構成され、メモリセルからの第1の読み出しデータOUTHBを論理反転して、出力用PMOSトランジスタのゲート信号OUTHを出力する第1のインバータINV(1)に対して電源を供給するために、第1のゲートレベル設定用NMOSトランジスタQ71と、第2のゲートレベル設定用PMOSトランジスタQ81とを設ける。そして、待機時には、前記第2のゲートレベル設定用PMOSトランジスタQ81をONし、第1のインバータINV(1)の回路電源を第2の電源VDDとし、出力用PMOSトランジスタのゲートレベルを電源VDDの電圧レベルにする。また、動作時には、第1のゲートレベル設定用NMOSトランジスタQ71をONし、第1のインバータINV(1)の回路電源を第1の電源VDDQとし、出力用PMOSトランジスタのゲートレベルを電源VDDQの電圧レベルに設定する。
これにより、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
上記構成からなる本発明の半導体記憶装置の出力回路では、第1のゲートレベル設定用のNMOSトランジスタQ71をONさせる第1のゲートレベル設定信号G01の電圧レベルを、第2の電源VDDの電圧レベルよりも高い電源電圧VPPの電圧レベルにする。なお、このVPPレベルは、「VDDレベル+NMOSトランジスタの閾値Vt」以上にする。
これにより、第1のゲートレベル設定用NMOSトランジスタQ71がONし、かつ当該NMOSトランジスタQ71のソース端の電圧レベルがVDDQレベルである場合に、このNMOSトランジスタQ71を確実にON状態に維持することができる。
これにより、半導体記憶装置の出力回路の電源VDDQ(例えば、1.2V)、半導体記憶装置の内部回路の電源VDD(例えば、1.8V)、および電源VDDから生成した電源VPP(例えば、2.7V)の電源を利用して、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
これにより、電源投入時に、第1のゲートレベル設定用NMOSトランジスタQ71と、第2のゲートレベル設定用PMOSトランジスタQ82のゲートに入力する信号が論理的に確定しない不定のレベルになった場合、異電位の電源VDD、VDDQがショートすることにより大電流が流れることを抑制できる。
上記構成からなる本発明の半導体記憶装置の出力回路では、第1の電源VDDQを入力電源とし、PMOSトランジスタQ12と、第3のゲートレベル設定用NMOSトランジスタQ72と、NMOSトランジスタQ22とが直列に接続されて構成されると共に、メモリセルからの第1の読み出しデータOUTHBを論理反転し、前記第3のゲートレベル設定用NMOSトランジスタQ72のソース端から出力用PMOSトランジスタのゲート信号OUTHを出力する第3のインバータINV(3)を設ける。また、第2の電源VDDにソース端が接続され、ドレイン端が出力用PMOSトランジスタのゲート端に接続される第4のゲートレベル設定用PMOSトランジスタQ82を設ける。そして、待機時には、第4のゲートレベル設定用PMOSトランジスタQ82をONさせ、出力用PMOSトランジスタのゲートの電圧レベルをVDDレベル(VDD>VDDQ)にする。また、動作時には、前記第3のゲートレベル設定用NPMOSトランジスタQ72をONさせ、出力用PMOSトランジスタのゲートレベルの電圧レベルをVDDQレベルにする。
これにより、OUTHの立ち上がりタイミングの遅れが生じることを回避でき、出力用PMOSトランジスタと出力用NMOSトランジスタの間で貫通電流が発生することを回避できる。
上記構成からなる本発明の半導体記憶装置の出力回路では、第3のゲートレベル設定用のNMOSトランジスタQ72をONさせる第1のゲートレベル設定信号G01の電圧レベルを、第2の電源VDDの電圧レベルよりも高い第3の電源電圧VPPの電圧レベルとする。なお、このVPPレベルは、「VDDレベル+NMOSトランジスタの閾値Vt」以上にする。
これにより、第3のゲートレベル設定用のNMOSトランジスタQ72がONし、かつ当該NMOSトランジスタQ72のソース端の電圧レベルがVDDQレベルである場合に、このNMOSトランジスタQ72を確実にON状態に維持することができる。
これにより、半導体記憶装置の出力回路の電源VDDQ(例えば、1.2V)、半導体記憶装置の内部回路の電源VDD(例えば、1.8V)、および電源VDDから生成した電源VPP(例えば、2.7V)の電源を利用して、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
これにより、電源投入時に、第3のゲートレベル設定用NMOSトランジスタQ72と、第4のゲートレベル設定用のPMOSトランジスタQ82のゲートに入力する信号が論理的に確定しない不定のレベルになった場合、異電位の電源VDD、VDDQがショートすることにより大電流が流れることを抑制できる。
上記構成からなる本発明の半導体記憶装置の出力回路では、電源投入時にVDDQのみが先行して立ち上がりVDDが立ち上がっていない状態になった場合に、出力用PMOSトランジスタと出力用NMOSトランジスタがともにONし大電流が発生することを回避する。
この問題を解決するために、VDDQのみが先行して立ち上がりVDDが立ち上がっていない状態になった場合に、出力用PMOSトランジスタのゲート電圧を電源VDDQより充電するために、第6のゲートレベル設定用NMOSトランジスタQ92を出力用PMOSトランジスタのゲート端に接続し、また、出力用NMOSトランジスタのゲート電圧のレベルをVSSに抑えるために、第7のNMOSトランジスタQ102のドレイン端を出力用NMOSトランジスタのゲート端に接続する。また、PMOSトランジスタQ112、Q132で構成され、電源VDDを入力信号とする第6のインバータINV(6)を設け、このINV(6)の出力信号を、前記第6のゲートレベル設定用NMOSトランジスタQ92、および第7のNMOSトランジスタQ102のゲート信号とする。
さらに、PMOSトランジスタQ32とNMOSトランジスタQ42との間に第5のゲートレベル設定用のNMOSトランジスタQ142を挿入した第5のインバータINV(5)を設ける。このインバータINV(5)の第5のゲートレベル設定用NMOSトランジスタQ142のゲートを第3の電源VPPに接続する。そして、この第5のゲートレベル設定用NMOSトランジスタQ142のソース端により出力用NMOSトランジスタのゲート端を駆動する。このインバータINV(5)により、電源投入時に電源VDDが立ち上がっていない場合には、電源VPPは電源VDDより生成されるため第5のゲートレベル設定用NMOSトランジスタQ142のゲートはVSSとなり、このNMOSトランジスタQ142がOFFすることで、出力用NMOSトランジスタのゲート信号線がVDDQレベルに充電されるのを防ぐことができる。
これにより、電源投入時に電源VDDQのみが立ち上がっている状態でも出力用PMOSトランジスタと出力用NMOSトランジスタがともにONし大電流が発生することを回避できる。
上記手順を含む本発明の半導体記憶装置の出力回路のデータ出力方法では、待機時には、出力用PMOSトランジスタのゲートの電圧レベルを、出力回路用電源VDDQの電圧レベル(VDDQレベル)よりも高い電源VDDの電圧レベル(VDDレベル)とし、動作時には、アクティブコマンドないしリードコマンドに応答して、あるいはDRAMの状態が動作状態(Active)ないしリード状態に遷移したのに応答して、ゲートの電圧レベルをVDDレベルからVDDQレベルに遷移させ、VDDQレベルで出力回路を動作させる。
これにより、待機時の漏れ電流抑制と動作時の低消費電流をともに実現することができる。
(第1の実施の形態の構成の説明)
図1は、本発明の第1の実施の形態に係わる半導体記憶装置の出力回路の構成を示す図である。
そして、図1に示すように、メモリセルからのデータ読み出し信号OUHBは、PMOSトランジスタQ11とNMOSトランジスタQ21とで構成されるインバータINV(1)を通して、信号OUTHに変換される。この信号OUTHはHigh信号を出力する出力用PMOSトランジスタQ51のゲート信号となる。
PMOSトランジスタの場合ソースおよびNウエルの電位はVDDQとなる。接点N01のレベルは待機時にVDDQより高いレベルであるVDDとするためPMOSトランジスタであるとVDDレベルのドレイン端とVDDQレベルであるNウエルに順方向電流が発生してしまう。またNウエル電圧をVDDとするとこの問題が解決するが電源投入時にVDDQがVDDより早く立ち上がった場合にはやはりソース端とNウエルに順方向電流が発生する危険がある。したがってNMOSトランジスタとすることで順方向電流発生の問題を回避しなければならない。NMOSトランジスタの場合にはON時のゲートレベルを「VDD+Vt(NMOSトランジスタ閾値)」以上のレベルにする必要があるがDRAM内のVPP昇圧回路22によって電源VDDからレベル昇圧された電源VPPの電圧レベル(VPP=2.7V)を使用する。
なお、電源VPPの電圧レベル(2.7V)は、電源VDDの電圧レベル(本例では、1.8V)にNMOSトランジスタQ71の閾値電圧Vtを加算した電圧レベル以上(VPP>VDD+Vt)であればよく、2.7Vに限定されない。
図2は、図1に示す回路の動作を説明するためのタイミングチャートである。以下、図2のタイミングチャートを参照して、図1に示す回路の動作を説明する。なお、説明においては、例えば、NMOSトランジスタQ71をQ71と称して説明する。
図4に示す例では、メモリセルからの読み出しデータOUTHBを入力するインバータINV(3)を、PMOSトランジスタQ12と、NMOSトランジスタQ72と、NMOSトランジスタQ22とで構成する。そして、ゲートレベル設定信号G01を入力するNMOSトランジスタQ72を電源VDDQをソースとするPMOSトランジスタQ12のドレイン側に接続し、ゲートレベル設定信号G02を入力するPMOSトランジスタQ82のドレイン端は直接出力用PMOSトランジスタQ51のゲート端に接続する。なお、出力用PMOSトランジスタQ51と出力用NMOSトランジスタQ61との接続構成は、図1に示す例と同じであり、インバータ(4)の構成についても図1に示すインバータINV(2)と同じで構成である。
待機時において、ゲートレベル設定用の信号G01、G02はともにVSSとなっておりQ72はOFF、Q82はONしているため信号OUTHのレベルは電源VDDの電圧レベル(1.8V)となっている。従って図1に示す例と同様に、Q51はOFFしているがソース電圧は電源VDDQの電圧レベル(1.2V)に対してゲート電圧1.8Vとなっており漏れ電流は抑えられ待機時の消費電流が問題になることはない。
図5に示す第3の実施の形態の出力回路では、図1に示す第1の実施の形態の出力回路に対し、VDDを供給するPMOSトランジスタQ81のドレイン端に100K〜1MΩ程度の抵抗R01を挿入する。これにより、トランジスタQ81、Q71が、ともにONする状態が発生すると異電位の電源VDD、VDDQがショートすることにより、大電流が流れる可能性もあるが、このショート電流を抑制することが可能となる。また、所望の場合には、コンデンサC01を付加したCR積分回路を使用してもよい。
図6に示す第4の実施の形態の出力回路は、図4に示す第2の実施の形態の出力に対して、第3の実施の形態と同様に、VDDを供給するPMOSトランジスタQ82のドレイン端に100K〜1MΩ程度の抵抗R01を挿入した例であり、他の構成部分は、図4に示す例と同じである。
図7に示す第5の実施の形態では、図6に示す回路を基本として、これに改良を加えたものであり、以下、その改良点について説明する。
Claims (11)
- 出力用PMOSトランジスタのドレイン端と出力用NMOSトランジスタのドレイン端とが直列に接続されたプッシュプル構成の出力トランジスタ回路を有すると共に、前記出力用PMOSトランジスタのソース端子が第1の電源VDDQに接続され、前記出力用NMOSトランジスタのソース端が電源VSSに接続され、前記出力用PMOSトランジスタと出力用NMOSトランジスタとの接続点から信号が出力される半導体記憶装置の出力回路であって、待機時には、前記出力用PMOSトランジスタと前記出力用NMOSトランジスタの両方をOFFにし、動作時には、メモリセルからのデータ読み出し信号に応じて、前記出力用PMOSトランジスタまたは前記出力用NMOSトランジスタのいずれか一方をONにすることにより信号を出力する半導体記憶装置の出力回路において、
待機時に、前記出力用PMOSトランジスタのゲートレベルを、前記第1の電源VDDQの電圧レベルよりも高い第2の電源VDDの電圧レベル(VDD>VDDQ)に設定する待機時ゲートレベル設定手段と、
動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記出力用PMOSトランジスタのゲートレベルを、前記第1の電源VDDQの電圧レベルに遷移させる動作時ゲートレベル設定手段と、
を備えることを特徴とする半導体記憶装置の出力回路。 - PMOSトランジスタQ11のドレイン端とNMOSトランジスタQ21のドレイン端とが直列に接続されると共に、各ゲート端に共通の信号が入力されるように構成され、メモリセルからの第1の読み出しデータOUTHBを論理反転して、前記出力用PMOSトランジスタのゲート信号OUTHを出力する第1のインバータINV(1)と、
前記第1の電源VDDQを入力電源とし、PMOSトランジスタQ31のドレイン端とNMOSトランジスタQ41のドレイン端とが直列に接続されると共に、各ゲート端に共通の信号が入力されるように構成され、前記第1の読み出しデータOUTHBの反転信号である第2の読み出しデータOUTLBを論理反転して前記出力用NMOSトランジスタのゲート信号OUTLを出力する第2のインバータINV(2)と、
前記第1の電源VDDQにドレイン端が接続され、ソース端が前記第1のインバータINV(1)を構成するPMOSトランジスタQ11のソース端に接続される第1のゲートレベル設定用NMOSトランジスタQ71と、
前記第2の電源VDDにソース端が接続され、ドレイン端が前記第1のインバータINV(1)を構成するPMOSトランジスタQ11のソース端に接続される第2のゲートレベル設定用PMOSトランジスタQ81と、
待機時には、前記第2のゲートレベル設定用PMOSトランジスタQ81をONさせるための第2のゲートレベル設定信号G02を生成し、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記第1のゲートレベル設定用NMOSトランジスタQ71をONさせるために第1のゲートレベル設定信号G01を生成して出力するゲートレベル設定信号生成回路と
を備えることを特徴とする請求項1に記載の半導体記憶装置の出力回路。 - 前記第2の電源VDDの電圧を昇圧した第3の電源VPP(VPP>VDD)を生成するVPP昇圧回路を備え、
前記第1のゲートレベル設定信号G01は前記第3の電源VPPの電圧レベルの信号であること
を特徴とする請求項2に記載の半導体記憶装置の出力回路。 - 前記第3の電源VPPの電圧レベルは、前記第2の電源VDDの電圧レベルに前記NMOSトランジスタQ71の閾値電圧Vtを加算した電圧レベル以上(VPP>VDD+Vt)であること
を特徴とする請求項3に記載の半導体記憶装置の出力回路。 - 前記第2のゲートレベル設定用PMOSトランジスタQ81のドレイン端と、前記第1のインバータINV(1)を構成するPMOSトランジスタQ11のソース端との間に、抵抗器が挿入されたことを
特徴とする請求項2から請求項4のいずれかに記載の半導体記憶装置の出力回路。 - 前記第1の電源VDDQを入力電源とし、PMOSトランジスタQ12のドレイン端と、第3のゲートレベル設定用NMOSトランジスタQ72のドレイン端とが直列に接続され、さらに第3のゲートレベル設定NMOSトランジスタQ72のソース端にNMOSトランジスタQ22のドレイン端が直列に接続されると共に、前記PMOSトランジスタQ12と前記NMOSトランジスタQ22に共通のゲート信号が入力されるように構成され、メモリセルからの第1の読み出しデータOUTHBを論理反転し、前記第3のゲートレベル設定用NMOSトランジスタQ72のソース端から前記出力用PMOSトランジスタのゲート信号OUTHを出力する第3のインバータINV(3)と、
前記第1の電源VDDQを入力電源とし、PMOSトランジスタQ31のドレイン端とNMOSトランジスタQ41のドレイン端とが直列に接続されて構成され、メモリセルからの第2の読み出しデータOUTLBを論理反転して前記出力用NMOSトランジスタのゲート信号OUTLを出力する第4のインバータINV(4)と、
前記第2の電源VDDにソース端が接続され、ドレイン端が前記出力用PMOSトランジスタのゲート端に接続される第4のゲートレベル設定用PMOSトランジスタQ82と、
待機時には、前記第4のゲートレベル設定用PMOSトランジスタQ82をONさせるために第2のゲートレベル設定信号G02を生成し、動作時には、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記第3のゲートレベル設定用NPMOSトランジスタQ72をONさせるために第1のゲートレレベル設定用信号G01を生成して出力するゲートレベル設定用信号生成回路と
を備えることを特徴とする請求項1に記載の半導体記憶装置の出力回路。 - 前記第2の電源VDDの電圧を昇圧した第3の電源VPP(VPP>VDD)を生成するVPP昇圧回路を備え、
前記第1のゲートレベル設定信号G01は前記第3の電源VPPの電圧レベルの信号であること
を特徴とする請求項6に記載の半導体記憶装置の出力回路。 - 前記第3の電源VPPの電圧レベルは、前記第2の電源VDDの電圧レベルに前記NMOSトランジスタQ72の閾値電圧Vtを加算した電圧レベル以上(VPP>VDD+Vt)であること
を特徴とする請求項7に記載の半導体記憶装置の出力回路。 - 前記第4のゲートレベル設定用PMOSトランジスタQ82のドレイン端と、前記出力用PMOSトランジスタのゲート端の間に抵抗器が挿入されたこと
を特徴とする請求項6から請求項8のいずれかに記載の半導体記憶装置の出力回路。 - 前記第4のインバータINV(4)に代えて使用される第5のインバータINV(5)であって、前記第1の電源VDDQを入力電源とし、PMOSトランジスタQ32のドレイン端と第5のゲートレベル設定用NMOSトランジスタQ142のドレイン端とが直列に接続され、さらに前記第5のゲートレベル設定NMOSトランジスタQ142のソース端にNMOSトランジスタQ42のドレイン端が直列に接続されて構成されるとともに、前記第5のゲートレベル設定用NMOSトランジスタQ142のゲート端が前記第3の電源VPPに接続され、前記PMOSトランジスタQ32と前記NMOSトランジスタQ42に共通のゲート信号として入力されるメモリセルからの第2の読み出しデータOUTLBを論理反転し、前記第5のゲートレベル設定用NMOSトランジスタQ142のソース端から前記出力用PMOSトランジスタのゲート信号OUTLを出力する第5のインバータINV(5)と、
ドレイン端が前記第1の電源VDDQに接続され、ソース端が前記出力用PMOSトランジスタのゲート端に接続される第6のゲートレベル設定用NMOSトランジスタQ92と、
ドレイン端が前記出力用NMOSトランジスタのゲート端に接続され、ソース端が電源VSSに接続される第7のゲートレベル設定用NMOSトランジスタQ102と、
前記第1の電源VDDQを入力電源とし、PMOSトランジスタQ112のドレイン端とNMOSトランジスタQ132のドレインとが直列に接続されて構成されると共に、前記第2の電源VDDを共通のゲート入力信号とし、前記第6のゲートレベル設定用NMOSトランジスタQ92および前記第7のゲートレベル設定用NMOSトランジスタQ102のゲート信号を生成する第6のインバータINV(6)と、
を備えることを特徴とする請求項9に記載の半導体記憶装置の出力回路。 - 出力用PMOSトランジスタのドレイン端と出力用NMOSトランジスタのドレイン端とが直列に接続されたプッシュプル構成の出力トランジスタ回路を有すると共に、前記出力用PMOSトランジスタのソース端子が第1の電源VDDQに接続され、前記出力用NMOSトランジスタのソース端が電源VSSに接続され、前記出力用PMOSトランジスタと出力用NMOSトランジスタとの接続点から信号が出力される半導体記憶装置の出力回路であって、待機時には、前記出力用PMOSトランジスタと前記出力用NMOSトランジスタの両方をOFFにし、動作時には、メモリセルからのデータ読み出し信号に応じて、前記出力用PMOSトランジスタまたは前記出力用NMOSトランジスタのいずれか一方をONにすることにより信号を出力する半導体記憶装置の出力回路のデータ出力方法であって、
待機時に、前記出力用PMOSトランジスタのゲートレベルを、前記第1の電源VDDQの電圧レベルよりも高い第2の電源VDDの電圧レベル(VDD>VDDQ)に設定する待機時ゲートレベル設定手順と、
動作時に、半導体記憶装置に対するアクティブコマンドないしリードコマンドに応答して、あるいは半導体記憶装置の状態が動作状態ないしリード状態に遷移したのに応答して、前記出力用PMOSトランジスタのゲートレベルを、前記第1の電源VDDQの電圧レベルに遷移させる動作時ゲートレベル設定手順と、
を含むことを特徴とする半導体記憶装置の出力回路のデータ出力方法。
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