KR20070063291A - 데이터 마스킹 회로 - Google Patents

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KR20070063291A
KR20070063291A KR1020050123350A KR20050123350A KR20070063291A KR 20070063291 A KR20070063291 A KR 20070063291A KR 1020050123350 A KR1020050123350 A KR 1020050123350A KR 20050123350 A KR20050123350 A KR 20050123350A KR 20070063291 A KR20070063291 A KR 20070063291A
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이월진
이재웅
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삼성전자주식회사
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Abstract

본 발명에 반도체 메모리 장치의 데이터 마스킹 회로에 관한 것이다. 본 발명에 따른 데이터 마스킹 회로는 제 1 신호에 응답하여 입력된 데이터를 래치하는 제 1 래치부; 상기 제 1 신호와 상기 제 1 래치부의 출력을 앤드 연산하는 논리 게이트; 상기 논리 게이트의 출력을 래치하며 제 2 신호에 의해 상기 논리 게이트의 출력에 대한 디스에이블을 결정하는 제 2 래치부; 및 외부 클럭에 동기되어 상기 제 1 및 제 2 신호를 생성하는 신호 발생회로를 포함한다. 본 발명에 따른 데이터 마스킹 회로는 고주파 동작에서도 DM 데이터를 받아 들일 수 있게 된다.
DM, PCLKWC

Description

데이터 마스킹 회로{Data Masking Circuit}
도 1은 일반적으로 데이터를 마스킹하는 반도체 메모리 장치를 도시하고 있다.
도 2는 본 발명에 따른 데이터 마스킹 회로에 대한 블록도이다.
도 3은 본 발명에 따른 데이터 마스킹 회로에 대한 실시예이다.
도 4는 본 발명에 따른 데이터 마스킹 회로에 대한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
P1,P2,P3,P4: 피모스 트랜지스터
N1,N2,N3,N4: 엔모스 트랜지스터
INV_S,INV1,INV2: 인버터
NOR1,NOR2: 노아 게이트 AND: 앤드 게이트
100: 신호발생회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로 반도체 메모리 장치의 데이터 마스킹 회로에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.
일반적으로 반도체 메모리 장치는 행렬구조의 메모리 셀 어레이를 구비하고 있다. 여기서 메모리 셀 어레이는 로우 어드레스(Row Address)와 칼럼 어드레스(Column Address)가 입력될 때 읽기 또는 쓰기 명령에 따라 데이터를 독출하거나 기입한다.
이러한 반도체 메모리 장치의 동작 속도는 시스템이 점차 고속화됨에 따라 시스템의 성능을 제한하는 요인이 되고 있다. 최근 이러한 제한 요인을 해결하기 위해 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data SDRAM), FCRAM(Fast Cycle RAM) 등과 같이 동작 속도가 향상한 고성능 DRAM이 개발되고 있다.
SDRAM은 클럭의 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)에서만 데이터의 입출력이 가능하다. 반면에 DDR SDRAM은 클럭의 라이징 엣지 뿐만 아니라 폴링 에지에서도 데이터의 입출력이 이루어지므로 SDRAM에 비해 2배의 데이 터 전송 속도를 갖는다. 또한 DDR SDRAM은 데이터 쓰기 명령이 발생할 때, 쓰기를 원하지 않는 데이터를 마스킹하기 위한 데이터 입출력 핀(DQM Pin: Data input/output Masking Pin)을 포함하고 있다. 데이터 마스킹 신호가 활성화될 때 정해진 래이턴시(latency)에 따라 데이터의 입출력은 디스에이블 된다.
도 1은 일반적으로 데이터를 마스킹하는 반도체 메모리 장치를 도시하고 있다. 반도체 메모리 장치는 커맨드 디코더(12), 어드레스 버퍼(14), 제어신호 발생회로(16), 메모리 셀 어레이(22), 로우 디코더(24), 칼럼 디코더(26), 센스 앰프(28), 입출력 제어회로(32), 데이터 입력 버퍼(34), 데이터 출력 버퍼(36) 및 DM 회로(Data Masking Circuit)(40)을 포함하고 있다.
커맨드 디코더(12)는 제어핀을 통하여 외부로부터 입력되는 제어신호들(/CS,/RAS,/CAS,/WE)에 응답하여 쓰기 명령(WRITE)을 포함하는 복수의 명령들을 출력한다.
어드레스 버퍼(14)는 어드레스핀을 통하여 외부로부터 입력되는 로우 어드레스와 컬럼 어드레스를 각각 로우 디코더(24)와 칼럼 디코더(26)에 전달한다.
제어신호 발생회로(16)는 쓰기 명령(WRITE)에 응답하여 제어신호(CTL)를 인에이블 시킨다. 제어신호(CTL)에 의해 DRAM의 코어 회로, 예를 들어 로두 디코더(24), 칼럼 디코더(26), 입출력 제어회로(32), 데이터 입력 버퍼(34) 및 데이터 출력 버퍼(36)를 제어한다.
로우 디코더(24)는 로우 어드레스를 디코딩하여 메모리 셀 어레이(22)의 해당 워드라인을 인에이블 시킨다. 칼럼 디코더(26)는 칼럼 어드레스를 디코딩하여 메모리 셀 어레이(22)의 해당 칼럼 셀렉트 라인을 인에이블 시킨다.센스 앰프(28)는 선택된 메모리 셀로부터 독출되는 데이터를 감지 및 출력한다.
입출력 제어회로(32)는 센스 앰프(28)에 의해 증폭된 데이터를 데이터 출력 버퍼(36)에 전달하고, 데이터 입력 버퍼(34)로 입력된 데이터를 메모리 셀 어레이(22)에 전달한다.
데이터 입력 버퍼(34)는 데이터 입출력핀들을 통하여 기입될 데이터를 입력받는다. 데이터 출력 버퍼(36)는 데이터 입출력핀들을 통하여 독출될 데이터를 출력한다.
DM 회로(Data Masking Circuit)(40)는 DM 핀을 통하여 외부로부터 입력되는 기입 금지 신호(DM_D)에 응답하여 기입 제어신호(DM_P)를 인에이블 시킨다. DM 핀을 통하여 기입을 원하지 않는 데이터를 마스킹 할 수 있게 된다.
DM 회로(Data Masking Circuit)는 도메인 크로싱 회로와 클락드 인버터를 포함하고 있다. 도메인 크로싱(Domain Crossing)은 리시버 도메인(Receiver domain)에서 트랜스미터(Transmitter domain)으로의 전환, 읽기 명령을 인식하는 영역에서 외부 클럭에 동기하여 출력 데이터(DQ,DQS,DQSB)를 내보내기 위한 영역으로의 전환 그리고 내부 클럭에서 지연고정루프클럭으로의 전환을 의미한다. 따라서 데이터 마스킹 회로에서 도메인 크로싱 회로는 DQS(Bidirectional data strobe)도메인으로 트랜지션하던 데이터 마스킹 데이터(Data Masking Data:이하 DM 데이터)를 외부 클럭에 트랜지션하도록 변경시켜 주는 회로이다. 클락드 인버터(Clocked Inverter)는 외부 클럭에 래치되어 있다.
일반적으로 DM 데이터가 도메인 크로싱 회로에서 클락드 인버터를 통과하기 위해서는 리셋신호(RESET)와 외부 클럭신호(PCLKWC)가 동시에 '로우'(low)상태가 되어야 한다. 외부 클럭신호(PCLKWC)는 쓰기 명령(Write CMD)이 들어가는 클럭을 받아 동기되어 생성된다. 리셋신호(RESET)는 상기 쓰기 명령(Write CMD)의 다음 클럭을 받아 생성된다. 그런데 문제는 외부 클럭(CLK)에 따라 곧 주파수에 따라 외부 클럭신호(PCLKWC)와 리셋신호(RESET)가 동시에 로우 상태가 되는 구간이 달라진다. 주파수가 크면 클수록 두 신호가 로우 상태가 되는 구간은 짧아진다. 심지어 없어지기도 한다. 따라서 종래의 DM 회로는 고주파에서 DM 데이터를 받아 들이지 못하는 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 고주파수에서도 DM 데이터를 받아들이는 데이터 마스킹 회로를 제안하는데 있다.
본 발명에 따른 반도체 메모리 장치의 데이터 마스킹 회로는 제 1 신호에 응답하여 입력된 데이터를 래치하는 제 1 래치부; 상기 제 1 신호와 상기 제 1 래치부의 출력을 앤드 연산하는 논리 게이트; 상기 논리 게이트의 출력을 래치하며 제 2 신호에 의해 상기 논리 게이트의 출력에 대한 디스에이블을 결정하는 제 2 래치부; 및 외부 클럭에 동기되어 상기 제 1 및 제 2 신호를 생성하는 신호 발생회로를 포함한다.
이 실시예에 있어서, 상기 제 1 래치부는 상기 데이터를 래치하지 않는 상기 제 1 신호 상태에서 상기 데이터에 대한 버퍼 역할을 하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 논리 게이트는 앤드 게이트인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 래치부는 RS 래치인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 래치부는 상기 제 2 신호가 하이 상태일 때 상기 논리 게이트의 출력이 디스에이블 되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 DRAM 인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 데이터 마스킹 회로에 대한 블록도이다. 데이터 마스킹 회로는 신호발생회로(100), 제 1 래치부(200), 제 2 래치부 및 논리 게이트를 포함하고 있다.
신호발생회로(100)는 외부 클럭(CLK)에 동기하여 데이터 마스킹 회로를 제어하는데 필요한 외부 클럭신호(PCLKWC)과 리셋신호(RESET)를 발생시킨다. 외부 클럭신호(PCLKWC)는 쓰기 명령(Write CMD)이 들어가는 클럭을 받아 동기되어 생성된다. 외부 클럭신호(PCLKWC)는 제 1 래치부(200)와 논리 게이트(300)에 입력된다. 리셋신호(RESET)는 상기 쓰기 명령(Write CMD)의 다음 클럭을 받아 생성된다. 리셋신호 (RESET)는 제 2 래치부(400)에 입력된다. 제 1 래치부(200)는 입력된 DM 데이터(DM_D)를 외부 클럭신호(PCLKWC)에 응답하여 래치하는 역할을 한다. 논리 게이트(300)는 제 1 래치부(200)의 출력과 외부 클럭신호(PCLKWC)를 앤드 연산한다. 2 래치부(400)는 논리 게이트의 출력을 래치하며, 리셋신호(RESET)에 응답하여 래치된 출력의 디스에이블 시점을 결정하여 데이터 마스킹 펄스(DM_P)를 생성하게 된다.
도 3은 본 발명에 따른 데이터 마스킹 회로에 대한 실시예이다. 데이터 마스킹 회로는 제 1 래치부(200), 논리 게이트(300) 및 제 2 래치부(400)를 포함하고 있다.
제 1 래치부(200)는 피모스 트랜지스터들(P1~P4)와 엔모스 트랜지스터들(N1~4) 그리고 인버터들(INV_S,INV1)을 포함하고 있다. 제 1 피모스 트랜지스터(P1)는 소스단이 전원전압(VDD)에 연결되어 있다. 제 2 피모스 트랜지스터(P2)는 소스단이 제 1 피모스 트랜지스터(P1)의 드레인단에 연결되어 있다. 제 1 엔모스 트랜지스터(N1)는 드레인단이 제 2 피모스 트랜지스터(P2)의 드레인단과 연결되어 있다. 제 2 엔모스 트랜지스터(N2)는 드레인단이 제 1 엔모스 트랜지스터(N1)의 소스단에 연결되고, 소스단은 접지에 연결되어 있다. 제 3 피모스 트랜지스터(P3)는 소스단이 전원전압(VDD)에 연결되어 있다. 제 4 피모스 트랜지스터(P4)는 소스단이 제 3 피모스 트랜지스터(P3)의 드레인단에 연결되어 있다. 제 3 엔모스 트랜지스터(N3)는 드레인단이 제 4 피모스 트랜지스터(P4)의 드레인단과 연결되어 있다. 제 4 엔모스 트랜지스터(N4)는 드레인단이 제 3 엔모스 트랜지스터(N3)의 소스단에 연결되고, 소스단은 접지에 연결되어 있다. 제 2 피모스 트랜지스터(P2)의 드레인단과 제 4 피모스 트랜지스터(P4)의 드레인단은 연결되어 있다.
제 1 래치부(200)는 DM 데이터(DM_D)와 외부 클럭신호(PCLKWC)가 입력으로 들어오고 있다. DM 데이터는 제 1 피모스 트랜지스터(P1)과 제 2 엔모스 트랜지스터(N2)의 게이트단에 입력된다. 외부 클럭신호(PCLKWC)는 제 2 피모스 트랜지스터(P2)와 제 4 엔모스 트랜지스터(N4)의 게이트단에 입력된다. 외부 클럭신호(PCLKWC)가 인버터(INV_S)에 의해 반전된 신호(PCLKWCB)는 제 1 엔모스 트랜지스터(N1)와 제 3 피모스 트랜지스터(P3)의 게이트단에 입력된다. 제 1 인버터(INV1)는 제 4 피모스 트랜지스터(P4)의 드레인단 노드의 출력값을 입력받아 반전한다. 상기 반전된 출력은 제 4 피모스 트랜지스터(P4)의 게이트단과 제 3 엔모스 트랜지스터(N3)의 게이트단에 입력된다.
논리 게이트(300)는 제 1 래치부 출력과 외부 클럭신호(PCLKWC)를 앤드 연산한다. 여기서는 간단하게 앤드 게이트(AND)이용한다.
제 2 래치부(400)는 노아(Nor) 게이트(NOR1,NOR2)와 인버터(INV2)를 포함하는 래치회로를 이루고 있다. 제 1 노아 게이트(NOR1)는 앤드 게이트(AND)의 출력과 제 2 노아 게이트(NOR2)의 출력을 입력으로 받는다. 제 2 노아 게이트(NOR2)는 제 1 노아 게이트(NOR1)의 출력과 리셋신호(RESET)를 입력으로 받는다. 제 2 인버터(INV2)는 제 1 노아 게이트(NOR2)의 출력을 입력받아 반전된 신호(DM_P)를 출력시킨다. 반전된 신호(DM_P)는 데이터 마스킹 회로의 최종적인 출력값이다.
도 3를 참조하면 외부 클럭신호(PCLKWC)와 리셋신호(RESET)에 따라 데이터 마스킹 회로는 다음과 같이 동작한다.
외부 클럭신호(PCLKWC)가 '하이'(high)일 때 가정하자. 따라서 제 2 피모스 트랜지스어(P2)와 제 1 엔모스 트랜지스터(N1)는 턴오프(turn off) 된다. 제 3 피모스 트랜지스터(P3)와 제 4 엔모스 트랜지스터(N4)는 턴온(turn on) 된다. 노드(NOD)는 제 4 피모스 트랜지스터(P4)의 드레인단과 제 3 엔모스 트랜지스터(N3)의 접점이다. 노드(NOD)의 값은 제 1 인버터(INV1)에 반전된다. 상기 반전된 값이 다시 제 4 피모스 트랜지스터(P4)의 게이트단과 제 3 엔모스 트랜지스터(N3)의 게이트단에 입력된다. 따라서 노드(NOD)의 값은 래치되어 진다.
외부 클럭신호(PCLKWC)가 '로우'(low)일 때 가정하자. 따라서 제 2 피모스 트랜지스터(P2)와 제 1 엔모스 트랜지스터(N1)은 턴온된다. 제 3 피모스 트랜지스터(P3)와 제 4 엔모스 트랜지스터(N4)는 턴오프된다. DM 데이터(DM_D)가 하이이면, 제 1 피모스 트랜지스터(P1)은 턴오프되고, 제 2 엔모스 트랜지스터(N2)는 턴온된다. 따라서 노드(NOD)는 로우 상태가 된다. 따라서 제 1 인버터(INV1)는 노드 값을 반전한 하이 값을 출력한다. 따라서 1 래치부(100)는 DM 데이터(DM_D)의 값을 그대로 출력하게 된다.
논리 게이트(300)의 동작은 다음과 같다. 앤드 게이트(AND)는 제 1 래치부(100)의 출력과 외부 클럭신호(PCLKWC)를 앤드 연산하여 그 결과를 출력하게 된다. 클럭신호(PCLKWC)가 하이 상태이고, 래치된 데이터 값이 하이 상태일 때 앤드 게이트(AND)의 출력은 하이이다. 그 외의 상태에서 앤드 게이트(AND)의 출력은 로우이다.
제 2 래치부(400)의 동작은 다음과 같다. 설명의 편의를 위해 앤드 게이트 (AND) 출력값에 따라 구분하였다.
앤드 게이트(AND)의 출력이 로우상태 일 때, 제 1 노아 게이트(NOR1)는 하이 상태를 출력한다. 따라서 제 2 인버터(INV2)는 제 1 노아 게이트(NOR1)의 출력을 반전시킨 로우 상태를 출력한다.
앤드 게이트(AND)의 출력이 하이상태일 때, 제 2 래치부(400)는 리셋신호(RESET)에 따라 두 가지 동작을 수행하게 된다.
먼저, 리셋신호(RESET)가 로우 상태를 가정한다. 이때, 제 2 노아 게이트(NOR2)의 출력은 하이 상태가 된다. 따라서 제 1 노아 게이트(NOR1)는 상기 앤드 게이트(AND)의 출력(하이 상태)과 상기 제 2 노아 게이트(NOR2)의 출력(하이 상태)을 입력 받아 로우 상태를 출력한다. 따라서 제 2 인버터(INV2)는 제 2 노아 게이트(NOR2)의 출력을 반전한 신호 하이 상태를 출력한다. 따라서 리셋신호(RESET)가 로우 상태일 때, 제 2 래치부(400)는 앤드 게이트(AND)의 출력(하이 상태)을 래치하게 된다.
다음으로 리셋신호(RESET)가 하이 상태를 가정한다. 이때, 제 2 노아 게이트(NOR2)의 출력은 로우 상태가 된다. 제 1 노아 게이트(NOR1)는 앤드 게이트(AND)의 출력(하이 상태)과 제 1 노아 게이트(NOR2)의 출력(로우 상태)를 입력받아 하이 상태를 출력한다. 제 2 인버터(INV2)는 제 1 노아 게이트(NOR2)의 출력값을 반전한 신호 로우 상태를 출력하게 된다. 따라서 제 2 래치부(400)는 로우 상태를 출력한다.
따라서 제 2 래치부(400)는 리셋신호(RESET)가 하이 상태에서 로우 상태로 천이할 때, 앤드 게이트(AND)의 출력(하이 상태)에 대한 디스에이블 시점을 결정하게 된다.
신호발생회로(100)는 외부 클럭(CLK)를 입력받아 동기되는 외부 클럭신호(PCLKWC)와 리셋신호(RESET)를 생성한다.
도 4는 본 발명에 따른 데이터 마스킹 회로의 타이밍도이다. 도 3를 참조하면, 외부 클럭(CLK)은 두 개의 쓰기 명령(Write CMD)을 가지고 있다.
외부 클럭신호(PCLKWC)는 첫번째 쓰기 명령 클럭에 동기하여 일정 시간 후 인에이블된다. 외부 클럭신호(PCLKWC)의 인에이블 시점은 쓰기 명령 클럭의 라이징 엣지(risign edge)에 동기된다. 외부 클럭신호(PCLKWC)의 디스에이블 시점은 쓰기 명령 클럭의 폴링 엣지(falling edge)에 동기된다. 신호발생회로(100)는 첫번째 쓰기 명령 클럭 후에 2 클럭 뒤에 두번째 쓰기 명령 클럭를 입력 받는다. 따라서 두 번째 외부 클럭신호(PCLKWC)가 위와 동일한 방법으로 인에이블 된다.
리셋신호(RESET)는 첫번째 쓰기 명령 클럭과 두번째 쓰기 명령 클럭 뒤에 오는 클럭들의 라이징 엣지에 의해 인에이블 되어 폴링 엣지에 의해 디스에이블 되는 신호를 생성한다.
도 4를 참조하면 DM 데이터(DM_D)는 외부 클럭신호(PCLKWC)의 하이 상태에서 래치된다. 외부 클럭신호(PCLKWC)가 로우 상태에서 하이 상태로 천이할 때, 데이터 마스킹 펄스(DM_P)는 인에이블 된다. 리셋신호(RESET)가 로우 상태에 있을 때, 데이터 마스킹 펄스(DM_P)는 래치된다. 그 후 리셋신호(RESET)가 로우 상태에서 하이 상태로 천이될 때, 데이터 마스킹 펄스(DM_P)는 디스에이블 된다.
본 발명에 따른 데이터 마스킹 회로는 외부 클럭(CLK)의 짧아지더라도 데이터 마스킹 펄스(DM_P)를 만들 수 있게 된다. 곧 고주파수 동작에서도 안정적으로 데이터 마스킹 펄스(DM_P)를 제공하게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 데이터 마스킹 회로는 외부 클럭신호(PCLKWC)에 의해 DM 데이터를 인에이블하고 리셋신호(RESET)에 의해 인에이블된 DM 데이터를 디스에이블 하도록 하여, 고주파수 동작에서도 DM 데이터를 받아 들일 수 있게 된다.

Claims (6)

  1. 반도체 메모리 장치의 데이터 마스킹 회로에 있어서:
    제 1 신호에 응답하여 입력된 데이터를 래치하는 제 1 래치부;
    상기 제 1 신호와 상기 제 1 래치부의 출력을 앤드 연산하는 논리 게이트;
    상기 논리 게이트의 출력을 래치하며 제 2 신호에 의해 상기 논리 게이트의 출력에 대한 디스에이블을 결정하는 제 2 래치부; 및
    외부 클럭에 동기되어 상기 제 1 및 제 2 신호를 생성하는 신호 발생회로를 포함하는 데이터 마스킹 회로.
  2. 제 1 항에 있어서,
    상기 제 1 래치부는 상기 데이터를 래치하지 않는 상기 제 1 신호 상태에서 상기 데이터에 대한 버퍼 역할을 하는 것을 특징으로 하는 데이터 마스킹 회로.
  3. 제 1 항에 있어서,
    상기 논리 게이트는 앤드 게이트인 것을 특징으로 하는 데이터 마스킹 회로.
  4. 제 1 항에 있어서,
    상기 제 2 래치부는 RS 래치인 것을 특징으로 하는 데이터 마스킹 회로.
  5. 제 1 항에 있어서,
    상기 제 2 래치부는 상기 제 2 신호가 하이 상태일 때 상기 논리 게이트의 출력이 디스에이블 되는 것을 특징으로 하는 데이터 마스킹 회로.
  6. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 DRAM 인 것을 특징으로 하는 데이터 마스킹 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100807117B1 (ko) * 2007-01-03 2008-02-26 주식회사 하이닉스반도체 반도체 메모리 소자
KR101492743B1 (ko) * 2013-12-24 2015-02-12 서울과학기술대학교 산학협력단 ＳｏＣ에서의 게이트 레벨 오류 모델링 방법

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