KR100502663B1 - 반도체 장치의 클럭인에이블 버퍼 - Google Patents

반도체 장치의 클럭인에이블 버퍼 Download PDF

Info

Publication number
KR100502663B1
KR100502663B1 KR10-2002-0086502A KR20020086502A KR100502663B1 KR 100502663 B1 KR100502663 B1 KR 100502663B1 KR 20020086502 A KR20020086502 A KR 20020086502A KR 100502663 B1 KR100502663 B1 KR 100502663B1
Authority
KR
South Korea
Prior art keywords
clock enable
enable signal
clock
signal
input
Prior art date
Application number
KR10-2002-0086502A
Other languages
English (en)
Other versions
KR20040059993A (ko
Inventor
신범주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0086502A priority Critical patent/KR100502663B1/ko
Publication of KR20040059993A publication Critical patent/KR20040059993A/ko
Application granted granted Critical
Publication of KR100502663B1 publication Critical patent/KR100502663B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 공정이나 전원전압, 동작시 온도등에 상관없이 안정적으로 동작할 수 있는 LVCMOS 클럭인에이블 버퍼부를 구비한 클럭인에이블 버퍼를 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압이 인가되는 초기동작에는 제1 전압레벨 모드로 입력되고, 이후 인에이블된 후부터는 제2 전압레벨모드로 입력되는 클럭인에이블 신호를 입력받아서, 반도체 장치의 클럭버퍼를 제어하기 위한 클럭인에이블 버퍼에 있어서, 일정한 전위를 유지하는 기준신호를 출력하기 위한 내부전압 생성기; 상기 클럭인에이블 신호가 상기 제1 전압레벨 모드로 입력되는 구간에서, 상기 클럭인에이블 신호를 상기 기준신호와 비교하여 제1 클럭인에이블 신호를 출력하기 위한 제1 클럭인에이블 버퍼링수단; 상기 클럭인에이블 신호가 상기 제2 전압레벨 모드로 입력되는 구간에서, 상기 클럭인에이블 신호를 버퍼링하여 제2 클럭인에이블 신호를 출력하기 위한 제2 클럭인에이블 버퍼링수단; 및 상기 클럭인에이블 신호가 상기 제1 전압레벨 모드로 입력되는 구간에서는 상기 제1 클럭인에이블 버퍼링수단을 제어하고, 상기 클럭인에이블 신호가 상기 제2 전압레벨 모드로 입력되는 구간에서는 상기 제2 클럭인에이블 신호를 상기 클럭버퍼를 인에이블시키기 위한 내부클럭 인에이블 신호로 출력하는 클럭인에이블 신호 제어부를 구비하는 클럭인에이블 버퍼를 제공한다.

Description

반도체 장치의 클럭인에이블 버퍼{Clock enable buffer in semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히, 외부클럭을 입력받아 내부로 전달하는 클럭버퍼를 제어하기 위한 클럭인에이블 신호를 출력하는 클럭인에이블 버퍼에 관한 것이다.
일반적인 반도체 장치는 외부에서 클럭신호를 입력받아 상기 클럭신호를 내부 동작의 기준 타이밍으로 하여 동작한다. 특히, 메모리 장치중에서 동기식 디램(Synchronous DRAM)은 외부에서 인가되는 외부 클럭 신호에 동기되어 데이타의 리드(READ) 및 라이트(WRITE) 동작이 수행된다. 이로 인해, 동기식 디램등의 반도체 장치는 외부 클럭 신호를 버퍼링하여 내부로 전달하기 위한 클럭버퍼와, 클럭버퍼를 제어하기 위한 클럭인에이블 버퍼를 구비하고 있다.
클럭인에이블 버퍼는 외부에서 입력되는 클럭인에이블신호를 래치하고, 상기 클럭버퍼로 출력하게 되며, 클럭버퍼는 클럭인에이블 버퍼에서 출력되는 신호에 인에이블되어 반도체 장치 내부로 내부클럭신호를 출력하게 된다.
통상적인 반도체 장치는 내부클럭신호를 기준 타이밍으로 해서 모든 동작이 이루어지기 때문에, 상기 클럭버퍼를 제어하기 위한 클럭인에이블 버퍼를 정확하게 동작시키는 것은 매우 중요하다.
도1은 반도체 장치의 클럭인에이블 버퍼를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 반도체 장치의 클럭인에이블 버퍼는 초기동작시 클럭인에이블신호가 LVCMOS 모드로 입력되는 구간에만 사용되는 LVCMOS 클럭인에이블 버퍼부(20)와, 클럭인에이블신호가 SSTL-2 레벨로 입력될 때 사용되는 클럭인에이블신호(CKE)를 선택적으로 전달하는 노멀 클럭인에이블 버퍼부(10)와, 노멀클럭인에이블 버퍼부(10)에서 출력되는 신호(CKE2)를 내부클럭인에이블신호(CKE4)로 출력하고, LVCMOS 클럭인에이블 버퍼부를 제어하기 위한 클럭인에이블 신호 제어부(30)를 구비한다.
여기서 SSTL-2레벨과 LVCMOS 레벨은 DDR 동기식 디램등을 사용한 집적회로 시스템에서 사용되는 입력신호의 전압레벨 규격을 말하는 것으로, 노이즈에 둔감하면서도 고속으로 신호를 전송하기 위한 입력신호의 전압레벨 규격을 말하는 것이다.
현재, SSTL-2 레벨규격으로 하이레벨을 VDD/2+0.31V로 로우레벨은 VDD/2-0.31V로 정해져 있다. 예컨대 접지전원 0V, 전원전압 2.5V 일 때, 입력되는 신호의 하이레벨은 1.25V+0.31V이고, 로우레벨은 1.25V-0.31V로 되는 것이다. 한편, LVCMOS 레벨은 전원전압에 2.5V일 때에 로우레벨은 0.8V이하, 하이레벨은 2.0V이상으로 정해져 있다.
도2는 도1에 도시된 LVCMOS 클럭인에이블 버퍼부(20)와 클럭인에이블 신호 제어부(30)를 나타내는 회로도이다.
도2를 참조하여 살펴보면, LVCOMS 클럭인에이블 버퍼부(20)는 클럭인에이블 신호(CKE)와, 제어신호(DIS_BUFB)를 입력받아 LVCMOS 클럭인에이블 신호(CKE_LVCMOS)를 출력하는 낸드게이트로 구성된다.
클럭인에이블 신호 제어부(30)은 파워업신호(pwrup)를 입력받아 반전시켜 출력하는 인버터(I2)와, LVCMOS 클럭인에이블신호(CKE_LVCMOS)를 반전하여 출력하는 인버터(I1)과, 인버터(I1,I2)의 출력을 입력받는 낸드게이트(ND1)과, 인버터(I1) 및 낸드게이트(ND1)의 출력을 일측으로 각각 입력받고, 타측으로는 서로의 출력이 커로스 커플(cross couple)된 낸드게이트(ND3,ND2)과, 낸드게이트(ND3)의 출력을 반전하여 출력하는 인버터(I3)과, 인버터(I3)의 출력을 일측으로 입력받고, 타측으로는 클럭인에이블 버퍼(10)의 출력신호(CKE2)를 입력받는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력을 반전하여 내부클럭인에이블 신호(CKE4)로 출력하는 인버터(I4)를 구비한다. 한편 낸드게이트(ND3)의 출력이 제어신호(DIS_BUFB)를 출력하게 된다.
도3은 도1에 도시된 클럭인에이블 버퍼부를 나타내는 회로도이다.
도3을 참조하여 살펴보면, 노멀클럭인에이블 버퍼(10)는 기준신호(Vref)와 클럭인에이블신호(CKE)를 게이트로 각각 입력받는 앤모스트랜지스터(MN1,MN2)와, 인에블신호(EN)를 게이트로 입력받으며 일측이 앤모스트랜지스터(MN1,MN2)의 일측에 공통으로 연결되고, 타측이 접지전원(VSS)에 연결된 앤모스트랜지스터(MN3)와, 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하며 게이트가 앤모스트랜지스터(MN1)의 타측에 다이오드 접속된 피모스트랜지스터(MP1)와, 전원전압(VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하며 피모스트랜지스터(MP1)와 전류미러를 형성하는 피모스트랜지스터(MP2)와, 게이트로 인에블신호(EN)를 입력받으며 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하는 피모스트랜지스터(MP3)와, 게이트로 인에블신호(EN)를 입력받으며 전원전압 (VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하는 피모스트랜지스터(MP4)와, 피모스트랜지스터(MP2)와 앤모스트랜지스터(MN2)의 공통 노드의 신호를 반전하여 출력하기 위한 인버터(IN1)로 구성된다.
도4는 도1에 도시된 클럭인에이블 버퍼의 동작 파형도이다.
이하에서 도1 내지 도4를 참조하여 종래기술에 의한 클럭인에이블 버퍼의 동작을 살펴본다.
입력되는 클럭인에이블신호(CKE)의 전압레벨을 살펴보면, 전원이 처음 인가되는 초기동작시 - 즉, 파워업모드(power-up)인 경우에는 디스에이블 상태로 입력되는 클럭인에이블 신호(CKE)의 전압레벨은 LVCMOS 레벨(2.5VDD 전원에서 하이레벨 2.0V, 로우레벨 0.8V)이고, 이후 클럭인에이블신호(CKE)가 인에이블(예컨대 논리레벨 '하이'인 경우)되고 난 후의 전압레벨은 SSTL-2레벨(2.5V 전원에서 하이레벨은 1.25+0.31V, 로우레벨은 1.25+0.31V)로 입력된다. 이는 동기식 메모리등의 반도체 장치가 집적되는 집적회로 시스템에서 칩과 칩사이에 신호를 고속으로 전송하기 위한 규약이다.
처음에 반도체 장치에 전원이 입력되면, 이후 기준신호(Vref)가 일정한 전압레벨을 가지면선 입력된다. 다른한편으로는 파워업신호가 생성되기 전에는 논리레벨 로우를 유지하고 있기 때문에, 클럭인에이블 신호 제어부(30)의 인버터(I2)의 출력은 하이를 출력하고 있고, 이 때 클럭인에이블신호(CKE)는 로우레벨을 유지하하여, LVCOMS 클럭인에이블 버퍼부(20)의 모스트랜지스터(MP5)가 턴온상태이라 LVCMOS 클럭인에이블 신호(CKE_LVCMOS)는 하이를 유지한다. 따라서 낸드게이트(ND2,ND3)의 일측입력은 하이이고, 타측입력은 알수 없는 상태이다.
이후에 파워업신호(pwrup)가 짧은 구간의 펄스형태로 도4에 도시된 바와 같이 입력된다. 파워업신호(pwrup)는 반도체 장치에 전원이 인가되고 나서 생성되는 신호로서, 안정적인 전원전압이 인가되고 있다는 것을 알려주는 신호이다.
파워업신호(pwrup)가 입력되는 순간에 인버터(I3)의 출력이 로우로 반전되고, 이로 인해 낸드게이트(ND3)의 출력은 논리레벨 하이로 변하고, LVCMOS 클럭인에이블 버퍼(20)로 입력되는 제어신호(DIS_BUFB)는 하이로 되고, 인버터(I3)의 출력은 로우로 변한다. 도4에 도시된 'B' 및 'C'의 경로가 상기의 상황을 나타낸다.
한편으로 이 때까지는 클럭인에이블 신호(CKE)가 하이로 인에이블되어 입력되지 않기 때문에 노멀 클럭인에이블 버퍼(10)의 출력(CKE2)는 로우레벨을 유지하고 있고, 따라서 내부클럭인에이블신호(CKE4)역시 로우를 유지하고 있다.
제어신호(DIS_BUFB)가 하이인상태에서 클럭인에이블신호(CKE)가 하이로 인에이블되어 입력되면, LVCMOS 클럭인에이블 신호(CKE_LVCMOS)가 로우레벨을 출력하여(도4의 'D') 인버터(I1)의 출력은 하이가 된다. 이때 펄스형태의 파워업신호(pwrup)가 로우이고, 인버터(I2)의 출력은 하이인 상태으므로 낸드게이트(ND1)의 출력은 로우로 된다. 이로 인해 낸드게이트(ND2)의 출략은 하이로 되어, 낸드게이터(ND3)의 출력이 로우로 된다.(도4의 'E') 이 때부터는 LVCMOS 클럭인에이블 버퍼부(20)는 계속 디스에이블 상태를 유지한다.
한편 인버터(I3)의 출력은 하이로 되고(도4의 'F'), 이 때에 이미 하이로 인에이블되어 입력되어 있던 클럭인에이블신호(CKE)로 인해 노멀 클럭인에이블 버퍼부(10)의 출력신호(CKE2)는 하이인 상태(도4의 'G')이기 때문에, 낸드게이트(ND4)의 출력은 로우로 변하고, 인버터의 출력은 하이(I4)로 변한다.(도4의 'H')
인버터(I3)에서 출력되는 내부클럭 인에이블신호(CKE4)가 하이로 되면 클럭버퍼(미도시)가 인에이블되어 반도체장치 내부로 클럭을 출력하기 시작한다.
따라서 입력되는 클럭인에이블신호(CKE)가 LVCMOS 레벨일 때에는 LVCMOS 클럭인에이블 버퍼부(20)가 클럭인에이블 신호(CKE)를 감지하고, 클럭인에이블(CKE)가 한번 하이로 인에에이블되고 난후부터 SSTL-2 레벨로 입력되면 노멀클럭 인에이블 버퍼부(10)가 클럭인에이블 신호(CKE)를 감지하는 것이다. 도4에서 'X'구간은 LVCMOS 클럭인에이블 버퍼부(20)가 클럭인에이블 신호(CKE)의 LVCMOS레벨을 감지하는 구간이고, 'Y'구간은 클럭인에이블 신호(CKE)의 SSTL-2 레벨을 감지하는 구간이다.
그러나 전술한 클럭인에이블 버퍼에서 LVCMOS 레벨을 감지하는 LVCMOS 클럭인에이블 버퍼부(20)가 낸드게이트 타입으로 되어 있기 때문에, 공정, 전원전압, 동작시 온도에 민감한 문제점을 가지고 있다.
예를 들어 제조공정에서 앤모스트랜지스터의 특성이 좋게 제조되고, 피모스트랜지스터의 특성 나쁘게 제조된 상태에서, LVCMOS 레벨로 클럭인에이블신호(CKE)가 입력되는 구간에서, 클럭인에이블 신호(CKE)가 0.8V 이하로 입력이 되더라도, LVCMOS 클럭인에이블 버퍼부(20)의 출력이 하이로 될수 있는 것이다. LVCMOS 클럭인에이블 버퍼부(20)의 출력이 하이로 된다는 것은 후에 내부클럭인에이블 신호(CKE4)가 하이로 출력된다는 것을 의미하고, 이로 인해 반도체 장치 내부로 클럭이 입력되어 원하지 않는 명령어가 실행되어 반도체 장치의 오류를 발생시키게 된다.
본 발명은 공정이나 전원전압, 동작시 온도등에 상관없이 안정적으로 동작할 수 있는 LVCMOS 클럭인에이블 버퍼부를 구비한 클럭인에이블 버퍼를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명은 전원전압이 인가되는 초기동작에는 제1 전압레벨 모드로 입력되고, 이후 인에이블된 후부터는 제2 전압레벨모드로 입력되는 클럭인에이블 신호를 입력받아서, 반도체 장치의 클럭버퍼를 제어하기 위한 클럭인에이블 버퍼에 있어서, 일정한 전위를 유지하는 기준신호를 출력하기 위한 내부전압 생성기; 상기 클럭인에이블 신호가 상기 제1 전압레벨 모드로 입력되는 구간에서, 상기 클럭인에이블 신호를 상기 기준신호와 비교하여 제1 클럭인에이블 신호를 출력하기 위한 제1 클럭인에이블 버퍼링수단; 상기 클럭인에이블 신호가 상기 제2 전압레벨 모드로 입력되는 구간에서, 상기 클럭인에이블 신호를 버퍼링하여 제2 클럭인에이블 신호를 출력하기 위한 제2 클럭인에이블 버퍼링수단; 및 상기 클럭인에이블 신호가 상기 제1 전압레벨 모드로 입력되는 구간에서는 상기 제1 클럭인에이블 버퍼링수단을 제어하고, 상기 클럭인에이블 신호가 상기 제2 전압레벨 모드로 입력되는 구간에서는 상기 제2 클럭인에이블 신호를 상기 클럭버퍼를 인에이블시키기 위한 내부클럭 인에이블 신호로 출력하는 클럭인에이블 신호 제어부를 구비하는 클럭인에이블 버퍼를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직한 실시예에 의한 클럭인에이블 버퍼를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 클럭인에이블 버퍼는 전원전압(VDD)이 인가되는 초기동작에서는 제1 전압레벨 모드(LVCMOS 레벨;2.5VDD 전원에서 하이레벨 2.0V, 로우레벨 0.8V)로 입력되고, 이후 인에이블된 후부터는 제2 전압레벨모드(SSTL-2레벨;2.5V 전원에서 하이레벨은 1.25+0.31V, 로우레벨은 1.25+0.31V)로 입력되는 클럭인에이블 신호(CKE)를 입력받아서, 반도체 장치의 클럭버퍼(미도시 됨)를 제어하기 위한 클럭인에이블 버퍼에 있어서, 일정한 전위(예컨대 1.0V)를 유지하는 기준신호(Vref_CKE)를 출력하기 위한 내부전압 생성기(100)와, 클럭인에이블 신호(CKE)가 상기 제1 전압레벨 모드로 입력되는 구간에서, 클럭인에이블 신호(CKE)를 기준신호(Vref_CKE)와 비교하여 제1 클럭인에이블 신호(CKE_LVCMOS)를 출력하기 위한 제1 클럭인에이블 버퍼부(200)와, 클럭인에이블 신호(CKE)가 상기 제2 전압레벨모드로 입력되는 구간에서, 클럭인에이블 신호(CKE)를 버퍼링하여 제2 클럭인에이블 신호(CKE2)를 출력하기 위한 제2 클럭인에이블 버퍼부(300)와, 펄스(pulse)형태의 파워업신호(pwrup)에 의해 제1 클럭인에이블 버퍼부(200)를 인에이블시키고, 제1 클럭인에이블 신호(200)에 의해서 제1 클럭인에이블 버퍼부(300)은 디스에이블시키는 한편, 제2 클럭인에이블 신호(CKE2)를 버퍼링하여 클럭버퍼(미도시 됨)를 인에이블시키기 위한 내부클럭 인에이블 신호(CKE4)로 출력하는 클럭인에이블 신호 제어부(400)를 구비한다.
제1 클럭인에이블 버퍼부(200)는 기준신호(Vref_CKE)와 클럭인에이블신호(CKE)를 게이트로 각각 입력받는 제1 및 제2 앤모스트랜지스터(MN1,MN2)와, 클럭인에이블 신호 제어부(400)에서 출력되는 인에이블신호(DIS_BUFB)를 게이트로 입력받으며 일측이 제1 및 제2 앤모스트랜지스터(MN1,MN2)의 일측에 공통으로 연결되고, 타측이 접지전원에 연결된 제3 앤모스트랜지스터(MN3)와, 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하며 게이트가 앤모스트랜지스터(MN1)의 타측에 다이오드 접속된 피모스트랜지스터(MP1)와, 전원전압(VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하며 피모스트랜지스터(MP1)와 전류미러를 형성하는 피모스트랜지스터(MP2)와, 게이트로 인에블신호(DIS_BUFB)를 입력받으며 전원전압(VDD)과 앤모스트랜지스터(MN1)의 타측을 연결하는 피모스트랜지스터(MP3)와, 게이트로 인에이블신호(DIS_BUFB)를 입력받으며 전원전압(VDD)과 앤모스트랜지스터(MN2)의 타측을 연결하는 피모스트랜지스터(MP4)와, 피모스트랜지스터(MP2)로 구성된다.
이하에서는 도4를 참조하여 본 실시예에 따른 클럭인에이블 버퍼의 동작을 설명한다.
먼저 클럭인에이블신호(CKE)는 전술한 바와 같이, 전원이 처음 인가되는 초기동작시 - 즉, 파워업모드(power-up)인 경우에는 디스에이블 상태로 입력되는 클럭인에이블 신호(CKE)의 전압레벨은 LVCMOS 레벨(2.5VDD 전원에서 하이레벨 2.0V, 로우레벨 0.8V)이고, 이후 클럭인에이블신호(CKE)가 인에이블(예컨대 논리레벨 '하이'인 경우)되고 난 후의 전압레벨은 SSTL-2레벨(2.5V 전원에서 하이레벨은 1.25+0.31V, 로우레벨은 1.25+0.31V)로 입력된다.
전원전압이 인가되고 안정화되면 출력되는 파워업신호(pwrup)가 하이레벨로 입력되면 클럭인에이블 신호 제어부(400)에서 출력되는 인에이블신호(DIS_BUFB)는 하이 레벨로 되어 제1 클럭인에이블 버퍼부(200)는 인에이블 상태가 된다.
이어서 클럭인에이블 신호(CKE)가 하이레벨로 입력되면, 제1 클럭인에이블 신호(CKE_LVCMOS)가 로우로 출력된다. 따라서 인버터(I1)의 출력은 하이가 된다.
이때 펄스형태의 파워업신호(pwrup)가 로우이고, 인버터(I2)의 출력은 하이인 상태이므로 낸드게이트(ND1)의 출력은 로우로 된다. 이로 인해 낸드게이트(ND2)의 출략은 하이로 되어, 낸드게이터(ND3)의 출력이 로우로 된다. 이 때부터는 제1 클럭인에이블 버퍼부(200)는 계속 디스에이블 상태를 유지한다.
한편 인버터(I3)의 출력은 하이로 되고, 이 때에 이미 하이로 인에이블되어 입력되어 있던 클럭인에이블신호(CKE)로 인해 노멀 클럭인에이블 버퍼부(300)의 출력신호(CKE2)는 하이인 상태이기 때문에, 낸드게이트(ND4)의 출력은 로우로 변하고, 인버터의 출력은 하이(I4)로 변한다. 인버터(I3)에서 출력되는 내부클럭 인에이블신호(CKE4)가 하이로 되면 클럭버퍼(미도시)가 인에이블되어 반도체장치 내부로 클럭을 출력하기 시작한다.
따라서 입력되는 클럭인에이블신호(CKE)가 LVCMOS 레벨일 때에는 제1 클럭인에이블 버퍼부(200)가 클럭인에이블 신호(CKE)를 감지하고, 클럭인에이블(CKE)가 한번 하이로 인에에이블되고 난후부터 SSTL-2 레벨로 입력되면 노멀클럭 인에이블 버퍼부(300)가 클럭인에이블 신호(CKE)를 감지하는 것이다.
즉, 본 실시예에서 전체적인 동작은 종래기술과 같다. 그러나, 제1 클럭인에이블 버퍼(200)가 내부전압생성기(100)에서 출력되는 기준신호(Vref_CKE:1.0V)보다 높을 때만 제1 클럭인에이블 신호(CKE_LVCMOS)가 로우로 출력되기 때문에, 클럭인에이블신호(CKE)가 초기동작모드에서 LVCMOS 레벨(로우레벨 0.8V 이하)로 입력되더라도 제1 클럭인에이블 버퍼부(200)의 출력은 항상 로우를 유지할 수 있다.
전원이 인가되고 난 초기동작모드에서 제1 클럭인에이블 버퍼부(200)의 출력이 오류가 없기 때문에 최종적으로 출력되는 내부클럭인에이블 신호(CKE4)도 적절한 타이밍에 인에이블되고, 이로 인해 클럭버퍼가 정상적인 동작 타이밍에 칩 내부로 클럭신호를 출력할 수 있다.
또한 제1 클럭인에이블 버퍼부(100)에서 기준신호(Vref)와 클럭인에이블신호(CKE)를 비교하여 제1 클럭인에이블 신호(CKE_LVCMOS)를 출력하기 때문에, 반도체 제조공정상 피모트랜지스 및 앤모트랜지스터의 제조특성이 달라지거나, 동작시 온도 및 전압에 따른 오류도 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 반도체 장치의 초기동작모드에서 LVCMOS 레벨로 입력되는 클럭인에블 신호의 전압레벨을 안정적으로 감지하여, 적절한 타이밍에 클럭버퍼를 인에이블시킬 수 있어, 반도체 장치의 초기 동작에 신뢰성을 확보할 수 있다.
도1은 반도체 장치의 클럭인에이블 버퍼를 나타내는 블럭구성도.
도2는 도1에 도시된 LVCMOS 클럭인에이블 버퍼부 및 클럭인에이블 신호 제어부를 나타내는 회로도.
도3은 도1에 도시된 클럭인에이블 버퍼부를 나타내는 회로도.
도4는 도1에 도시된 클럭인에이블 버퍼의 동작 파형도.
도5는 본 발명의 바람직한 실시예에 의한 클럭인에이블 버퍼를 나타내는 회로도.

Claims (3)

  1. 전원전압이 인가되는 초기동작에는 제1 전압레벨 모드로 입력되고, 이후 인에이블된 후부터는 제2 전압레벨모드로 입력되는 클럭인에이블 신호를 입력받아서, 반도체 장치의 클럭버퍼를 제어하기 위한 클럭인에이블 버퍼에 있어서,
    일정한 전위를 유지하는 기준신호를 출력하기 위한 내부전압 생성기;
    상기 클럭인에이블 신호가 상기 제1 전압레벨 모드로 입력되는 구간에서, 상기 클럭인에이블 신호를 상기 기준신호와 비교하여 제1 클럭인에이블 신호를 출력하기 위한 제1 클럭인에이블 버퍼링수단;
    상기 클럭인에이블 신호가 상기 제2 전압레벨 모드로 입력되는 구간에서, 상기 클럭인에이블 신호를 버퍼링하여 제2 클럭인에이블 신호를 출력하기 위한 제2 클럭인에이블 버퍼링수단; 및
    상기 클럭인에이블 신호가 상기 제1 전압레벨 모드로 입력되는 구간에서는 상기 제1 클럭인에이블 버퍼링수단을 제어하고, 상기 클럭인에이블 신호가 상기 제2 전압레벨 모드로 입력되는 구간에서는 상기 제2 클럭인에이블 신호를 상기 클럭버퍼를 인에이블시키기 위한 내부클럭 인에이블 신호로 출력하는 클럭인에이블 신호 제어부
    를 구비하는 클럭인에이블 버퍼.
  2. 제 1 항에 있어서,
    상기 클럭인에이블 신호 제어부는
    펄스형태의 파워업신호에 의해 제1 클럭인에이블 버퍼링수단을 인에이블시키고, 상기 제1 클럭인에이블 신호에 의해서 상기 제1 클럭인에이블 버퍼링수단은 디스에이블시키는 한편, 상기 제2 클럭인에이블 신호를 버퍼링하여 상기 클럭버퍼를 인에이블시키기 위한 내부클럭 인에이블 신호로 출력하는 것을 특징으로 하는 클럭인에이블 버퍼.
  3. 제 1 항에 있어서,
    상기 제1 클럭인에이블 버퍼링수단은,
    상기 기준신호와 상기 클럭인에이블신호를 게이트로 각각 입력받는 제1 및 제2 앤모스트랜지스터;
    상기 클럭인에이블 신호 제어부에서 출력되는 인에이블신호를 게이트로 입력받으며 일측이 상기 제1 및 제2 앤모스트랜지스터의 일측에 공통으로 연결되고, 타측이 접지전원에 연결된 제3 앤모스트랜지스터;
    전원전압과 상기 제1 앤모스트랜지스터의 타측을 연결하며 게이트가 제1 앤모스트랜지스터의 타측에 다이오드 접속된 제1 피모스트랜지스터;
    상기 전원전압과 상기 제2 앤모스트랜지스터의 타측을 연결하며 상기 제1 피모스트랜지스터와 전류미러를 형성하는 제2 피모스트랜지스터;
    상기 클럭인에이블 신호 제어부에서 출력되는 인에이블신호를 게이트로 입력받으며 상기 전원전압과 제1 앤모스트랜지스터의 타측을 연결하는 제3 피모스트랜지스터; 및
    게이트로 상기 출력버퍼제어신호를 입력받으며 상기 전원전압과 제2 앤모스트랜지스터의 타측을 연결하는 제4 피모스트랜지스터;
    를 구비하는 것을 특징으로 하는 클럭인에이블 버퍼.
KR10-2002-0086502A 2002-12-30 2002-12-30 반도체 장치의 클럭인에이블 버퍼 KR100502663B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0086502A KR100502663B1 (ko) 2002-12-30 2002-12-30 반도체 장치의 클럭인에이블 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0086502A KR100502663B1 (ko) 2002-12-30 2002-12-30 반도체 장치의 클럭인에이블 버퍼

Publications (2)

Publication Number Publication Date
KR20040059993A KR20040059993A (ko) 2004-07-06
KR100502663B1 true KR100502663B1 (ko) 2005-07-21

Family

ID=37351946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0086502A KR100502663B1 (ko) 2002-12-30 2002-12-30 반도체 장치의 클럭인에이블 버퍼

Country Status (1)

Country Link
KR (1) KR100502663B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
KR100972972B1 (ko) * 2008-06-10 2010-07-29 주식회사 하이닉스반도체 차동입력버퍼 및 이를 이용한 반도체 소자

Also Published As

Publication number Publication date
KR20040059993A (ko) 2004-07-06

Similar Documents

Publication Publication Date Title
US6954103B2 (en) Semiconductor device having internal voltage generated stably
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
US7675331B2 (en) Power-up signal generating circuit and method for driving the same
US6166992A (en) Semiconductor device
US6201754B1 (en) Semiconductor memory device having function of supplying stable power supply voltage
JP2008171546A (ja) 半導体メモリ素子及びその駆動方法
US8565032B2 (en) Semiconductor device
JP2001344974A (ja) 半導体集積回路
US6784709B2 (en) Clock generator to control a pules width according to input voltage level in semiconductor memory device
US7782684B2 (en) Semiconductor memory device operating in a test mode and method for driving the same
KR100495916B1 (ko) 클럭인에이블 버퍼를 구비한 반도체 장치
KR100502663B1 (ko) 반도체 장치의 클럭인에이블 버퍼
KR100333703B1 (ko) 동기식 디램의 데이터 스트로브 버퍼
US9001610B2 (en) Semiconductor device generating internal voltage
KR20150133234A (ko) 반도체 장치
KR100426489B1 (ko) 반도체 메모리 소자의 초기화 제어 회로
KR20180047209A (ko) 레퍼런스 선택 회로
US6704242B2 (en) Semiconductor integrated circuit
JP2002246891A (ja) 入力バッファ回路および半導体装置
KR100333648B1 (ko) 데이타스트로브신호의 폴링에지에 동기되어 쓰기동작을 수행하는 디디알에스 디램
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
KR100900772B1 (ko) 동기식 메모리 장치
KR100439101B1 (ko) 번인 스트레스 전압 제어 장치
JP2008310951A (ja) 半導体装置
KR100517909B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee