JP2002246891A - 入力バッファ回路および半導体装置 - Google Patents
入力バッファ回路および半導体装置Info
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- JP2002246891A JP2002246891A JP2001039471A JP2001039471A JP2002246891A JP 2002246891 A JP2002246891 A JP 2002246891A JP 2001039471 A JP2001039471 A JP 2001039471A JP 2001039471 A JP2001039471 A JP 2001039471A JP 2002246891 A JP2002246891 A JP 2002246891A
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Abstract
(57)【要約】
【課題】 信号を適切に取り込むことができる入力バッ
ファ回路および半導体装置に、関するものである。 【解決手段】 ＳＳＴＬ入力バッファ回路８００にＳＳ
ＴＬ入力バッファ回路８０に入力される信号を切り替え
るコントロール回路３００を接続することにより出力信
号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを
適切に制御し回路の誤作動を避けることができる。
ファ回路および半導体装置に、関するものである。 【解決手段】 ＳＳＴＬ入力バッファ回路８００にＳＳ
ＴＬ入力バッファ回路８０に入力される信号を切り替え
るコントロール回路３００を接続することにより出力信
号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを
適切に制御し回路の誤作動を避けることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、入力バッファ回
路および半導体装置に関し、特に電源投入時における信
号制御の構成に関するものである。
路および半導体装置に関し、特に電源投入時における信
号制御の構成に関するものである。
【０００２】
【従来の技術】マイクロプロセッサの高速化にともなっ
て、ＬＳＩチップ間のデータ転送においては、より高い
周波数を用いたより高速なデータ転送が要求される。し
かしながら、従来のＬＳＩの入出力レベルであるＴＴＬ
（Transistor Transistor Logic）レベルやＣＭＯＳレ
ベルに於いては、信号周波数が５０ＭＨｚを越えるあた
りから信号の反射の影響やクロストークの影響が高くな
り、正常なデータ転送が困難になる。
て、ＬＳＩチップ間のデータ転送においては、より高い
周波数を用いたより高速なデータ転送が要求される。し
かしながら、従来のＬＳＩの入出力レベルであるＴＴＬ
（Transistor Transistor Logic）レベルやＣＭＯＳレ
ベルに於いては、信号周波数が５０ＭＨｚを越えるあた
りから信号の反射の影響やクロストークの影響が高くな
り、正常なデータ転送が困難になる。
【０００３】これらの問題に対応するために、ＳＤＲＡ
Ｍ（シンクロナス タ゛イナミック ランタ゛ムアクセスメモリー（特に、ダブルデー
タレートＤＤＲ−ＳＤＲＡＭ））の高速小振幅インター
フェース規格ＳＳＴＬ（Stub Series Terminated Logi
c)が提唱され、この規格はＪＥＤＥＣ（Joint Electron
Device Engineering（米国電子標準化委員会））によ
って業界標準化規格として認められている。
Ｍ（シンクロナス タ゛イナミック ランタ゛ムアクセスメモリー（特に、ダブルデー
タレートＤＤＲ−ＳＤＲＡＭ））の高速小振幅インター
フェース規格ＳＳＴＬ（Stub Series Terminated Logi
c)が提唱され、この規格はＪＥＤＥＣ（Joint Electron
Device Engineering（米国電子標準化委員会））によ
って業界標準化規格として認められている。
【０００４】図１６は、従来型のＣＭＯＳ入力バッファ
回路６００のブロック図である。ＣＭＯＳ入力バッファ
回路６００は、外部クロックイネーブル信号ｅｘｔ．Ｃ
ＫＥとイネーブル信号enableとを受けて内部クロックイ
ネーブル信号ｉｎｔ．ＣＫＥを出力する。
回路６００のブロック図である。ＣＭＯＳ入力バッファ
回路６００は、外部クロックイネーブル信号ｅｘｔ．Ｃ
ＫＥとイネーブル信号enableとを受けて内部クロックイ
ネーブル信号ｉｎｔ．ＣＫＥを出力する。
【０００５】図１７は、従来型のＣＭＯＳ入力バッファ
回路６００の一例である。ＣＭＯＳ入力バッファ回路６
００は、外部クロックイネーブル信号ｅｘｔ．ＣＫＥと
イネーブル信号enableとを受けるＮＡＮＤ回路９０とイ
ンバータ９１とを含む。
回路６００の一例である。ＣＭＯＳ入力バッファ回路６
００は、外部クロックイネーブル信号ｅｘｔ．ＣＫＥと
イネーブル信号enableとを受けるＮＡＮＤ回路９０とイ
ンバータ９１とを含む。
【０００６】ＮＡＮＤ回路９０は、イネーブル信号enab
leを無視すれば、インバータとして機能する。
leを無視すれば、インバータとして機能する。
【０００７】インバータ９１は、ＮＡＮＤ回路９０の出
力信号を受けて、内部クロックイネーブル信号ｉｎｔ．
ＣＫＥを出力する。
力信号を受けて、内部クロックイネーブル信号ｉｎｔ．
ＣＫＥを出力する。
【０００８】図１８は、ＣＭＯＳ入力バッファ回路６０
０の動作を説明するためのタイミングチャートである。
０の動作を説明するためのタイミングチャートである。
【０００９】イネーブル信号enableが“Ｈ”であると
き、しきい値電圧より入力信号である外部クロックイネ
ーブル信号ｅｘｔ．ＣＫＥのレベルが高ければ、内部ク
ロックイネーブル信号ｉｎｔ．ＣＫＥは、“Ｈ”とな
る。一方、しきい値電圧より入力信号である外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥのレベルが低ければ、
内部クロックイネーブル信号ｉｎｔ．ＣＫＥは、“Ｌ”
となる。
き、しきい値電圧より入力信号である外部クロックイネ
ーブル信号ｅｘｔ．ＣＫＥのレベルが高ければ、内部ク
ロックイネーブル信号ｉｎｔ．ＣＫＥは、“Ｈ”とな
る。一方、しきい値電圧より入力信号である外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥのレベルが低ければ、
内部クロックイネーブル信号ｉｎｔ．ＣＫＥは、“Ｌ”
となる。
【００１０】これに対して、図１９は、高速インターフ
ェイスであるＳＳＴＬ入力バッファ回路８００のブロッ
ク図である。
ェイスであるＳＳＴＬ入力バッファ回路８００のブロッ
ク図である。
【００１１】ＳＳＴＬ入力バッファ回路８００は、外部
クロックイネーブル信号ｅｘｔ．ＣＫＥとイネーブル信
号enableと外部基準電圧ｅｘｔ．Ｖｒｅｆ（以下、Ｖｒ
ｅｆとする。）とを受けて内部クロックイネーブル信号
ｉｎｔ．ＣＫＥを出力する。
クロックイネーブル信号ｅｘｔ．ＣＫＥとイネーブル信
号enableと外部基準電圧ｅｘｔ．Ｖｒｅｆ（以下、Ｖｒ
ｅｆとする。）とを受けて内部クロックイネーブル信号
ｉｎｔ．ＣＫＥを出力する。
【００１２】図２０は、ＳＳＴＬ入力バッファ回路８０
０の一例である。図２０に示すように、ＳＳＴＬ入力バ
ッファ回路８００は、Ｐチャネル型ＭＯＳトランジスタ
ＰＴ１、ＰＴ２およびＰＴ３、ならびにＮチャネル型Ｍ
ＯＳトランジスタＮＴ１、ＮＴ２およびＮＴ３、ならび
にインバータ１０を含む。
０の一例である。図２０に示すように、ＳＳＴＬ入力バ
ッファ回路８００は、Ｐチャネル型ＭＯＳトランジスタ
ＰＴ１、ＰＴ２およびＰＴ３、ならびにＮチャネル型Ｍ
ＯＳトランジスタＮＴ１、ＮＴ２およびＮＴ３、ならび
にインバータ１０を含む。
【００１３】図２０に示すようにＰチャネル型ＭＯＳト
ランジスタＰＴ１とＮチャネル型ＭＯＳトランジスタＮ
Ｔ１とは、外部電源電圧ｅｘｔ．Ｖｄｄ（以下、Ｖｄｄ
とする。）とノードＮ６との間に直列に接続されてい
る。Ｐチャネル型ＭＯＳトランジスタＰＴ２とＮチャネ
ルＭＯＳトランジスタＮＴ２とは、電源電圧Ｖｄｄとノ
ードＮ６との間に直列に接続されている。
ランジスタＰＴ１とＮチャネル型ＭＯＳトランジスタＮ
Ｔ１とは、外部電源電圧ｅｘｔ．Ｖｄｄ（以下、Ｖｄｄ
とする。）とノードＮ６との間に直列に接続されてい
る。Ｐチャネル型ＭＯＳトランジスタＰＴ２とＮチャネ
ルＭＯＳトランジスタＮＴ２とは、電源電圧Ｖｄｄとノ
ードＮ６との間に直列に接続されている。
【００１４】Ｐチャネル型ＭＯＳトランジスタＰＴ１の
ゲート電極およびＰチャネル型ＭＯＳトランジスタＰＴ
２のゲート電極は、ともにＰチャネル型ＭＯＳトランジ
スタＰＴ１とＮチャネル型ＭＯＳトランジスタＮＴ１と
の接続ノード（ノードＸ１と記す）に接続されている。
ゲート電極およびＰチャネル型ＭＯＳトランジスタＰＴ
２のゲート電極は、ともにＰチャネル型ＭＯＳトランジ
スタＰＴ１とＮチャネル型ＭＯＳトランジスタＮＴ１と
の接続ノード（ノードＸ１と記す）に接続されている。
【００１５】Ｎチャネル型ＭＯＳトランジスタＮＴ１の
ゲート電極は、ノードＮ１と接続され、基準電圧Ｖｒｅ
ｆを受ける。Ｎチャネル型ＭＯＳトランジスタＮＴ２の
ゲート電極は、ノードＮ７と接続され、外部クロックイ
ネーブル信号ｅｘｔ．ＣＫＥを受ける。
ゲート電極は、ノードＮ１と接続され、基準電圧Ｖｒｅ
ｆを受ける。Ｎチャネル型ＭＯＳトランジスタＮＴ２の
ゲート電極は、ノードＮ７と接続され、外部クロックイ
ネーブル信号ｅｘｔ．ＣＫＥを受ける。
【００１６】Ｎチャネル型ＭＯＳトランジスタＮＴ３
は、ノードＮ６と接地電位との間に接続される。Ｎチャ
ネル型ＭＯＳトランジスタＮＴ３は、ゲート電極にイネ
ーブル信号enableを受ける。
は、ノードＮ６と接地電位との間に接続される。Ｎチャ
ネル型ＭＯＳトランジスタＮＴ３は、ゲート電極にイネ
ーブル信号enableを受ける。
【００１７】Ｐチャネル型ＭＯＳトランジスタＰＴ２と
Ｎチャネル型ＭＯＳトランジスタＮＴ２とはノードＮ８
で接続されている。
Ｎチャネル型ＭＯＳトランジスタＮＴ２とはノードＮ８
で接続されている。
【００１８】トランジスタＰＴ３は、電源電圧Ｖｄｄと
ノードＮ８との間に接続され、ゲート電極は、イネーブ
ル信号enableを受ける。
ノードＮ８との間に接続され、ゲート電極は、イネーブ
ル信号enableを受ける。
【００１９】インバータ１０は、ノードＮ８からの信号
を受けて、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
を出力する。
を受けて、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
を出力する。
【００２０】次に、ＳＳＴＬ入力バッファ回路８００の
動作について説明する。ここで、電源投入後、十分に時
間がたっているものとする。
動作について説明する。ここで、電源投入後、十分に時
間がたっているものとする。
【００２１】ＳＳＴＬ入力バッファ回路８００は、外部
クロックイネーブル信号ｅｘｔ．ＣＫＥと基準電圧Ｖｒ
ｅｆとの電位差を増幅して出力する。
クロックイネーブル信号ｅｘｔ．ＣＫＥと基準電圧Ｖｒ
ｅｆとの電位差を増幅して出力する。
【００２２】例えば、基準電圧Ｖｒｅｆと外部クロック
イネーブル信号ｅｘｔ．ＣＫＥとを比較して、外部クロ
ックイネーブル信号ｅｘｔ．ＣＫＥのレベルが高けれ
ば、内部クロックイネーブル信号ｉｎｔ．ＣＫＥは、
“Ｈ” 、基準電圧Ｖｒｅｆと外部クロックイネーブル
信号ｅｘｔ．ＣＫＥとを比較して、外部クロックイネー
ブル信号ｅｘｔ．ＣＫＥのレベルが低ければ、内部クロ
ックイネーブル信号ｉｎｔ．ＣＫＥは、“Ｌ”となる。
イネーブル信号ｅｘｔ．ＣＫＥとを比較して、外部クロ
ックイネーブル信号ｅｘｔ．ＣＫＥのレベルが高けれ
ば、内部クロックイネーブル信号ｉｎｔ．ＣＫＥは、
“Ｈ” 、基準電圧Ｖｒｅｆと外部クロックイネーブル
信号ｅｘｔ．ＣＫＥとを比較して、外部クロックイネー
ブル信号ｅｘｔ．ＣＫＥのレベルが低ければ、内部クロ
ックイネーブル信号ｉｎｔ．ＣＫＥは、“Ｌ”となる。
【００２３】なお、ＳＳＴＬ入力バッファ回路８００の
構成は、電気的に平行な対線構成であるため、雑音成分
が相殺される。したがって、小振幅の信号を高速に伝送
することができるという利点がある。
構成は、電気的に平行な対線構成であるため、雑音成分
が相殺される。したがって、小振幅の信号を高速に伝送
することができるという利点がある。
【００２４】
【発明が解決しようとする課題】ところで、ＳＤＲＡＭ
またはＤＤＲ−ＳＤＲＡＭでは、電源電圧Ｖｄｄを立ち
上げたあと基準電圧Ｖｒｅｆを正常に立ち上げ、他のコ
ントロール信号（コマン）を確定するまで、外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥのレベルを“Ｌ”とし
て、不定コマンドを受け付けないようにする必要があ
る。
またはＤＤＲ−ＳＤＲＡＭでは、電源電圧Ｖｄｄを立ち
上げたあと基準電圧Ｖｒｅｆを正常に立ち上げ、他のコ
ントロール信号（コマン）を確定するまで、外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥのレベルを“Ｌ”とし
て、不定コマンドを受け付けないようにする必要があ
る。
【００２５】図２１は電源電圧Ｖｄｄを立ち上げた時の
各信号波形を表わした図である。しかし、電源電圧Ｖｄ
ｄを投入後、ｔ１期間において、基準電圧Ｖｒｅｆと、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥとのレベル
は、ともに“Ｌ”となっている。
各信号波形を表わした図である。しかし、電源電圧Ｖｄ
ｄを投入後、ｔ１期間において、基準電圧Ｖｒｅｆと、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥとのレベル
は、ともに“Ｌ”となっている。
【００２６】したがって、ＳＳＴＬ入力バッファ回路８
００を用いれば基準電圧Ｖｒｅｆと外部クロックイネー
ブル信号ｅｘｔ．ＣＫＥとのレベル比較を行った場合、
内部クロックイネーブル信号ｉｎｔ．ＣＫＥは“Ｈ”と
なるか“Ｌ”となるかは不明となってしまう。
００を用いれば基準電圧Ｖｒｅｆと外部クロックイネー
ブル信号ｅｘｔ．ＣＫＥとのレベル比較を行った場合、
内部クロックイネーブル信号ｉｎｔ．ＣＫＥは“Ｈ”と
なるか“Ｌ”となるかは不明となってしまう。
【００２７】仮に、外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥが基準電圧Ｖｒｅｆのレベルより高いと認識
されれば、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
が“Ｈ”となるため、内部クロックは動作してしまう
（イネーブル状態）。
ｔ．ＣＫＥが基準電圧Ｖｒｅｆのレベルより高いと認識
されれば、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
が“Ｈ”となるため、内部クロックは動作してしまう
（イネーブル状態）。
【００２８】そうなれば、かかる期間中、外部からのコ
マンド（ｅｘｔ．／ＲＡＳ、／ＣＡＳ、／ＣＳ、／Ｗ
Ｅ）は不定であるにもかかわらず、コマンドを受けつけ
てしまうという問題が生じる。
マンド（ｅｘｔ．／ＲＡＳ、／ＣＡＳ、／ＣＳ、／Ｗ
Ｅ）は不定であるにもかかわらず、コマンドを受けつけ
てしまうという問題が生じる。
【００２９】本発明は、外部電源Ｖｄｄを立ち上げた時
に入力バッファの出力信号である内部クロックイネーブ
ル信号ｉｎｔ．ＣＫＥを制御することを目的とする。
に入力バッファの出力信号である内部クロックイネーブ
ル信号ｉｎｔ．ＣＫＥを制御することを目的とする。
【００３０】
【課題を解決するための手段】この発明による入力バッ
ファ回路は、外部から伝送される入力信号を受ける入力
端子と、基準となる入力基準信号を受ける入力基準端子
と、前記入力端子から入力される前記入力信号の電位レ
ベルと前記入力基準端子から入力される前記入力基準信
号の電位レベルとの比較に基づき、前記入力信号の論理
レベルを判定して、判定結果に応じた信号を出力するイ
ンターフェイス回路と、前記入力基準端子に出力する前
記入力基準信号を制御するコントロール回路とを備え
る。
ファ回路は、外部から伝送される入力信号を受ける入力
端子と、基準となる入力基準信号を受ける入力基準端子
と、前記入力端子から入力される前記入力信号の電位レ
ベルと前記入力基準端子から入力される前記入力基準信
号の電位レベルとの比較に基づき、前記入力信号の論理
レベルを判定して、判定結果に応じた信号を出力するイ
ンターフェイス回路と、前記入力基準端子に出力する前
記入力基準信号を制御するコントロール回路とを備え
る。
【００３１】好ましくは、前記コントロール回路は、基
準電圧を含む、複数の電圧をそれぞれ受けるための複数
の端子と、前記複数の端子の一つを前記入力基準端子に
接続するためのスイッチ回路と、前記基準電圧のレベル
に応じて、前記スイッチ回路の切り替えを制御する切替
信号を発生するレベル比較回路とを含む。
準電圧を含む、複数の電圧をそれぞれ受けるための複数
の端子と、前記複数の端子の一つを前記入力基準端子に
接続するためのスイッチ回路と、前記基準電圧のレベル
に応じて、前記スイッチ回路の切り替えを制御する切替
信号を発生するレベル比較回路とを含む。
【００３２】特に、前記スイッチ回路は、前記入力基準
端子に前記基準電圧または電源電圧を供給し、前記レベ
ル比較回路は、前記電源電圧に基づき生成される前記基
準電圧の立上がりを判定するための所定電圧と、前記基
準電圧とを比較することにより、前記切替信号を発生す
る。
端子に前記基準電圧または電源電圧を供給し、前記レベ
ル比較回路は、前記電源電圧に基づき生成される前記基
準電圧の立上がりを判定するための所定電圧と、前記基
準電圧とを比較することにより、前記切替信号を発生す
る。
【００３３】特に、前記レベル比較回路の出力をラッチ
する回路をさらに備える。また、この発明による入力バ
ッファ回路は、外部から伝送される入力信号を受ける入
力端子と、前記入力端子から入力される前記入力信号の
電位レベルと基準電圧との比較に基づき、前記入力信号
の論理レベルを判定して、判定結果に応じた信号を出力
するインターフェイス回路と、前記基準電圧に応じて前
記インターフェイス回路の出力信号を制御するコントロ
ール回路とを備える。
する回路をさらに備える。また、この発明による入力バ
ッファ回路は、外部から伝送される入力信号を受ける入
力端子と、前記入力端子から入力される前記入力信号の
電位レベルと基準電圧との比較に基づき、前記入力信号
の論理レベルを判定して、判定結果に応じた信号を出力
するインターフェイス回路と、前記基準電圧に応じて前
記インターフェイス回路の出力信号を制御するコントロ
ール回路とを備える。
【００３４】好ましくは、前記コントロール回路は、前
記インターフェイス回路の出力信号を含む、複数の電圧
をそれぞれ受けるための複数の端子と、前記複数の端子
の一つを前記コントロール回路の出力信号とするスイッ
チ回路と、前記基準電圧のレベルに応じて、前記スイッ
チ回路の切り替えを制御する切替信号を発生するレベル
比較回路とを含む。
記インターフェイス回路の出力信号を含む、複数の電圧
をそれぞれ受けるための複数の端子と、前記複数の端子
の一つを前記コントロール回路の出力信号とするスイッ
チ回路と、前記基準電圧のレベルに応じて、前記スイッ
チ回路の切り替えを制御する切替信号を発生するレベル
比較回路とを含む。
【００３５】特に、前記スイッチ回路は、前記インター
フェイス回路の出力信号または接地電圧を供給し、前記
レベル比較回路は、電源電圧に基づき生成される前記基
準電圧の立上がりを判定するための所定電圧と、前記基
準電圧とを比較することにより、前記切替信号を発生す
る。
フェイス回路の出力信号または接地電圧を供給し、前記
レベル比較回路は、電源電圧に基づき生成される前記基
準電圧の立上がりを判定するための所定電圧と、前記基
準電圧とを比較することにより、前記切替信号を発生す
る。
【００３６】特に、前記レベル比較回路の出力をラッチ
する回路をさらに備える。また、この発明の入力バッフ
ァ回路は、外部から伝送される入力信号を受ける入力端
子と、前記入力端子から入力される前記入力信号の電位
レベルと基準電圧との比較に基づき、前記入力信号の論
理レベルを判定して、判定結果に応じた信号を出力する
第１のインターフェイス回路と、前記入力端子から入力
される前記入力信号の電位レベルとしきい値との比較に
基づき、前記入力信号の論理レベルを判定して、判定結
果に応じた信号を出力する第２のインターフェイス回路
と、前記基準電圧のレベルに応じて前記第１のインター
フェイス回路または前記第２のインターフェイス回路か
ら出力される信号を制御するコントロール回路とを備え
る。
する回路をさらに備える。また、この発明の入力バッフ
ァ回路は、外部から伝送される入力信号を受ける入力端
子と、前記入力端子から入力される前記入力信号の電位
レベルと基準電圧との比較に基づき、前記入力信号の論
理レベルを判定して、判定結果に応じた信号を出力する
第１のインターフェイス回路と、前記入力端子から入力
される前記入力信号の電位レベルとしきい値との比較に
基づき、前記入力信号の論理レベルを判定して、判定結
果に応じた信号を出力する第２のインターフェイス回路
と、前記基準電圧のレベルに応じて前記第１のインター
フェイス回路または前記第２のインターフェイス回路か
ら出力される信号を制御するコントロール回路とを備え
る。
【００３７】好ましくは、前記コントロール回路は、前
記第１のインターフェイス回路から出力される信号と前
記第２のインターフェイス回路から出力される信号とを
含む、複数の電圧をそれぞれ受けるための複数の端子
と、前記複数の端子の一つを前記コントロール回路の出
力信号とするスイッチ回路と、前記基準電圧のレベルに
応じて、前記スイッチ回路の切り替えを制御する切替信
号を発生するレベル比較回路とを含む。
記第１のインターフェイス回路から出力される信号と前
記第２のインターフェイス回路から出力される信号とを
含む、複数の電圧をそれぞれ受けるための複数の端子
と、前記複数の端子の一つを前記コントロール回路の出
力信号とするスイッチ回路と、前記基準電圧のレベルに
応じて、前記スイッチ回路の切り替えを制御する切替信
号を発生するレベル比較回路とを含む。
【００３８】特に、前記スイッチ回路は、前記第１のイ
ンターフェイス回路の出力信号または前記第２のインタ
ーフェイス回路の出力信号を供給し、前記レベル比較回
路は、電源電圧に基づき生成される前記基準電圧の立上
がりを判定するための所定電圧と、前記基準電圧とを比
較することにより、前記切替信号を発生する。
ンターフェイス回路の出力信号または前記第２のインタ
ーフェイス回路の出力信号を供給し、前記レベル比較回
路は、電源電圧に基づき生成される前記基準電圧の立上
がりを判定するための所定電圧と、前記基準電圧とを比
較することにより、前記切替信号を発生する。
【００３９】特に、前記レベル比較回路の出力をラッチ
する回路をさらに備える。この発明の半導体装置は、入
力バッファ回路と、電源電圧を受けて動作する出力バッ
ファ回路とを備え、前記入力バッファ回路は、外部から
伝送される入力信号を受ける入力端子と、基準となる入
力基準信号を受ける入力基準端子と、前記入力端子から
入力される前記入力信号の電位レベルと前記入力基準端
子から入力される前記入力基準信号の電位レベルとの比
較に基づき、前記入力信号の論理レベルを判定して、判
定結果に応じた信号を出力するインターフェイス回路
と、前記入力基準端子に出力する前記入力基準信号を制
御するコントロール回路とを含み、前記コントロール回
路は、基準電圧を含む、複数の電圧をそれぞれ受けるた
めの複数の端子と、前記複数の端子の一つを前記入力端
子に接続するためのスイッチ回路と、前記基準電圧のレ
ベルに応じて、前記スイッチ回路の切り替えを制御する
切替信号を発生するレベル比較回路とを含む。
する回路をさらに備える。この発明の半導体装置は、入
力バッファ回路と、電源電圧を受けて動作する出力バッ
ファ回路とを備え、前記入力バッファ回路は、外部から
伝送される入力信号を受ける入力端子と、基準となる入
力基準信号を受ける入力基準端子と、前記入力端子から
入力される前記入力信号の電位レベルと前記入力基準端
子から入力される前記入力基準信号の電位レベルとの比
較に基づき、前記入力信号の論理レベルを判定して、判
定結果に応じた信号を出力するインターフェイス回路
と、前記入力基準端子に出力する前記入力基準信号を制
御するコントロール回路とを含み、前記コントロール回
路は、基準電圧を含む、複数の電圧をそれぞれ受けるた
めの複数の端子と、前記複数の端子の一つを前記入力端
子に接続するためのスイッチ回路と、前記基準電圧のレ
ベルに応じて、前記スイッチ回路の切り替えを制御する
切替信号を発生するレベル比較回路とを含む。
【００４０】好ましくは、前記スイッチ回路は、前記入
力基準端子に前記基準電圧または前記電源電圧を供給
し、前記レベル比較回路は、前記電源電圧に基づき生成
される前記基準電圧の立上がりを判定するための所定電
圧と前記基準電圧とを比較することにより前記切替信号
を発生する。
力基準端子に前記基準電圧または前記電源電圧を供給
し、前記レベル比較回路は、前記電源電圧に基づき生成
される前記基準電圧の立上がりを判定するための所定電
圧と前記基準電圧とを比較することにより前記切替信号
を発生する。
【００４１】特に、前記レベル比較回路の出力をラッチ
する回路をさらに備える。また、この発明の半導体装置
は、入力バッファ回路と、電源電圧を受けて動作する出
力バッファ回路とを備え、前記入力バッファ回路は、外
部から伝送される入力信号を受ける入力端子と、前記入
力端子から入力される前記入力信号の電位レベルと基準
電圧との比較に基づき、前記入力信号の論理レベルを判
定して、判定結果に応じた信号を出力するインターフェ
イス回路と、前記基準電圧に応じて前記インターフェイ
ス回路の出力信号を制御するコントロール回路とを含
み、前記コントロール回路は、前記インターフェイス回
路の出力信号を含む、複数の電源電圧をそれぞれ受ける
ための複数の端子と、前記複数の端子の一つを前記コン
トロール回路の出力信号とするスイッチ回路と、前記基
準電圧のレベルに応じて、前記スイッチ回路の切り替え
を制御する切替信号を発生するレベル比較回路とを含
む。
する回路をさらに備える。また、この発明の半導体装置
は、入力バッファ回路と、電源電圧を受けて動作する出
力バッファ回路とを備え、前記入力バッファ回路は、外
部から伝送される入力信号を受ける入力端子と、前記入
力端子から入力される前記入力信号の電位レベルと基準
電圧との比較に基づき、前記入力信号の論理レベルを判
定して、判定結果に応じた信号を出力するインターフェ
イス回路と、前記基準電圧に応じて前記インターフェイ
ス回路の出力信号を制御するコントロール回路とを含
み、前記コントロール回路は、前記インターフェイス回
路の出力信号を含む、複数の電源電圧をそれぞれ受ける
ための複数の端子と、前記複数の端子の一つを前記コン
トロール回路の出力信号とするスイッチ回路と、前記基
準電圧のレベルに応じて、前記スイッチ回路の切り替え
を制御する切替信号を発生するレベル比較回路とを含
む。
【００４２】好ましくは、前記スイッチ回路は、前記イ
ンターフェイス回路の出力信号または接地電圧を供給
し、前記レベル比較回路は、前記電源電圧に基づき生成
される前記基準電圧の立上がりを判定するための所定電
圧と、前記基準電圧とを比較することにより、前記切替
信号を発生する。
ンターフェイス回路の出力信号または接地電圧を供給
し、前記レベル比較回路は、前記電源電圧に基づき生成
される前記基準電圧の立上がりを判定するための所定電
圧と、前記基準電圧とを比較することにより、前記切替
信号を発生する。
【００４３】好ましくは、前記レベル比較回路の出力を
ラッチする回路をさらに備える。また、本発明の半導体
装置は、入力バッファ回路と、電源電圧を受けて動作す
る出力バッファ回路とを備え、前記入力バッファ回路
は、外部から伝送される入力信号を受ける入力端子と、
前記入力端子から入力される前記入力信号の電位レベル
と基準電圧との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力する第１の
インターフェイス回路と、前記入力端子から入力される
前記入力信号の電位レベルとしきい値との比較に基づ
き、前記入力信号の論理レベルを判定して、判定結果に
応じた信号を出力する第２のインターフェイス回路と、
前記基準電圧のレベルに応じて前記第１のインターフェ
イス回路または前記第２のインターフェイス回路から出
力される信号を制御するコントロール回路とを含み、前
記コントロール回路は、前記第１のインターフェイス回
路の出力信号と第２のインターフェイス回路の出力信号
とを含む、複数の電圧をそれぞれ受けるための複数の端
子と、前記複数の端子の一つを前記コントロール回路の
出力信号とするスイッチ回路と、前記基準電圧のレベル
に応じて、前記スイッチ回路の切り替えを制御する切替
信号を発生するレベル比較回路とを含む。
ラッチする回路をさらに備える。また、本発明の半導体
装置は、入力バッファ回路と、電源電圧を受けて動作す
る出力バッファ回路とを備え、前記入力バッファ回路
は、外部から伝送される入力信号を受ける入力端子と、
前記入力端子から入力される前記入力信号の電位レベル
と基準電圧との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力する第１の
インターフェイス回路と、前記入力端子から入力される
前記入力信号の電位レベルとしきい値との比較に基づ
き、前記入力信号の論理レベルを判定して、判定結果に
応じた信号を出力する第２のインターフェイス回路と、
前記基準電圧のレベルに応じて前記第１のインターフェ
イス回路または前記第２のインターフェイス回路から出
力される信号を制御するコントロール回路とを含み、前
記コントロール回路は、前記第１のインターフェイス回
路の出力信号と第２のインターフェイス回路の出力信号
とを含む、複数の電圧をそれぞれ受けるための複数の端
子と、前記複数の端子の一つを前記コントロール回路の
出力信号とするスイッチ回路と、前記基準電圧のレベル
に応じて、前記スイッチ回路の切り替えを制御する切替
信号を発生するレベル比較回路とを含む。
【００４４】好ましくは、前記スイッチ回路は、前記第
１のインターフェイス回路の出力信号または前記第２の
インターフェイス回路の出力信号を供給し、前記レベル
比較回路は、電源電圧に基づき生成される前記基準電圧
の立上がりを判定するための所定電圧と、前記基準電圧
とを比較することにより、前記切替信号を発生する。
１のインターフェイス回路の出力信号または前記第２の
インターフェイス回路の出力信号を供給し、前記レベル
比較回路は、電源電圧に基づき生成される前記基準電圧
の立上がりを判定するための所定電圧と、前記基準電圧
とを比較することにより、前記切替信号を発生する。
【００４５】好ましくは、前記レベル比較回路の出力を
ラッチする回路をさらに備える。
ラッチする回路をさらに備える。
【００４６】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００４７】（実施の形態１）図１は、本発明の実施の
形態１の入力バッファ回路１０００のブロック図であ
る。
形態１の入力バッファ回路１０００のブロック図であ
る。
【００４８】図１の入力バッファ回路１０００は、ＳＳ
ＴＬ入力バッファ回路８００とＳＳＴＬ入力バッファ回
路８００に入力される基準電圧を切り替えるコントロー
ル回路３００とを備える。
ＴＬ入力バッファ回路８００とＳＳＴＬ入力バッファ回
路８００に入力される基準電圧を切り替えるコントロー
ル回路３００とを備える。
【００４９】コントロール回路３００の出力ノードは、
ＳＳＴＬ入力バッファ回路８００の入力ノードＮ１と接
続される。
ＳＳＴＬ入力バッファ回路８００の入力ノードＮ１と接
続される。
【００５０】ＳＳＴＬ入力バッファ回路８００は、外部
クロックイネーブル信号ｅｘｔ．ＣＫＥとノードＮ１に
入力される基準電圧との比較により内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥを出力する。
クロックイネーブル信号ｅｘｔ．ＣＫＥとノードＮ１に
入力される基準電圧との比較により内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥを出力する。
【００５１】図２は、本発明の実施の形態１におけるコ
ントロール回路３００の具体的構成の一例を示す図であ
る。
ントロール回路３００の具体的構成の一例を示す図であ
る。
【００５２】コントロール回路３００は、レベル比較回
路１２とスイッチ回路１１とを含む。
路１２とスイッチ回路１１とを含む。
【００５３】レベル比較回路１２は、入力ノードＮ４、
Ｎ５からの信号のレベルを比較判定し、スイッチ回路１
１の切り替えを制御するスイッチ信号ＳＷを出力する。
Ｎ５からの信号のレベルを比較判定し、スイッチ回路１
１の切り替えを制御するスイッチ信号ＳＷを出力する。
【００５４】すなわち、入力ノードＮ４からの信号レベ
ルを基準に、入力ノードＮ５からの信号レベルを判定す
る。例えば、入力ノードＮ５からの信号が、入力ノード
Ｎ４からの信号よりレベルが高ければ、スイッチ信号Ｓ
Ｗは、“Ｈ”となる。一方、入力ノードＮ５からの信号
が、入力ノードＮ４からの信号よりレベルが低ければ、
スイッチ信号ＳＷは、“Ｌ”となる。
ルを基準に、入力ノードＮ５からの信号レベルを判定す
る。例えば、入力ノードＮ５からの信号が、入力ノード
Ｎ４からの信号よりレベルが高ければ、スイッチ信号Ｓ
Ｗは、“Ｈ”となる。一方、入力ノードＮ５からの信号
が、入力ノードＮ４からの信号よりレベルが低ければ、
スイッチ信号ＳＷは、“Ｌ”となる。
【００５５】スイッチ回路１１は、レベル比較回路１２
のスイッチ信号ＳＷにより入力ノードＮ２、Ｎ３からの
信号出力を切り替える回路である。例えば、スイッチ信
号ＳＷが、“Ｌ”の時、入力ノードＮ３からの信号は出
力ノードＮ１０に供給される。スイッチ信号ＳＷが、
“Ｈ”の時、入力ノードＮ２からの信号は出力ノードＮ
１０に供給される。
のスイッチ信号ＳＷにより入力ノードＮ２、Ｎ３からの
信号出力を切り替える回路である。例えば、スイッチ信
号ＳＷが、“Ｌ”の時、入力ノードＮ３からの信号は出
力ノードＮ１０に供給される。スイッチ信号ＳＷが、
“Ｈ”の時、入力ノードＮ２からの信号は出力ノードＮ
１０に供給される。
【００５６】図３は、本発明の実施の形態１における入
力バッファ回路１０００の具体的構成の一例を示す図で
ある。
力バッファ回路１０００の具体的構成の一例を示す図で
ある。
【００５７】ここで、コントロール回路３００の入力ノ
ードＮ２、Ｎ３、Ｎ４、Ｎ５においては、それぞれ、基
準電圧Ｖｒｅｆ、電源電圧Ｖｄｄ、スイッチ電圧１/２
Ｖｄｄ−α（αは微小の正値である。以下同じ。）、基
準電圧Ｖｒｅｆが入力されている。
ードＮ２、Ｎ３、Ｎ４、Ｎ５においては、それぞれ、基
準電圧Ｖｒｅｆ、電源電圧Ｖｄｄ、スイッチ電圧１/２
Ｖｄｄ−α（αは微小の正値である。以下同じ。）、基
準電圧Ｖｒｅｆが入力されている。
【００５８】図４のタイミングチャートを用いて入力バ
ッファ回路１０００の動作を説明する。
ッファ回路１０００の動作を説明する。
【００５９】ここで、ＳＳＴＬ入力バッファ回路８００
を動作させるイネーブル信号enableは“Ｈ”であるとす
る。
を動作させるイネーブル信号enableは“Ｈ”であるとす
る。
【００６０】まず、電源電圧Ｖｄｄ投入後、基準電圧Ｖ
ｒｅｆが立ちあがるまでの期間（ｔ１）では、基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とのレベルは“Ｌ”である。
ｒｅｆが立ちあがるまでの期間（ｔ１）では、基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とのレベルは“Ｌ”である。
【００６１】このときレベル比較回路１２において、ス
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較判定すると基準電圧Ｖｒｅｆのレベルが低いため、レ
ベル比較回路１２の出力信号であるスイッチ信号ＳＷ
は、“Ｌ”となる。
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較判定すると基準電圧Ｖｒｅｆのレベルが低いため、レ
ベル比較回路１２の出力信号であるスイッチ信号ＳＷ
は、“Ｌ”となる。
【００６２】したがって、スイッチ回路１１を介して、
入力ノードＮ３からの電源電圧ＶｄｄがノードＮ１に入
力される。
入力ノードＮ３からの電源電圧ＶｄｄがノードＮ１に入
力される。
【００６３】ＳＳＴＬ入力バッファ回路８００は、入力
ノードＮ１からの信号である電源電圧Ｖｄｄを基準とし
て、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベ
ルを比較し内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
を出力する。電源電圧Ｖｄｄは“Ｈ”であり、外部クロ
ックイネーブル信号ｅｘｔ．ＣＫＥは、“Ｌ”である。
したがって、内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅは“Ｌ”となる。
ノードＮ１からの信号である電源電圧Ｖｄｄを基準とし
て、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベ
ルを比較し内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
を出力する。電源電圧Ｖｄｄは“Ｈ”であり、外部クロ
ックイネーブル信号ｅｘｔ．ＣＫＥは、“Ｌ”である。
したがって、内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅは“Ｌ”となる。
【００６４】内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅは、内部クロックの動作をイネーブルまたはディスイ
ネーブル状態にする信号であり、今、内部クロックイネ
ーブル信号ｉｎｔ．ＣＫＥは“Ｌ”であるので、内部ク
ロックの動作はストップしている（ディスイネーブ
ル）。
Ｅは、内部クロックの動作をイネーブルまたはディスイ
ネーブル状態にする信号であり、今、内部クロックイネ
ーブル信号ｉｎｔ．ＣＫＥは“Ｌ”であるので、内部ク
ロックの動作はストップしている（ディスイネーブ
ル）。
【００６５】次に、基準電圧Ｖｒｅｆが立上がって外部
クロックイネーブル信号ｅｘｔ．ＣＫＥが立上がるまで
の期間（ｔ２）では、基準電圧Ｖｒｅｆは“Ｈ”であ
り、外部クロックイネーブル信号ｅｘｔ．ＣＫＥは
“Ｌ”となっている。
クロックイネーブル信号ｅｘｔ．ＣＫＥが立上がるまで
の期間（ｔ２）では、基準電圧Ｖｒｅｆは“Ｈ”であ
り、外部クロックイネーブル信号ｅｘｔ．ＣＫＥは
“Ｌ”となっている。
【００６６】このときレベル比較回路１２において、ス
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較する。今、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄが立
上がっているため基準電圧Ｖｒｅｆ＝１/２Ｖｄｄの状
態になっている。したがって、基準電圧Ｖｒｅｆのレベ
ルが高いためスイッチ信号ＳＷは、“Ｈ”となる。
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較する。今、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄが立
上がっているため基準電圧Ｖｒｅｆ＝１/２Ｖｄｄの状
態になっている。したがって、基準電圧Ｖｒｅｆのレベ
ルが高いためスイッチ信号ＳＷは、“Ｈ”となる。
【００６７】したがって、ＳＳＴＬ入力バッファ回路８
００の入力ノードＮ１の信号が入力ノードＮ２の供給さ
れる。
００の入力ノードＮ１の信号が入力ノードＮ２の供給さ
れる。
【００６８】ＳＳＴＬ入力バッファ回路８００は、入力
ノードＮ２からの信号である基準電圧Ｖｒｅｆを基準と
して、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレ
ベルを比較し内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅを出力する。
ノードＮ２からの信号である基準電圧Ｖｒｅｆを基準と
して、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレ
ベルを比較し内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅを出力する。
【００６９】基準電圧Ｖｒｅｆは“Ｈ”であり、外部ク
ロックイネーブル信号ｅｘｔ．ＣＫＥは“Ｌ”であるの
で内部クロックイネーブル信号ｉｎｔ．ＣＫＥは“Ｌ”
のままである。
ロックイネーブル信号ｅｘｔ．ＣＫＥは“Ｌ”であるの
で内部クロックイネーブル信号ｉｎｔ．ＣＫＥは“Ｌ”
のままである。
【００７０】次に、外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥが“Ｈ”（＞Ｖｒｅｆ）となる期間（ｔ３）
では、ＳＳＴＬ入力バッファ回路８００は、入力ノード
Ｎ２からの信号である基準電圧Ｖｒｅｆを基準として、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベルを
比較する。
ｔ．ＣＫＥが“Ｈ”（＞Ｖｒｅｆ）となる期間（ｔ３）
では、ＳＳＴＬ入力バッファ回路８００は、入力ノード
Ｎ２からの信号である基準電圧Ｖｒｅｆを基準として、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベルを
比較する。
【００７１】外部クロックイネーブル信号ｅｘｔ．ＣＫ
Ｅが“Ｈ”（＞Ｖｒｅｆ）となると内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥは“Ｈ”となり、内部クロック
が動作しスタンバイ状態となる。
Ｅが“Ｈ”（＞Ｖｒｅｆ）となると内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥは“Ｈ”となり、内部クロック
が動作しスタンバイ状態となる。
【００７２】このように、ＳＳＴＬ入力バッファ回路８
００の基準電圧として、基準電圧Ｖｒｅｆと電源電圧Ｖ
ｄｄとを相互に切り替えて使用することにより基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とがともに“Ｌ”の時（ｔ１）でも、内部クロックの動
作をストップすることができる。
００の基準電圧として、基準電圧Ｖｒｅｆと電源電圧Ｖ
ｄｄとを相互に切り替えて使用することにより基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とがともに“Ｌ”の時（ｔ１）でも、内部クロックの動
作をストップすることができる。
【００７３】ここで、本発明の実施の形態１の入力バッ
ファ回路１０００を有する半導体装置１００００の構成
の一例を、図５を用いて説明する。半導体装置１０００
０は、図５に示すように、外部クロックｅｘｔ．ＣＬＫ
および／ｅｘｔ．ＣＬＫを受け内部クロックを発生させ
るＤＬＬ（ディレイロックドループ）２００、制御信号
（ロウアドレスストローブ信号／ＲＡＳ，コラムアドレ
スストローブ信号／ＣＡＳ，チップ選択信号／ＣＳ、ラ
イトイネーブル信号／ＷＥ、外部クロックイネーブル信
号ｅｘｔ．ＣＫＥ等）を受ける入力バッファ２０１、ア
ドレス信号Ａｎ（ｎ＝０，１，…，１１）およびバンク
アドレス信号ＢＡ０，ＢＡ１を受ける入力バッファ２０
２、入力バッファ２０１の出力を受けて内部制御信号を
発生する制御信号発生回路２０３、内部制御信号に応じ
て入力バッファ２０２から出力されるロウアドレスをラ
ッチするロウアドレスラッチ２０４、内部制御信号に応
じて入力バッファ２０２から出力されるコラムアドレス
をラッチするコラムアドレスラッチ２０５、行列状に配
置される複数のメモリセルと行方向に配置される複数の
ワード線と列方向に配置される複数のビット線とを含む
メモリアレイ２０６、内部制御信号に応じてロウアドレ
スラッチ２０４の出力に基づき行選択を行うためのロウ
デコーダ２０７、ならびに内部制御信号に応じてコラム
アドレスラッチ２０５の出力に基づき列選択を行うため
のコラムデコーダ２０８を含む。
ファ回路１０００を有する半導体装置１００００の構成
の一例を、図５を用いて説明する。半導体装置１０００
０は、図５に示すように、外部クロックｅｘｔ．ＣＬＫ
および／ｅｘｔ．ＣＬＫを受け内部クロックを発生させ
るＤＬＬ（ディレイロックドループ）２００、制御信号
（ロウアドレスストローブ信号／ＲＡＳ，コラムアドレ
スストローブ信号／ＣＡＳ，チップ選択信号／ＣＳ、ラ
イトイネーブル信号／ＷＥ、外部クロックイネーブル信
号ｅｘｔ．ＣＫＥ等）を受ける入力バッファ２０１、ア
ドレス信号Ａｎ（ｎ＝０，１，…，１１）およびバンク
アドレス信号ＢＡ０，ＢＡ１を受ける入力バッファ２０
２、入力バッファ２０１の出力を受けて内部制御信号を
発生する制御信号発生回路２０３、内部制御信号に応じ
て入力バッファ２０２から出力されるロウアドレスをラ
ッチするロウアドレスラッチ２０４、内部制御信号に応
じて入力バッファ２０２から出力されるコラムアドレス
をラッチするコラムアドレスラッチ２０５、行列状に配
置される複数のメモリセルと行方向に配置される複数の
ワード線と列方向に配置される複数のビット線とを含む
メモリアレイ２０６、内部制御信号に応じてロウアドレ
スラッチ２０４の出力に基づき行選択を行うためのロウ
デコーダ２０７、ならびに内部制御信号に応じてコラム
アドレスラッチ２０５の出力に基づき列選択を行うため
のコラムデコーダ２０８を含む。
【００７４】入力バッファ２０１および２０２は、ＤＬ
Ｌ２００の出力する内部クロックに同期して入力信号を
取込む。また、入力バッファ２０１は、上述した入力バ
ッファ回路１０００を含む。
Ｌ２００の出力する内部クロックに同期して入力信号を
取込む。また、入力バッファ２０１は、上述した入力バ
ッファ回路１０００を含む。
【００７５】半導体装置１００００はさらに、メモリア
レイ２０６にデータを書込みまたはメモリアレイ２０６
からデータを読出すためのアレイ入出力回路２０９、内
部制御信号に応じて読出データをラッチする読出データ
ラッチ２１０、読出データラッチ２１０にラッチしたデ
ータを取込み、データ入出力端子ＤＱｉに出力する出力
バッファ２１１、書込データをラッチする書込データラ
ッチ２１２、ならびにデータ入出力端子ＤＱｉからデー
タを取込み、書込データラッチ２１２に書込データを出
力する入力バッファ２１３を含む。
レイ２０６にデータを書込みまたはメモリアレイ２０６
からデータを読出すためのアレイ入出力回路２０９、内
部制御信号に応じて読出データをラッチする読出データ
ラッチ２１０、読出データラッチ２１０にラッチしたデ
ータを取込み、データ入出力端子ＤＱｉに出力する出力
バッファ２１１、書込データをラッチする書込データラ
ッチ２１２、ならびにデータ入出力端子ＤＱｉからデー
タを取込み、書込データラッチ２１２に書込データを出
力する入力バッファ２１３を含む。
【００７６】出力バッファ２１１は、ＤＬＬ２００の出
力する内部クロックｉｎｔ．ＣＬＫおよび／ｉｎｔ．Ｃ
ＬＫに同期して動作する。また、出力バッファ２１１
は、動作に用いられる電源電圧ＶｄｄＱをうける。
力する内部クロックｉｎｔ．ＣＬＫおよび／ｉｎｔ．Ｃ
ＬＫに同期して動作する。また、出力バッファ２１１
は、動作に用いられる電源電圧ＶｄｄＱをうける。
【００７７】なお、ＳＳＴＬ入力バッファ回路８００の
入力ノードＮ１に供給する電圧として電源電圧Ｖｄｄを
使用する例を示したが、これに限定されない。
入力ノードＮ１に供給する電圧として電源電圧Ｖｄｄを
使用する例を示したが、これに限定されない。
【００７８】入力バッファ回路１０００に代わり図６に
示す入力バッファ回路１０１０を用いてもよい。入力バ
ッファ回路１０１０においては、ＳＳＴＬ入力バッファ
回路８００のノードＮ１に供給する電圧として出力バッ
ファ２１１に入力される電源電圧ＶｄｄＱを用いる。
示す入力バッファ回路１０１０を用いてもよい。入力バ
ッファ回路１０１０においては、ＳＳＴＬ入力バッファ
回路８００のノードＮ１に供給する電圧として出力バッ
ファ２１１に入力される電源電圧ＶｄｄＱを用いる。
【００７９】また、これに対応してコントロール回路３
００の入力ノードＮ４は、スイッチ電圧１/２ＶｄｄＱ
−αを受ける。
００の入力ノードＮ４は、スイッチ電圧１/２ＶｄｄＱ
−αを受ける。
【００８０】出力バッファ２１１に入力される電源電圧
ＶｄｄＱと電源電圧Ｖｄｄのレベルは同じであり、同じ
結果を得ることができる。
ＶｄｄＱと電源電圧Ｖｄｄのレベルは同じであり、同じ
結果を得ることができる。
【００８１】（実施の形態２）図７は、本発明の実施の
形態２の入力バッファ回路２０００のブロック図であ
る。
形態２の入力バッファ回路２０００のブロック図であ
る。
【００８２】図７の入力バッファ回路２０００は、ＳＳ
ＴＬ入力バッファ回路８００とＳＳＴＬ入力バッファ回
路８００の出力信号を切り替えるコントロール回路３０
０とを備える。
ＴＬ入力バッファ回路８００とＳＳＴＬ入力バッファ回
路８００の出力信号を切り替えるコントロール回路３０
０とを備える。
【００８３】実施の形態２では、ＳＳＴＬ入力バッファ
回路８００の出力信号は、コントロール回路３００の入
力ノードＮ２に供給される。そして、コントロール回路
３００の出力ノードＮ１０から内部クロックイネーブル
信号ｉｎｔ．ＣＫＥが出力される。
回路８００の出力信号は、コントロール回路３００の入
力ノードＮ２に供給される。そして、コントロール回路
３００の出力ノードＮ１０から内部クロックイネーブル
信号ｉｎｔ．ＣＫＥが出力される。
【００８４】ＳＳＴＬ入力バッファ回路８００は、ノー
ドＮ７に入力される外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥとノードＮ１に入力される基準電圧Ｖｒｅｆ
との比較により内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’を出力する。
ドＮ７に入力される外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥとノードＮ１に入力される基準電圧Ｖｒｅｆ
との比較により内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’を出力する。
【００８５】ノードＮ４とノードＮ５とのレベル比較の
結果に応じて内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅ’またはノードＮ３の信号がノードＮ１０から出力さ
れる。
結果に応じて内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅ’またはノードＮ３の信号がノードＮ１０から出力さ
れる。
【００８６】図８は、本発明の実施の形態２における入
力バッファ回路２０００の具体的構成の一例を示す図で
ある。
力バッファ回路２０００の具体的構成の一例を示す図で
ある。
【００８７】ここで、コントロール回路３００の入力ノ
ードである、Ｎ２、Ｎ３、Ｎ４、Ｎ５においては、それ
ぞれ、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’、
グラウンド電圧ｅｘｔ．Ｖｓｓ、スイッチ電圧１/２Ｖ
ｄｄ−α、基準電圧Ｖｒｅｆが入力されている。
ードである、Ｎ２、Ｎ３、Ｎ４、Ｎ５においては、それ
ぞれ、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’、
グラウンド電圧ｅｘｔ．Ｖｓｓ、スイッチ電圧１/２Ｖ
ｄｄ−α、基準電圧Ｖｒｅｆが入力されている。
【００８８】図９のタイミングチャートを用いて入力バ
ッファ回路２０００の動作を説明する。
ッファ回路２０００の動作を説明する。
【００８９】ここで、ＳＳＴＬ入力バッファ回路８００
を動作させるイネーブル信号enableは“Ｈ”であるとす
る。
を動作させるイネーブル信号enableは“Ｈ”であるとす
る。
【００９０】まず、電源電圧Ｖｄｄ投入後、基準電圧Ｖ
ｒｅｆが立ちあがるまでの期間（ｔ１）では、基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とのレベルは“Ｌ”である。
ｒｅｆが立ちあがるまでの期間（ｔ１）では、基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とのレベルは“Ｌ”である。
【００９１】したがって、ＳＳＴＬ入力バッファ回路８
００の出力信号である内部クロックイネーブル信号ｉｎ
ｔ．ＣＫＥ’は、前述したように“Ｈ”となる場合があ
る。
００の出力信号である内部クロックイネーブル信号ｉｎ
ｔ．ＣＫＥ’は、前述したように“Ｈ”となる場合があ
る。
【００９２】しかし、このときレベル比較回路１２にお
いて、スイッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅ
ｆとを比較判定すると、基準電圧Ｖｒｅｆのレベルが低
いため、レベル比較回路１２の出力信号であるスイッチ
信号ＳＷは、“Ｌ”となる。
いて、スイッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅ
ｆとを比較判定すると、基準電圧Ｖｒｅｆのレベルが低
いため、レベル比較回路１２の出力信号であるスイッチ
信号ＳＷは、“Ｌ”となる。
【００９３】したがって、スイッチ回路１１を介して、
入力ノードＮ３からのグラウンド電圧ｅｘｔ．Ｖｓｓが
ノードＮ１０に供給される。したがって、内部クロック
イネーブル信号ｉｎｔ．ＣＫＥは“Ｌ”となり内部クロ
ックの動作はストップしている。
入力ノードＮ３からのグラウンド電圧ｅｘｔ．Ｖｓｓが
ノードＮ１０に供給される。したがって、内部クロック
イネーブル信号ｉｎｔ．ＣＫＥは“Ｌ”となり内部クロ
ックの動作はストップしている。
【００９４】次に、基準電圧Ｖｒｅｆが立上がって外部
クロックイネーブル信号ｅｘｔ．ＣＫＥが立上がるまで
の期間（ｔ２）では、基準電圧Ｖｒｅｆは“Ｈ”であ
り、外部クロックイネーブル信号ｅｘｔ．ＣＫＥは
“Ｌ”となっている。
クロックイネーブル信号ｅｘｔ．ＣＫＥが立上がるまで
の期間（ｔ２）では、基準電圧Ｖｒｅｆは“Ｈ”であ
り、外部クロックイネーブル信号ｅｘｔ．ＣＫＥは
“Ｌ”となっている。
【００９５】このときレベル比較回路１２において、ス
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較する。今、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄが立
上がっているため基準電圧Ｖｒｅｆ＝１/２Ｖｄｄの状
態になっている。したがって、基準電圧Ｖｒｅｆのレベ
ルが高いため出力信号であるスイッチ信号ＳＷは、
“Ｈ”となる。
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較する。今、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄが立
上がっているため基準電圧Ｖｒｅｆ＝１/２Ｖｄｄの状
態になっている。したがって、基準電圧Ｖｒｅｆのレベ
ルが高いため出力信号であるスイッチ信号ＳＷは、
“Ｈ”となる。
【００９６】したがって、ＳＳＴＬ入力バッファ回路８
００の出力する内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’がコントロール回路３００の出力ノードＮ１０に
供給される。
００の出力する内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’がコントロール回路３００の出力ノードＮ１０に
供給される。
【００９７】ＳＳＴＬ入力バッファ回路８００は、入力
ノードＮ１からの信号である基準電圧Ｖｒｅｆを基準と
して、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレ
ベルを比較し、内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’を出力する。
ノードＮ１からの信号である基準電圧Ｖｒｅｆを基準と
して、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレ
ベルを比較し、内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’を出力する。
【００９８】基準電圧Ｖｒｅｆは“Ｈ”であり、外部ク
ロックイネーブル信号ｅｘｔ．ＣＫＥは“Ｌ”であるの
で内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’は
“Ｌ”であり、内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥも“Ｌ”のままである。
ロックイネーブル信号ｅｘｔ．ＣＫＥは“Ｌ”であるの
で内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’は
“Ｌ”であり、内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥも“Ｌ”のままである。
【００９９】次に、外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥが“Ｈ”（＞Ｖｒｅｆ）となる期間（ｔ３）
では、ＳＳＴＬ入力バッファ回路８００は、入力ノード
Ｎ１からの信号である基準電圧Ｖｒｅｆを基準として、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベルを
比較する。
ｔ．ＣＫＥが“Ｈ”（＞Ｖｒｅｆ）となる期間（ｔ３）
では、ＳＳＴＬ入力バッファ回路８００は、入力ノード
Ｎ１からの信号である基準電圧Ｖｒｅｆを基準として、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベルを
比較する。
【０１００】外部クロックイネーブル信号ｅｘｔ．ＣＫ
Ｅが“Ｈ”（＞Ｖｒｅｆ）となると内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥ’は“Ｈ”となり内部クロック
イネーブル信号ｉｎｔ．ＣＫＥも“Ｈ”となるので内部
クロックが動作しスタンバイ状態となる。
Ｅが“Ｈ”（＞Ｖｒｅｆ）となると内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥ’は“Ｈ”となり内部クロック
イネーブル信号ｉｎｔ．ＣＫＥも“Ｈ”となるので内部
クロックが動作しスタンバイ状態となる。
【０１０１】このように、ＳＳＴＬ入力バッファ回路８
００の出力信号として、外部クロックイネーブル信号ｅ
ｘｔ．ＣＫＥとグラウンド電圧ｅｘｔ．Ｖｓｓとを相互
に切り替えて使用することにより基準電圧Ｖｒｅｆと外
部クロックイネーブル信号ｅｘｔ．ＣＫＥとがともに
“Ｌ”の時（ｔ１）でも、内部クロックの動作をストッ
プすることができる。
００の出力信号として、外部クロックイネーブル信号ｅ
ｘｔ．ＣＫＥとグラウンド電圧ｅｘｔ．Ｖｓｓとを相互
に切り替えて使用することにより基準電圧Ｖｒｅｆと外
部クロックイネーブル信号ｅｘｔ．ＣＫＥとがともに
“Ｌ”の時（ｔ１）でも、内部クロックの動作をストッ
プすることができる。
【０１０２】図１０は図５の入力バッファ２０１に含ま
れるコントロール回路３００に入力されるスイッチ電圧
１/２Ｖｄｄ−αの電源電圧Ｖｄｄを出力バッファ２１
１に入力される電源電圧ＶｄｄＱに置換した本発明の実
施の形態２の入力バッファ回路２０１０である。
れるコントロール回路３００に入力されるスイッチ電圧
１/２Ｖｄｄ−αの電源電圧Ｖｄｄを出力バッファ２１
１に入力される電源電圧ＶｄｄＱに置換した本発明の実
施の形態２の入力バッファ回路２０１０である。
【０１０３】接続関係は、実施の形態１で説明したのと
同様であるので説明は繰返さない。また、これに対応し
てコントロール回路３００の入力ノードＮ４は、スイッ
チ電圧１/２ＶｄｄＱ−αを受ける。
同様であるので説明は繰返さない。また、これに対応し
てコントロール回路３００の入力ノードＮ４は、スイッ
チ電圧１/２ＶｄｄＱ−αを受ける。
【０１０４】出力バッファ２１１に入力される電源電圧
ＶｄｄＱと電源電圧Ｖｄｄのレベルは同じであり、同じ
結果を得ることができる。
ＶｄｄＱと電源電圧Ｖｄｄのレベルは同じであり、同じ
結果を得ることができる。
【０１０５】（実施の形態３）図１１は、本発明の実施
の形態３の入力バッファ回路３０００のブロック図であ
る。
の形態３の入力バッファ回路３０００のブロック図であ
る。
【０１０６】図１１の入力バッファ回路３０００は、Ｓ
ＳＴＬ入力バッファ回路８００と、ＣＭＯＳ入力バッフ
ァ回路６００と、ＳＳＴＬ入力バッファ回路８００の出
力信号とＣＭＯＳ入力バッファ回路８００の出力信号と
を切り替えるコントロール回路３００とを備える。
ＳＴＬ入力バッファ回路８００と、ＣＭＯＳ入力バッフ
ァ回路６００と、ＳＳＴＬ入力バッファ回路８００の出
力信号とＣＭＯＳ入力バッファ回路８００の出力信号と
を切り替えるコントロール回路３００とを備える。
【０１０７】実施の形態３では、ＳＳＴＬ入力バッファ
回路８００の出力信号は、コントロール回路３００の入
力ノードＮ２に供給される。また、ＣＭＯＳ入力バッフ
ァ回路６００の出力信号は、コントロール回路３００の
入力ノードＮ３に供給される。
回路８００の出力信号は、コントロール回路３００の入
力ノードＮ２に供給される。また、ＣＭＯＳ入力バッフ
ァ回路６００の出力信号は、コントロール回路３００の
入力ノードＮ３に供給される。
【０１０８】ＳＳＴＬ入力バッファ回路８００は、ノー
ドＮ７に入力される外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥとノードＮ１に入力される基準電圧Ｖｒｅｆ
との比較により内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’を出力する。
ドＮ７に入力される外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥとノードＮ１に入力される基準電圧Ｖｒｅｆ
との比較により内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’を出力する。
【０１０９】ＣＭＯＳ入力バッファ回路６００は、外部
クロックイネーブル信号ｅｘｔ．ＣＫＥの入力により内
部クロックイネーブル信号ｉｎｔ．ＣＫＥ”を出力す
る。
クロックイネーブル信号ｅｘｔ．ＣＫＥの入力により内
部クロックイネーブル信号ｉｎｔ．ＣＫＥ”を出力す
る。
【０１１０】図１２は、本発明の実施の形態３における
入力バッファ回路３０００の具体的構成の一例を示す図
である。
入力バッファ回路３０００の具体的構成の一例を示す図
である。
【０１１１】ここで、コントロール回路３００の入力ノ
ードである、Ｎ２、Ｎ３、Ｎ４、Ｎ５においては、それ
ぞれ、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’、
内部クロックイネーブル信号ｉｎｔ．ＣＫＥ”、スイッ
チ電圧１/２Ｖｄｄ−α、基準電圧Ｖｒｅｆが入力され
ている。そして、コントロール回路３００の出力ノード
Ｎ１０から内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
が出力される。
ードである、Ｎ２、Ｎ３、Ｎ４、Ｎ５においては、それ
ぞれ、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’、
内部クロックイネーブル信号ｉｎｔ．ＣＫＥ”、スイッ
チ電圧１/２Ｖｄｄ−α、基準電圧Ｖｒｅｆが入力され
ている。そして、コントロール回路３００の出力ノード
Ｎ１０から内部クロックイネーブル信号ｉｎｔ．ＣＫＥ
が出力される。
【０１１２】図１３のタイミングチャートを用いて入力
バッファ回路３０００の動作を説明する。
バッファ回路３０００の動作を説明する。
【０１１３】ここで、ＳＳＴＬ入力バッファ回路８００
を動作させるイネーブル信号enableは“Ｈ”であるとす
る。
を動作させるイネーブル信号enableは“Ｈ”であるとす
る。
【０１１４】まず、電源電圧Ｖｄｄ投入後、基準電圧Ｖ
ｒｅｆが立ちあがるまでの期間（ｔ１）では、基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とのレベルは“Ｌ”である。
ｒｅｆが立ちあがるまでの期間（ｔ１）では、基準電圧
Ｖｒｅｆと外部クロックイネーブル信号ｅｘｔ．ＣＫＥ
とのレベルは“Ｌ”である。
【０１１５】したがって、ＳＳＴＬ入力バッファ回路８
００の出力信号である内部クロックイネーブル信号ｉｎ
ｔ．ＣＫＥ’は、前述したように“Ｈ”となる場合があ
る。
００の出力信号である内部クロックイネーブル信号ｉｎ
ｔ．ＣＫＥ’は、前述したように“Ｈ”となる場合があ
る。
【０１１６】しかし、このときレベル比較回路１２にお
いて、スイッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅ
ｆとを比較判定すると、基準電圧Ｖｒｅｆが低いためレ
ベル比較回路１２の出力信号であるスイッチ信号ＳＷ
は、“Ｌ”となる。
いて、スイッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅ
ｆとを比較判定すると、基準電圧Ｖｒｅｆが低いためレ
ベル比較回路１２の出力信号であるスイッチ信号ＳＷ
は、“Ｌ”となる。
【０１１７】したがって、スイッチ回路１１を介して、
入力ノードＮ３からの内部クロックイネーブル信号ｉｎ
ｔ．ＣＫＥ”がノードＮ１０に供給される。したがっ
て、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ”は
“Ｌ”であるので内部クロックイネーブル信号ｉｎｔ．
ＣＫＥは“Ｌ”となり内部クロックの動作はストップし
ている。
入力ノードＮ３からの内部クロックイネーブル信号ｉｎ
ｔ．ＣＫＥ”がノードＮ１０に供給される。したがっ
て、内部クロックイネーブル信号ｉｎｔ．ＣＫＥ”は
“Ｌ”であるので内部クロックイネーブル信号ｉｎｔ．
ＣＫＥは“Ｌ”となり内部クロックの動作はストップし
ている。
【０１１８】次に、基準電圧Ｖｒｅｆが立上がって外部
クロックイネーブル信号ｅｘｔ．ＣＫＥが立上がるまで
の期間（ｔ２）では、基準電圧Ｖｒｅｆは“Ｈ”であ
り、外部クロックイネーブル信号ｅｘｔ．ＣＫＥは
“Ｌ”となっている。
クロックイネーブル信号ｅｘｔ．ＣＫＥが立上がるまで
の期間（ｔ２）では、基準電圧Ｖｒｅｆは“Ｈ”であ
り、外部クロックイネーブル信号ｅｘｔ．ＣＫＥは
“Ｌ”となっている。
【０１１９】このときレベル比較回路１２において、ス
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較する。今、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄが立
上がっているため基準電圧Ｖｒｅｆ＝１/２Ｖｄｄの状
態になっている。したがって、基準電圧Ｖｒｅｆのレベ
ルが高いため出力信号であるスイッチ信号ＳＷは、
“Ｈ”となる。
イッチ電圧１/２Ｖｄｄ−αと基準電圧Ｖｒｅｆとを比
較する。今、基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄが立
上がっているため基準電圧Ｖｒｅｆ＝１/２Ｖｄｄの状
態になっている。したがって、基準電圧Ｖｒｅｆのレベ
ルが高いため出力信号であるスイッチ信号ＳＷは、
“Ｈ”となる。
【０１２０】したがって、ＳＳＴＬ入力バッファ回路８
００の出力する内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’がコントロール回路３００の出力ノードＮ１０に
供給される。
００の出力する内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥ’がコントロール回路３００の出力ノードＮ１０に
供給される。
【０１２１】ＳＳＴＬ入力バッファ回路８００は、入力
ノードＮ１からの信号である基準電圧Ｖｒｅｆを基準と
して、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレ
ベルを比較し内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅ’を出力する。
ノードＮ１からの信号である基準電圧Ｖｒｅｆを基準と
して、外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレ
ベルを比較し内部クロックイネーブル信号ｉｎｔ．ＣＫ
Ｅ’を出力する。
【０１２２】基準電圧Ｖｒｅｆは“Ｈ”であり、外部ク
ロックイネーブル信号ｅｘｔ．ＣＫＥは“Ｌ”であるの
で内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’は
“Ｌ”であり、内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥも“Ｌ”のままである。
ロックイネーブル信号ｅｘｔ．ＣＫＥは“Ｌ”であるの
で内部クロックイネーブル信号ｉｎｔ．ＣＫＥ’は
“Ｌ”であり、内部クロックイネーブル信号ｉｎｔ．Ｃ
ＫＥも“Ｌ”のままである。
【０１２３】次に、外部クロックイネーブル信号ｅｘ
ｔ．ＣＫＥ＝“Ｈ”（＞Ｖｒｅｆ）となる期間（ｔ３）
では、ＳＳＴＬ入力バッファ回路８００は、入力ノード
Ｎ１からの信号である基準電圧Ｖｒｅｆを基準として、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベルを
比較する。
ｔ．ＣＫＥ＝“Ｈ”（＞Ｖｒｅｆ）となる期間（ｔ３）
では、ＳＳＴＬ入力バッファ回路８００は、入力ノード
Ｎ１からの信号である基準電圧Ｖｒｅｆを基準として、
外部クロックイネーブル信号ｅｘｔ．ＣＫＥのレベルを
比較する。
【０１２４】外部クロックイネーブル信号ｅｘｔ．ＣＫ
Ｅが“Ｈ”（＞Ｖｒｅｆ）となると内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥ’は“Ｈ”となり内部クロック
イネーブル信号ｉｎｔ．ＣＫＥも“Ｈ”となるので内部
クロックが動作しスタンバイ状態となる。
Ｅが“Ｈ”（＞Ｖｒｅｆ）となると内部クロックイネー
ブル信号ｉｎｔ．ＣＫＥ’は“Ｈ”となり内部クロック
イネーブル信号ｉｎｔ．ＣＫＥも“Ｈ”となるので内部
クロックが動作しスタンバイ状態となる。
【０１２５】このように、ＳＳＴＬ入力バッファ回路８
００の出力信号とＣＭＯＳの出力信号とを相互に切り替
えて使用することにより基準電圧Ｖｒｅｆと外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥとがともに“Ｌ”の時
（ｔ１）でも、内部クロックの動作をストップすること
ができる。
００の出力信号とＣＭＯＳの出力信号とを相互に切り替
えて使用することにより基準電圧Ｖｒｅｆと外部クロッ
クイネーブル信号ｅｘｔ．ＣＫＥとがともに“Ｌ”の時
（ｔ１）でも、内部クロックの動作をストップすること
ができる。
【０１２６】図１４は図５の入力バッファ２０１に含ま
れるコントロール回路３００に入力されるスイッチ電圧
１/２Ｖｄｄ−αの電源電圧Ｖｄｄを出力バッファ２１
１に入力される電源電圧ＶｄｄＱに置換した本発明の実
施の形態３の入力バッファ回路３０１０である。
れるコントロール回路３００に入力されるスイッチ電圧
１/２Ｖｄｄ−αの電源電圧Ｖｄｄを出力バッファ２１
１に入力される電源電圧ＶｄｄＱに置換した本発明の実
施の形態３の入力バッファ回路３０１０である。
【０１２７】接続関係は、実施の形態１で説明したのと
同様であるので説明は繰返さない。また、これに対応し
てコントロール回路３００の入力ノードＮ４は、スイッ
チ電圧１/２ＶｄｄＱ−αを受ける。
同様であるので説明は繰返さない。また、これに対応し
てコントロール回路３００の入力ノードＮ４は、スイッ
チ電圧１/２ＶｄｄＱ−αを受ける。
【０１２８】出力バッファ２１１に入力される電源電圧
ＶｄｄＱと電源電圧Ｖｄｄのレベルは同じであり、同じ
結果を得ることができる。
ＶｄｄＱと電源電圧Ｖｄｄのレベルは同じであり、同じ
結果を得ることができる。
【０１２９】（実施の形態４）図１５は、本発明の実施
の形態１から３で用いられたレベル比較回路１２を改良
したレベル比較回路１３である。
の形態１から３で用いられたレベル比較回路１２を改良
したレベル比較回路１３である。
【０１３０】本発明の実施の形態４のレベル比較回路１
３は、レベル比較回路１２とインバータ９２とＰチャネ
ル型ＭＯＳトランジスタＰＴ４とを含むものである。
３は、レベル比較回路１２とインバータ９２とＰチャネ
ル型ＭＯＳトランジスタＰＴ４とを含むものである。
【０１３１】レベル比較回路１２は、ノードＮ４、ノー
ドＮ５およびインバータ９２からのイネーブル信号enab
leを受けて、ノードＮ２０に出力信号であるスイッチ信
号ＳＷを供給する。
ドＮ５およびインバータ９２からのイネーブル信号enab
leを受けて、ノードＮ２０に出力信号であるスイッチ信
号ＳＷを供給する。
【０１３２】インバータ９２は、ノードＮ２０からの信
号を受けて、イネーブル信号enableを出力する。
号を受けて、イネーブル信号enableを出力する。
【０１３３】Ｐチャネル型ＭＯＳトランジスタＰＴ４
は、電源電圧ＶｄｄとノードＮ２０との間に備えられ
る。Ｐチャネル型ＭＯＳトランジスタＰＴ４のゲート電
極は、インバータ９２の出力信号であるイネーブル信号
enableを受ける。
は、電源電圧ＶｄｄとノードＮ２０との間に備えられ
る。Ｐチャネル型ＭＯＳトランジスタＰＴ４のゲート電
極は、インバータ９２の出力信号であるイネーブル信号
enableを受ける。
【０１３４】本発明のレベル比較回路１３は、レベル比
較回路１２の出力したスイッチ信号ＳＷが“Ｈ”となる
と“Ｌ”レベルのイネーブル信号enableがレベル比較回
路１２に入力される。
較回路１２の出力したスイッチ信号ＳＷが“Ｈ”となる
と“Ｌ”レベルのイネーブル信号enableがレベル比較回
路１２に入力される。
【０１３５】レベル比較回路１２は、イネーブル信号en
ableが“Ｌ”により動作をストップする。一方、Ｐチャ
ネル型ＭＯＳトランジスタＰＴ４がオンし、スイッチ信
号ＳＷが“Ｈ”にラッチされる。
ableが“Ｌ”により動作をストップする。一方、Ｐチャ
ネル型ＭＯＳトランジスタＰＴ４がオンし、スイッチ信
号ＳＷが“Ｈ”にラッチされる。
【０１３６】これによりレベル比較回路１３の消費電力
を低減することができる。今回開示された実施の形態は
すべての点で例示であって制限的なものではないと考え
られるべきである。本発明の範囲は上記した実施の形態
の説明ではなくて特許請求の範囲によって示され、特許
請求の範囲と均等の意味および範囲内でのすべての変更
が含まれることが意図される。
を低減することができる。今回開示された実施の形態は
すべての点で例示であって制限的なものではないと考え
られるべきである。本発明の範囲は上記した実施の形態
の説明ではなくて特許請求の範囲によって示され、特許
請求の範囲と均等の意味および範囲内でのすべての変更
が含まれることが意図される。
【０１３７】
【発明の効果】本発明の入力バッファ回路および半導体
装置によれば、基準電圧に応じてインターフェイス回路
に入力される信号を切り替えることにより、電源投入時
に基準電圧の立上がりに時間が必要なために生じる回路
の誤作動を引き起こすことを避けることができる。
装置によれば、基準電圧に応じてインターフェイス回路
に入力される信号を切り替えることにより、電源投入時
に基準電圧の立上がりに時間が必要なために生じる回路
の誤作動を引き起こすことを避けることができる。
【０１３８】また、基準電圧に応じて信号を切り替える
際に、ラッチ回路を設けることにより回路全体の消費電
力を低減することができる。
際に、ラッチ回路を設けることにより回路全体の消費電
力を低減することができる。
【０１３９】本発明の入力バッファ回路および半導体装
置によれば、インターフェイス回路から出力される信号
を基準電圧に応じて、他の信号に切り替えることによ
り、電源投入時に基準電圧の立上がりに時間が必要なた
めに生じる回路の誤作動を引き起こすことを避けること
ができる。
置によれば、インターフェイス回路から出力される信号
を基準電圧に応じて、他の信号に切り替えることによ
り、電源投入時に基準電圧の立上がりに時間が必要なた
めに生じる回路の誤作動を引き起こすことを避けること
ができる。
【０１４０】また、インターフェイス回路から出力され
る信号を基準電圧に応じて、他の信号に切り替える際
に、ラッチ回路を設けることにより回路全体の消費電力
を低減することができる。
る信号を基準電圧に応じて、他の信号に切り替える際
に、ラッチ回路を設けることにより回路全体の消費電力
を低減することができる。
【０１４１】本発明の入力バッファ回路および半導体装
置によれば、第１のインターフェイス回路から出力され
る信号を基準電圧に応じて、第２のインターフェイス回
路から出力される信号に切り替えることにより、電源投
入時に基準電圧の立上がりに時間が必要なために生じる
回路の誤作動を引き起こすことを避けることができる。
置によれば、第１のインターフェイス回路から出力され
る信号を基準電圧に応じて、第２のインターフェイス回
路から出力される信号に切り替えることにより、電源投
入時に基準電圧の立上がりに時間が必要なために生じる
回路の誤作動を引き起こすことを避けることができる。
【０１４２】また、第１のインターフェイス回路から出
力される信号を基準電圧に応じて、第２のインターフェ
イス回路から出力される信号に切り替える際に、ラッチ
回路を設けることにより回路全体の消費電力を低減する
ことができる。
力される信号を基準電圧に応じて、第２のインターフェ
イス回路から出力される信号に切り替える際に、ラッチ
回路を設けることにより回路全体の消費電力を低減する
ことができる。
【図１】 本発明の実施の形態１の入力バッファ回路１
０００のブロック図である。
０００のブロック図である。
【図２】 本発明の実施の形態１におけるコントロール
回路３００の具体的構成の一例を示す図である。
回路３００の具体的構成の一例を示す図である。
【図３】 本発明の実施の形態１の入力バッファ回路１
０００の具体的構成の一例を示す図である。
０００の具体的構成の一例を示す図である。
【図４】 本発明の実施の形態１の入力バッファ回路１
０００のタイミングチャートである。
０００のタイミングチャートである。
【図５】 本発明の実施の形態１の入力バッファ回路１
０００を有する半導体装置１００００の構成の一例を示
す図である。
０００を有する半導体装置１００００の構成の一例を示
す図である。
【図６】 本発明の実施の形態１の入力バッファ回路１
０１０の具体的構成の一例を示す図である。
０１０の具体的構成の一例を示す図である。
【図７】 本発明の実施の形態２の入力バッファ回路２
０００のブロック図である。
０００のブロック図である。
【図８】 本発明の実施の形態２の入力バッファ回路２
０００の具体的構成の一例を示す図である。
０００の具体的構成の一例を示す図である。
【図９】 本発明の実施の形態２の入力バッファ回路２
０００のタイミングチャートである。
０００のタイミングチャートである。
【図１０】 本発明の実施の形態２の入力バッファ回路
２０１０の具体的構成の一例を示す図である。
２０１０の具体的構成の一例を示す図である。
【図１１】 本発明の実施の形態３の入力バッファ回路
３０００のブロック図である。
３０００のブロック図である。
【図１２】 本発明の実施の形態３の入力バッファ回路
３０００の具体的構成の一例を示す図である。
３０００の具体的構成の一例を示す図である。
【図１３】 本発明の実施の形態３の入力バッファ回路
３０００のタイミングチャートである。
３０００のタイミングチャートである。
【図１４】 本発明の実施の形態３の入力バッファ回路
３０１０の具体的構成の一例を示す図である。
３０１０の具体的構成の一例を示す図である。
【図１５】 本発明の実施の形態１から３で用いられた
レベル比較回路の改良例を示す図である。
レベル比較回路の改良例を示す図である。
【図１６】 従来型のＣＭＯＳ入力バッファ回路６００
のブロック図である。
のブロック図である。
【図１７】 従来型のＣＭＯＳ入力バッファ回路６００
の一例を示す図である。
の一例を示す図である。
【図１８】 従来型のＣＭＯＳ入力バッファ回路６００
のタイミングチャートである。
のタイミングチャートである。
【図１９】 ＳＳＴＬ入力バッファ回路８００のブロッ
ク図である。
ク図である。
【図２０】 ＳＳＴＬ入力バッファ回路８００の一例を
示す図である。
示す図である。
【図２１】 電源電圧Ｖｄｄを立ち上げたときの各信号
波形を表わした図である。
波形を表わした図である。
１０，９１，９２ インバータ、１１ スイッチ回路、
１２，１３ レベル比較回路、９０ ＮＡＮＤ回路、２
０１，２０２ 入力バッファ、２０３ 制御信号発生回
路、２０４ ロウアドレスラッチ、２０５ コラムアド
レスラッチ、２０６ メモリアレイ、２０７ ロウデコ
ーダ、２０８ コラムデコーダ、２０９アレイ入出力回
路、２１０ 読出データラッチ、２１１ 出力バッフ
ァ、２１２ 書込データラッチ、２１３ 入力バッフ
ァ、３００ コントロール回路、６００，８００，１０
００，１０１０，２０００，２０１０，３０００，３０
１０入力バッファ回路、１００００ 半導体装置。
１２，１３ レベル比較回路、９０ ＮＡＮＤ回路、２
０１，２０２ 入力バッファ、２０３ 制御信号発生回
路、２０４ ロウアドレスラッチ、２０５ コラムアド
レスラッチ、２０６ メモリアレイ、２０７ ロウデコ
ーダ、２０８ コラムデコーダ、２０９アレイ入出力回
路、２１０ 読出データラッチ、２１１ 出力バッフ
ァ、２１２ 書込データラッチ、２１３ 入力バッフ
ァ、３００ コントロール回路、６００，８００，１０
００，１０１０，２０００，２０１０，３０００，３０
１０入力バッファ回路、１００００ 半導体装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA01 BB02 BB17 BB37 CC02 CC09 DD13 DD29 FF01 FF06 FF07 FF08 KK00 5K029 AA01 AA11 DD04 HH01 HH08 5M024 AA14 AA40 BB03 BB32 DD36 DD39 DD40 DD83 JJ02 JJ03 JJ32 PP01 PP02 PP03 PP07
Claims (21)
- 【請求項１】 外部から伝送される入力信号を受ける入
力端子と、 基準となる入力基準信号を受ける入力基準端子と、 前記入力端子から入力される前記入力信号の電位レベル
と前記入力基準端子から入力される前記入力基準信号の
電位レベルとの比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力するインタ
ーフェイス回路と、 前記入力基準端子に出力する前記入力基準信号を制御す
るコントロール回路とを備える、入力バッファ回路。 - 【請求項２】 前記コントロール回路は、 基準電圧を含む、複数の電圧をそれぞれ受けるための複
数の端子と、 前記複数の端子の一つを前記入力基準端子に接続するた
めのスイッチ回路と、 前記基準電圧のレベルに応じて、前記スイッチ回路の切
り替えを制御する切替信号を発生するレベル比較回路と
を含む。請求項１記載の入力バッファ回路。 - 【請求項３】 前記スイッチ回路は、 前記入力基準端子に前記基準電圧または電源電圧を供給
し、 前記レベル比較回路は、 前記電源電圧に基づき生成される前記基準電圧の立上が
りを判定するための所定電圧と、前記基準電圧とを比較
することにより、前記切替信号を発生する、請求項２記
載の入力バッファ回路。 - 【請求項４】 前記レベル比較回路の出力をラッチする
回路をさらに備える、請求項２記載の入力バッファ回
路。 - 【請求項５】 外部から伝送される入力信号を受ける入
力端子と、 前記入力端子から入力される前記入力信号の電位レベル
と基準電圧との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力するインタ
ーフェイス回路と、 前記基準電圧に応じて前記インターフェイス回路の出力
信号を制御するコントロール回路とを備える、入力バッ
ファ回路。 - 【請求項６】 前記コントロール回路は、 前記インターフェイス回路の出力信号を含む、複数の電
圧をそれぞれ受けるための複数の端子と、 前記複数の端子の一つを前記コントロール回路の出力信
号とするスイッチ回路と、 前記基準電圧のレベルに応じて、前記スイッチ回路の切
り替えを制御する切替信号を発生するレベル比較回路と
を含む、請求項５記載の入力バッファ回路。 - 【請求項７】 前記スイッチ回路は、 前記インターフェイス回路の出力信号または接地電圧を
供給し、 前記レベル比較回路は、 電源電圧に基づき生成される前記基準電圧の立上がりを
判定するための所定電圧と、前記基準電圧とを比較する
ことにより、前記切替信号を発生する、請求項６記載の
入力バッファ回路。 - 【請求項８】 前記レベル比較回路の出力をラッチする
回路をさらに備える、請求項６記載の入力バッファ回
路。 - 【請求項９】 外部から伝送される入力信号を受ける入
力端子と、 前記入力端子から入力される前記入力信号の電位レベル
と基準電圧との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力する第１の
インターフェイス回路と、 前記入力端子から入力される前記入力信号の電位レベル
としきい値との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力する第２の
インターフェイス回路と、 前記基準電圧のレベルに応じて前記第１のインターフェ
イス回路または前記第２のインターフェイス回路から出
力される信号を制御するコントロール回路とを備える、
入力バッファ回路。 - 【請求項１０】 前記コントロール回路は、 前記第１のインターフェイス回路から出力される信号と
前記第２のインターフェイス回路から出力される信号と
を含む、複数の電圧をそれぞれ受けるための複数の端子
と、 前記複数の端子の一つを前記コントロール回路の出力信
号とするスイッチ回路と、 前記基準電圧のレベルに応じて、前記スイッチ回路の切
り替えを制御する切替信号を発生するレベル比較回路と
を含む、請求項９記載の入力バッファ回路。 - 【請求項１１】 前記スイッチ回路は、 前記第１のインターフェイス回路の出力信号または前記
第２のインターフェイス回路の出力信号を供給し、 前記レベル比較回路は、 電源電圧に基づき生成される前記基準電圧の立上がりを
判定するための所定電圧と、前記基準電圧とを比較する
ことにより、前記切替信号を発生する、請求項１０記載
の入力バッファ回路。 - 【請求項１２】 前記レベル比較回路の出力をラッチす
る回路をさらに備える、請求項１０記載の入力バッファ
回路。 - 【請求項１３】 入力バッファ回路と、 電源電圧を受けて前記入力バッファ回路の信号処理結果
について出力する出力バッファ回路とを備え、 前記入力バッファ回路は、 外部から伝送される入力信号を受ける入力端子と、 基準となる入力基準信号を受ける入力基準端子と、 前記入力端子から入力される前記入力信号の電位レベル
と前記入力基準端子から入力される前記入力基準信号の
電位レベルとの比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力するインタ
ーフェイス回路と、 前記入力基準端子に出力する前記入力基準信号を制御す
るコントロール回路とを含み、 前記コントロール回路は、 基準電圧を含む、複数の電圧をそれぞれ受けるための複
数の端子と、 前記複数の端子の一つを前記入力端子に接続するための
スイッチ回路と、 前記基準電圧のレベルに応じて、前記スイッチ回路の切
り替えを制御する切替信号を発生するレベル比較回路と
を含む、半導体装置。 - 【請求項１４】 前記スイッチ回路は、 前記入力基準端子に前記基準電圧または前記電源電圧を
供給し、 前記レベル比較回路は、 前記電源電圧に基づき生成される前記基準電圧の立上が
りを判定するための所定電圧と前記基準電圧とを比較す
ることにより前記切替信号を発生する、請求項１３記載
の半導体装置。 - 【請求項１５】 前記レベル比較回路の出力をラッチす
る回路をさらに備える、請求項１３記載の半導体装置。 - 【請求項１６】 入力バッファ回路と、 電源電圧を受けて前記入力バッファ回路の信号処理結果
について出力する出力バッファ回路とを備え、 前記入力バッファ回路は、 外部から伝送される入力信号を受ける入力端子と、 前記入力端子から入力される前記入力信号の電位レベル
と基準電圧との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力するインタ
ーフェイス回路と、 前記基準電圧に応じて前記インターフェイス回路の出力
信号を制御するコントロール回路とを含み、 前記コントロール回路は、 前記インターフェイス回路の出力信号を含む、複数の電
圧をそれぞれ受けるための複数の端子と、 前記複数の端子の一つを前記コントロール回路の出力信
号とするスイッチ回路と、 前記基準電圧のレベルに応じて、前記スイッチ回路の切
り替えを制御する切替信号を発生するレベル比較回路と
を含む、半導体装置。 - 【請求項１７】 前記スイッチ回路は、 前記インターフェイス回路の出力信号または接地電圧を
供給し、 前記レベル比較回路は、 前記電源電圧に基づき生成される前記基準電圧の立上が
りを判定するための所定電圧と、前記基準電圧とを比較
することにより、前記切替信号を発生する、請求項１６
記載の半導体装置。 - 【請求項１８】 前記レベル比較回路の出力をラッチす
る回路をさらに備える、請求項１６記載の半導体装置。 - 【請求項１９】 入力バッファ回路と、 電源電圧を受けて前記入力バッファ回路の信号処理結果
について出力する出力バッファ回路とを備え、 前記入力バッファ回路は、外部から伝送される入力信号
を受ける入力端子と、 前記入力端子から入力される前記入力信号の電位レベル
と基準電圧との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力する第１の
インターフェイス回路と、 前記入力端子から入力される前記入力信号の電位レベル
としきい値との比較に基づき、前記入力信号の論理レベ
ルを判定して、判定結果に応じた信号を出力する第２の
インターフェイス回路と、 前記基準電圧のレベルに応じて前記第１のインターフェ
イス回路または前記第２のインターフェイス回路から出
力される信号を制御するコントロール回路とを含み、 前記コントロール回路は、 前記第１のインターフェイス回路の出力信号と第２のイ
ンターフェイス回路の出力信号とを含む、複数の電圧を
それぞれ受けるための複数の端子と、 前記複数の端子の一つを前記コントロール回路の出力信
号とするスイッチ回路と、 前記基準電圧のレベルに応じて、前記スイッチ回路の切
り替えを制御する切替信号を発生するレベル比較回路と
を含む、半導体装置。 - 【請求項２０】 前記スイッチ回路は、 前記第１のインターフェイス回路の出力信号または前記
第２のインターフェイス回路の出力信号を供給し、 前記レベル比較回路は、 電源電圧に基づき生成される前記基準電圧の立上がりを
判定するための所定電圧と、前記基準電圧とを比較する
ことにより、前記切替信号を発生する、請求項１９記載
の半導体装置。 - 【請求項２１】 前記レベル比較回路の出力をラッチす
る回路をさらに備える、請求項１９記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039471A JP2002246891A (ja) | 2001-02-16 | 2001-02-16 | 入力バッファ回路および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039471A JP2002246891A (ja) | 2001-02-16 | 2001-02-16 | 入力バッファ回路および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002246891A true JP2002246891A (ja) | 2002-08-30 |
Family
ID=18902251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039471A Pending JP2002246891A (ja) | 2001-02-16 | 2001-02-16 | 入力バッファ回路および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002246891A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005182904A (ja) * | 2003-12-18 | 2005-07-07 | Nec Electronics Corp | インタフェース回路 |
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2001
- 2001-02-16 JP JP2001039471A patent/JP2002246891A/ja active Pending
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| US10951037B2 (en) | 2015-02-19 | 2021-03-16 | Enphase Energy, Inc. | Method and apparatus for time-domain droop control with integrated phasor current control |
| US11355936B2 (en) | 2015-02-19 | 2022-06-07 | Enphase Energy, Inc. | Method and apparatus for time-domain droop control with integrated phasor current control |
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