JPH0750898B2 - 時間スイッチ回路 - Google Patents
時間スイッチ回路Info
- Publication number
- JPH0750898B2 JPH0750898B2 JP63247523A JP24752388A JPH0750898B2 JP H0750898 B2 JPH0750898 B2 JP H0750898B2 JP 63247523 A JP63247523 A JP 63247523A JP 24752388 A JP24752388 A JP 24752388A JP H0750898 B2 JPH0750898 B2 JP H0750898B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission format
- time
- address
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔概 要〕 異なる種類の伝送フォーマットを有する複数種類のメデ
ィアのデータのタイムスロットの入替えを行なう時間ス
イッチ回路に関し、 異なる伝送フォーマットのデータに対して、時間スイッ
チ機能とフォーマット変換機能とを実現し、ハードウェ
ア構成および制御を簡素化することを目的とし、 書込みアドレスの順序と読出しアドレスの順序とを変換
することによってタイムスロットの入替えを行なうため
に、同一の基本速度単位を有し各々周期的で且つ異なる
伝送フォーマットを有してなる複数種類のデータをさら
に時分割多重化してなるデータを、少なくとも１周期分
毎に保持するデータ・バッファと、前記データバッファ
の各アドレス毎に前記書込みあるいは読出しの順序を設
定するアドレスコントロールメモリを有し、前記アドレ
スコントロールメモリにおいては、前記複数種類のデー
タの相互間における伝送フォーマットの変換と、該複数
種類のデータそれぞれの伝送フォーマット内でのタイム
スロットの入替えとを同時に実現するようにアドレスが
設定されるように構成する。
ィアのデータのタイムスロットの入替えを行なう時間ス
イッチ回路に関し、 異なる伝送フォーマットのデータに対して、時間スイッ
チ機能とフォーマット変換機能とを実現し、ハードウェ
ア構成および制御を簡素化することを目的とし、 書込みアドレスの順序と読出しアドレスの順序とを変換
することによってタイムスロットの入替えを行なうため
に、同一の基本速度単位を有し各々周期的で且つ異なる
伝送フォーマットを有してなる複数種類のデータをさら
に時分割多重化してなるデータを、少なくとも１周期分
毎に保持するデータ・バッファと、前記データバッファ
の各アドレス毎に前記書込みあるいは読出しの順序を設
定するアドレスコントロールメモリを有し、前記アドレ
スコントロールメモリにおいては、前記複数種類のデー
タの相互間における伝送フォーマットの変換と、該複数
種類のデータそれぞれの伝送フォーマット内でのタイム
スロットの入替えとを同時に実現するようにアドレスが
設定されるように構成する。
本発明は、異なる種類の伝送フォーマットを有する複数
種類のメディアのデータのタイムスロットの入替えを行
なう時間スイッチ回路に関する。
種類のメディアのデータのタイムスロットの入替えを行
なう時間スイッチ回路に関する。
時分割多重化装置等においては、時分割多重化されたデ
ータを入力して、該データのタイムスロットの入替えを
行なう時間スイッチ回路が設けられている。
ータを入力して、該データのタイムスロットの入替えを
行なう時間スイッチ回路が設けられている。
ところで、近年の時分割多重化装置においては、音声デ
ータ、画像データ、コンピュータ端末からのデータ等、
複数のメディアのデータを多重化して効率良く伝送する
ことが要求されている。そして、これらの各メディアの
データは、それぞれのメディアのデータの種類に応じて
異なる伝送フォーマットを有する。
ータ、画像データ、コンピュータ端末からのデータ等、
複数のメディアのデータを多重化して効率良く伝送する
ことが要求されている。そして、これらの各メディアの
データは、それぞれのメディアのデータの種類に応じて
異なる伝送フォーマットを有する。
上記のような時分割多重化装置において時間スイッチと
しての機能を実現するには、各メディアのデータ内、す
なわち、同一の伝送フォーマットのデータ内でのタイム
スロットの入替え機能の他に、異なる伝送フォーマット
のデータ相互間でのタイムスロットの入替えを行なう機
能も必要となる。
しての機能を実現するには、各メディアのデータ内、す
なわち、同一の伝送フォーマットのデータ内でのタイム
スロットの入替え機能の他に、異なる伝送フォーマット
のデータ相互間でのタイムスロットの入替えを行なう機
能も必要となる。
また、これらの異なる種類の伝送フォーマットを有する
複数種類のメディアのデータを伝送する際に、それぞれ
の伝送フォーマットを保持したまま、さらに多重化して
伝送する場合もあれば、あるいは、効率的なデータ伝送
を実現するために、伝送容量の少ないメディアのデータ
は他のメディアのデータの伝送フォーマットに変換して
該他のメディアのデータと共に伝送するという場合もあ
り得る。後者の場合におけるように、データの伝送フォ
ーマットを他の伝送フォーマットに変換することも、前
記の異なる伝送フォーマットのデータ相互間でのタイム
スロットの入替え機能により実現される。
複数種類のメディアのデータを伝送する際に、それぞれ
の伝送フォーマットを保持したまま、さらに多重化して
伝送する場合もあれば、あるいは、効率的なデータ伝送
を実現するために、伝送容量の少ないメディアのデータ
は他のメディアのデータの伝送フォーマットに変換して
該他のメディアのデータと共に伝送するという場合もあ
り得る。後者の場合におけるように、データの伝送フォ
ーマットを他の伝送フォーマットに変換することも、前
記の異なる伝送フォーマットのデータ相互間でのタイム
スロットの入替え機能により実現される。
第５図は、従来のマルチメディアのデータに対する、タ
イムスロットの入替えのための構成の１例として、異な
る種類の伝送フォーマットを有する２種類のメディアの
データを伝送するために設けられた時分割多重化装置に
おける、従来のタイムスロットの入替えのための構成の
概略を示すものである。
イムスロットの入替えのための構成の１例として、異な
る種類の伝送フォーマットを有する２種類のメディアの
データを伝送するために設けられた時分割多重化装置に
おける、従来のタイムスロットの入替えのための構成の
概略を示すものである。
第５図の従来例に示されるように、従来の時分割多重化
装置においては、前記複数種類のデータそれぞれの伝送
フォーマット内でタイムスロットの入替えを行なうため
の時間スイッチ回路51および52と、該複数種類のデータ
の相互間における伝送フォーマットの変換を行なうため
のフォーマット変換回路53とが、それぞれ独立に設けら
れている。
装置においては、前記複数種類のデータそれぞれの伝送
フォーマット内でタイムスロットの入替えを行なうため
の時間スイッチ回路51および52と、該複数種類のデータ
の相互間における伝送フォーマットの変換を行なうため
のフォーマット変換回路53とが、それぞれ独立に設けら
れている。
例えば、第１の伝送フォーマットのデータ内のタイムス
ロットを、第２の伝送フォーマットのデータ内のタイム
スロットと入替えようとするときには、まず、フォーマ
ット変換際路53によって該第１の伝送フォーマットのデ
ータのフォーマットを第２の伝送フォーマットに変換
し、その後、時間スイッチ回路52によって上記の第２の
伝送フォーマットのデータ内の目的のタイムスロットと
の入替えが行なわれていた。
ロットを、第２の伝送フォーマットのデータ内のタイム
スロットと入替えようとするときには、まず、フォーマ
ット変換際路53によって該第１の伝送フォーマットのデ
ータのフォーマットを第２の伝送フォーマットに変換
し、その後、時間スイッチ回路52によって上記の第２の
伝送フォーマットのデータ内の目的のタイムスロットと
の入替えが行なわれていた。
ここで、図示しないが、第５図の２つの時間スイッチ回
路51および52、そして、フォーマット変換回路53は、そ
れぞれ、通常の時間スイッチ回路としての構成を有す
る。すなわち、書込みアドレスの順序と読出しアドレス
の順序とを変換することによってシリアルなデータのタ
イムスロットの入替えを行なうために、該データを一時
保持するデータ・バッファと、該データバッファの各ア
ドレス毎に該書込みあるいは読出しの順序を設定するア
ドレスコントロールメモリ、その他、これらのデータバ
ッファおよびアドレスコントロールメモリを制御する構
成を、第５図に示すような、個々の時間スイッチ回路
（あるいはフォーマット変換回路）51,52および53の構
成毎に有する。（なお、第５図においては、それぞれの
時間スイッチ回路（あるいはフォーマット変換回路）の
入出力は、２つの対向局の間で双方向にやりとりされる
データを模式的に示すもので、実際の時間スイッチ回路
の入出力は、それぞれ、時分割多重化されたシリアルデ
ータであることは言うまでもない。） 上述のように、従来のマルチメディアのデータに対す
る、タイムスロットの入替えのための構成は、ハードウ
ェア構成が複雑化し、したがって、全体の制御も複雑化
するという問題があった。
路51および52、そして、フォーマット変換回路53は、そ
れぞれ、通常の時間スイッチ回路としての構成を有す
る。すなわち、書込みアドレスの順序と読出しアドレス
の順序とを変換することによってシリアルなデータのタ
イムスロットの入替えを行なうために、該データを一時
保持するデータ・バッファと、該データバッファの各ア
ドレス毎に該書込みあるいは読出しの順序を設定するア
ドレスコントロールメモリ、その他、これらのデータバ
ッファおよびアドレスコントロールメモリを制御する構
成を、第５図に示すような、個々の時間スイッチ回路
（あるいはフォーマット変換回路）51,52および53の構
成毎に有する。（なお、第５図においては、それぞれの
時間スイッチ回路（あるいはフォーマット変換回路）の
入出力は、２つの対向局の間で双方向にやりとりされる
データを模式的に示すもので、実際の時間スイッチ回路
の入出力は、それぞれ、時分割多重化されたシリアルデ
ータであることは言うまでもない。） 上述のように、従来のマルチメディアのデータに対す
る、タイムスロットの入替えのための構成は、ハードウ
ェア構成が複雑化し、したがって、全体の制御も複雑化
するという問題があった。
本発明は上記の問題点に鑑み、なされたもので、異なる
伝送フォーマットのデータに対して、時間スイッチ機能
とフォーマット変換機能とを実現し、ハードウェア構成
および制御を簡素化する時間スイッチ回路を提供するこ
とを目的とするものである。
伝送フォーマットのデータに対して、時間スイッチ機能
とフォーマット変換機能とを実現し、ハードウェア構成
および制御を簡素化する時間スイッチ回路を提供するこ
とを目的とするものである。
第１図は本発明の基本構成図である。本図において、１
はデータメモリ、そして、２はアドレスコントロールメ
モリである。
はデータメモリ、そして、２はアドレスコントロールメ
モリである。
データメモリ１は、書込みアドレスの順序と読出しアド
レスの順序とを変換することによってタイムスロットの
入替えを行なうために、同一の基本速度単位を有し各々
周期的で且つ異なる伝送フォーマットを有してなる複数
種類のデータをさらに時分割多重化してなるデータを、
少なくとも１周期分毎に保持する。
レスの順序とを変換することによってタイムスロットの
入替えを行なうために、同一の基本速度単位を有し各々
周期的で且つ異なる伝送フォーマットを有してなる複数
種類のデータをさらに時分割多重化してなるデータを、
少なくとも１周期分毎に保持する。
アドレスコントロールメモリ２は、前記データバッファ
１の各アドレス毎に前記書込みあるいは読出しの順序を
設定するためものであって、本発明においては、該アド
レスコントロールメモリ２には、前記複数種類のデータ
の相互間における伝送フォーマットの変換と、該複数種
類のデータそれぞれの伝送フォーマット内でのタイムス
ロットの入替えとを同時に実現するようにアドレスが設
定される。
１の各アドレス毎に前記書込みあるいは読出しの順序を
設定するためものであって、本発明においては、該アド
レスコントロールメモリ２には、前記複数種類のデータ
の相互間における伝送フォーマットの変換と、該複数種
類のデータそれぞれの伝送フォーマット内でのタイムス
ロットの入替えとを同時に実現するようにアドレスが設
定される。
データメモリ１に、同一の基本速度単位を有し各々周期
的で且つ異なる伝送フォーマットを有してなる複数種類
のデータをさらに時分割多重化してなるデータが、少な
くとも１周期分毎に保持されることにより、該データメ
モリ１には、全ての種類のデータの伝送フォーマットが
少なくとも１周期分含まれる。こうして、これらデータ
メモリ１に保持されたデータのタイムスロットを入替え
ることにより、異なる伝送フォーマットの間の伝送フォ
ーマット変換を行なうことが可能である。
的で且つ異なる伝送フォーマットを有してなる複数種類
のデータをさらに時分割多重化してなるデータが、少な
くとも１周期分毎に保持されることにより、該データメ
モリ１には、全ての種類のデータの伝送フォーマットが
少なくとも１周期分含まれる。こうして、これらデータ
メモリ１に保持されたデータのタイムスロットを入替え
ることにより、異なる伝送フォーマットの間の伝送フォ
ーマット変換を行なうことが可能である。
さらに、該データメモリ１に、各種類のデータの伝送フ
ォーマットが少なくとも１周期分、すなわち、完全な形
で含まれることにより、該各種類のデータの伝送フォー
マット内でタイムスロットの入替えを行なうことができ
る。
ォーマットが少なくとも１周期分、すなわち、完全な形
で含まれることにより、該各種類のデータの伝送フォー
マット内でタイムスロットの入替えを行なうことができ
る。
上記の、異なる伝送フォーマットの間の伝送フォーマッ
ト変換、および、各種類のデータの伝送フォーマット内
でのタイムスロットの入替えは、共に上記データメモリ
１に一時期に保持されるデータのタイムスロットを入替
えることにより実現されるものであるので、該データメ
モリ１における、書込みアドレスの順序と読出しアドレ
スの順序とを変換するために、データバッファ１の各ア
ドレス毎に前記書込みあるいは読出しの順序を設定する
アドレスコントロールメモリ２におけるアドレス設定に
より、一度に行なうことができる。
ト変換、および、各種類のデータの伝送フォーマット内
でのタイムスロットの入替えは、共に上記データメモリ
１に一時期に保持されるデータのタイムスロットを入替
えることにより実現されるものであるので、該データメ
モリ１における、書込みアドレスの順序と読出しアドレ
スの順序とを変換するために、データバッファ１の各ア
ドレス毎に前記書込みあるいは読出しの順序を設定する
アドレスコントロールメモリ２におけるアドレス設定に
より、一度に行なうことができる。
したがって、本発明の構成によれば、１つの時間スイッ
チ回路の構成によって、異なる伝送フォーマットの間の
伝送フォーマット変換、および、各種類のデータの伝送
フォーマット内でのタイムスロットの入替えが一度に行
ない得、前述の従来の構成に比較してハードウェア構成
が簡素化され、また、１つの時間スイッチ回路を制御す
るのみであるので、制御も簡素化される。
チ回路の構成によって、異なる伝送フォーマットの間の
伝送フォーマット変換、および、各種類のデータの伝送
フォーマット内でのタイムスロットの入替えが一度に行
ない得、前述の従来の構成に比較してハードウェア構成
が簡素化され、また、１つの時間スイッチ回路を制御す
るのみであるので、制御も簡素化される。
第３図は、複数の伝送フォーマットのデータをさらに多
重化したデータ構成の１例として、変換機のダイヤリン
グ情報であるシグナリングデータの２種類の伝送フォー
マットを示すものである。
重化したデータ構成の１例として、変換機のダイヤリン
グ情報であるシグナリングデータの２種類の伝送フォー
マットを示すものである。
第３図に示される例では、伝送フォーマット１は１ビッ
ト×20のマルチフレームからなる伝送フォーマットであ
り、伝送フォーマット２は、８ビットからなるフレーム
×20のマルチフレームからなる伝送フォーマットであ
る。なお、第３図において、、CH1,CH2,・・・等は各チ
ャネルの１ビットのデータを、Ａは制御ビットである。
ト×20のマルチフレームからなる伝送フォーマットであ
り、伝送フォーマット２は、８ビットからなるフレーム
×20のマルチフレームからなる伝送フォーマットであ
る。なお、第３図において、、CH1,CH2,・・・等は各チ
ャネルの１ビットのデータを、Ａは制御ビットである。
ここで、伝送フォーマット１、伝送フォーマット２とも
に、１ビットのデータを伝送する基本速度単位は同一の
0.4kbpsであって、伝送フォーマット１の１マルチフレ
ームは0.4×20＝8kbps、伝送フォーマット２の１マルチ
フレームは0.4×８×20＝64kbpsを占める。
に、１ビットのデータを伝送する基本速度単位は同一の
0.4kbpsであって、伝送フォーマット１の１マルチフレ
ームは0.4×20＝8kbps、伝送フォーマット２の１マルチ
フレームは0.4×８×20＝64kbpsを占める。
伝送フォーマット１と伝送フォーマット２とを多重化し
たデータを伝送する回路上では、伝送フォーマット１、
および、伝送フォーマット２に対して、それぞれ、64kb
psが割当られている。したがって、該64kbpsの間に、伝
送フォーマット１の8kbpsのマルチフレームは８周期分
伝送され、伝送フォーマット２の64kbpsのマルチフレー
ムは１周期分伝送される。
たデータを伝送する回路上では、伝送フォーマット１、
および、伝送フォーマット２に対して、それぞれ、64kb
psが割当られている。したがって、該64kbpsの間に、伝
送フォーマット１の8kbpsのマルチフレームは８周期分
伝送され、伝送フォーマット２の64kbpsのマルチフレー
ムは１周期分伝送される。
さて、上記の第３図のデータのタイムスロットの入替え
が行なわれる、本発明の時間スイッチ回路のハードウェ
ア構成例は、第４図に示されているように、通常の時間
スイッチ回路と同様に、データメモリ41、セレクタ42、
アドレスコントロールメモリ43、およびカウンタ44を有
してなる。
が行なわれる、本発明の時間スイッチ回路のハードウェ
ア構成例は、第４図に示されているように、通常の時間
スイッチ回路と同様に、データメモリ41、セレクタ42、
アドレスコントロールメモリ43、およびカウンタ44を有
してなる。
データメモリ41には、第３図の構成のデータが一度に32
0ビット（前述の伝送フォーマット１の8kbpsのマルチフ
レーム８周期分の160ビット＋伝送フォーマット２の64k
bpsのマルチフレーム１周期分の160ビット）、カウンタ
44から出力された遂次的な出力に応じて順に書き込まれ
る。（伝送フォーマット１と伝送フォーマット２とを多
重化したデータの周期は、マルチフレームの周期の大き
い伝送フォーマット２のマルチフレームを１つ完全に含
む長さ、すなわち、第３図に示される320ビットであ
る。） 上記のデータメモリ41に一度に書き込まれた320ビット
のデータは、アドレスコントロールメモリ43に設定され
たアドレスに従って読み出され、これによって、該320
ビットのデータのタイムスロットの入替えが実現され
る。
0ビット（前述の伝送フォーマット１の8kbpsのマルチフ
レーム８周期分の160ビット＋伝送フォーマット２の64k
bpsのマルチフレーム１周期分の160ビット）、カウンタ
44から出力された遂次的な出力に応じて順に書き込まれ
る。（伝送フォーマット１と伝送フォーマット２とを多
重化したデータの周期は、マルチフレームの周期の大き
い伝送フォーマット２のマルチフレームを１つ完全に含
む長さ、すなわち、第３図に示される320ビットであ
る。） 上記のデータメモリ41に一度に書き込まれた320ビット
のデータは、アドレスコントロールメモリ43に設定され
たアドレスに従って読み出され、これによって、該320
ビットのデータのタイムスロットの入替えが実現され
る。
該タイムスロットの入替えの１例が第２図に示されてい
る。
る。
第２図において、実線の矢印は伝送フォーマット１内で
のタイムスロットの入替えを、破線の矢印は伝送フォー
マット２内でのタイムスロットの入替えを、そして、一
点鎖線は伝送フォーマット１と伝送フォーマット２との
間のフォーマット変換のためのタイムスロットの入替え
を、それぞれ示している。
のタイムスロットの入替えを、破線の矢印は伝送フォー
マット２内でのタイムスロットの入替えを、そして、一
点鎖線は伝送フォーマット１と伝送フォーマット２との
間のフォーマット変換のためのタイムスロットの入替え
を、それぞれ示している。
これらのタイムスロットの入替えは、第４図のデータメ
モリ41に第２図の1aのように書き込まれたデータを、第
２図の1bのような順で読み出すように、第４図のアドレ
スコントロールメモリ43のアドレスを設定することによ
り実現できる。
モリ41に第２図の1aのように書き込まれたデータを、第
２図の1bのような順で読み出すように、第４図のアドレ
スコントロールメモリ43のアドレスを設定することによ
り実現できる。
本発明によれば、伝送フォーマットの異なるデータに対
して、時間スイッチ機能とフォーマット変換機能とを実
現し、ハードウェア構成および制御を簡素化することが
できる。
して、時間スイッチ機能とフォーマット変換機能とを実
現し、ハードウェア構成および制御を簡素化することが
できる。
第１図は本発明の基本構成図、 第２図は、本発明の実施例におけるタイムスロットの入
替えの１例を示す図、 第３図は、複数の伝送フォーマットを多重化したデータ
の構成例を示す図、 第４図は、時間スイッチ回路のハードウェア構成例を示
す図、そして 第５図は、従来の複数の伝送フォーマットを多重化した
データに対するタイムスロット入替えのための構成の概
略図である。 〔符号の説明〕 1,41……データメモリ、2,43……アドレスコントロール
メモリ、42……セレクタ、44……カウンタ、51,51……
時間スイッチ回路、53……伝送フォーマット相互変換回
路。
替えの１例を示す図、 第３図は、複数の伝送フォーマットを多重化したデータ
の構成例を示す図、 第４図は、時間スイッチ回路のハードウェア構成例を示
す図、そして 第５図は、従来の複数の伝送フォーマットを多重化した
データに対するタイムスロット入替えのための構成の概
略図である。 〔符号の説明〕 1,41……データメモリ、2,43……アドレスコントロール
メモリ、42……セレクタ、44……カウンタ、51,51……
時間スイッチ回路、53……伝送フォーマット相互変換回
路。
Claims (1)
- 【請求項１】書込みアドレスの順序と読出しアドレスの
順序とを変換することによってタイムスロットの入替え
を行なうために、同一の基本速度単位を有し各々周期的
で且つ異なる伝送フォーマットを有してなる複数種類の
データをさらに時分割多重化してなるデータを、少なく
とも１周期分毎に保持するデータ・バッファ（１）と、 前記データバッファ（１）の各アドレス毎に前記書込み
あるいは読出しの順序を設定するアドレスコントロール
メモリ（２）とを有し、 前記アドレスコントロールメモリ（２）においては、前
記複数種類のデータの相互間における伝送フォーマット
の変換と、該複数種類のデータそれぞれの伝送フォーマ
ット内でのタイムスロットの入替えとを同時に実現する
ようにアドレスが設定されることを特徴とする時間スイ
ッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247523A JPH0750898B2 (ja) | 1988-10-03 | 1988-10-03 | 時間スイッチ回路 |
| US07/416,474 US4972407A (en) | 1988-10-03 | 1989-10-03 | Time-division switching circuit transforming data formats |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247523A JPH0750898B2 (ja) | 1988-10-03 | 1988-10-03 | 時間スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297152A JPH0297152A (ja) | 1990-04-09 |
| JPH0750898B2 true JPH0750898B2 (ja) | 1995-05-31 |
Family
ID=17164759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247523A Expired - Fee Related JPH0750898B2 (ja) | 1988-10-03 | 1988-10-03 | 時間スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4972407A (ja) |
| JP (1) | JPH0750898B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5390333A (en) * | 1990-02-06 | 1995-02-14 | Alcatel Network Systems, Inc. | Switch array power reduction apparatus |
| US5157656A (en) * | 1990-07-31 | 1992-10-20 | Northern Telecom Limited | Nyblet time switch |
| US5239542A (en) * | 1991-08-23 | 1993-08-24 | Redcom Laboratories, Inc. | Time division multiplex switching system for interconnecting telephone circuits which operate in accordance with different signalling systems and call formats |
| JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
| EP0866584A3 (en) * | 1991-08-30 | 2001-03-28 | The Furukawa Electric Co., Ltd. | Multiplex transmission system |
| JP3197607B2 (ja) * | 1992-05-13 | 2001-08-13 | 富士通株式会社 | 時間スイッチ装置 |
| US6064803A (en) * | 1995-03-01 | 2000-05-16 | Matsushita Electric Industrial Co., Ltd. | Image information decoder with a reduced capacity frame memory |
| US5640398A (en) * | 1995-11-01 | 1997-06-17 | Pmc-Sierra, Inc. | State machine architecture for concurrent processing of multiplexed data streams |
| US5978370A (en) * | 1997-01-13 | 1999-11-02 | At&Tcorp | Circuit-switched switching system |
| US5999529A (en) * | 1997-09-16 | 1999-12-07 | Nortel Networks Corporation | Method and apparatus for interworking ATM adaptation layer formats |
| JP3455474B2 (ja) * | 1999-08-27 | 2003-10-14 | 株式会社沖コムテック | ディジタル交換装置およびその装置のデータ交換方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140407A (en) * | 1978-04-24 | 1979-10-31 | Fujitsu Ltd | Time slot conversion system for time-division switch device |
| FR2427744A1 (fr) * | 1978-05-31 | 1979-12-28 | Materiel Telephonique | Procede et dispositif de conversion d'une jonction temporelle entrante en une jonction temporelle sortante de type different |
| JPS5544507A (en) * | 1978-09-22 | 1980-03-28 | Hitachi Denshi Ltd | Spraying method on iron or iron base alloy |
| DE3485380D1 (de) * | 1983-05-24 | 1992-02-06 | Hitachi Ltd | Zeitstufe eines zeitmultiplex-koppelfeldes. |
| JPS6031395A (ja) * | 1983-08-01 | 1985-02-18 | Meisei Electric Co Ltd | デ−タ伝送制御方式 |
| US4545052A (en) * | 1984-01-26 | 1985-10-01 | Northern Telecom Limited | Data format converter |
| JP2703880B2 (ja) * | 1984-04-10 | 1998-01-26 | 日本電気株式会社 | フォーマット変換機能付き時間スイッチ |
| JPH0642753B2 (ja) * | 1984-12-12 | 1994-06-01 | 日本電気株式会社 | 時分割多重時間スイツチ回路 |
| NL8502023A (nl) * | 1985-07-15 | 1987-02-02 | Philips Nv | Werkwijze voor het schakelen van tijdsloten in een tdm-signaal en inrichting voor het uitvoeren van de werkwijze. |
| JPS62142428A (ja) * | 1985-11-11 | 1987-06-25 | Fujitsu Ltd | フレ−ム変換装置 |
| US4748618A (en) * | 1986-05-21 | 1988-05-31 | Bell Communications Research, Inc. | Telecommunications interface |
| JPH0624341B2 (ja) * | 1986-12-18 | 1994-03-30 | 三菱電機株式会社 | マルチメディアデータ伝送方式 |
-
1988
- 1988-10-03 JP JP63247523A patent/JPH0750898B2/ja not_active Expired - Fee Related
-
1989
- 1989-10-03 US US07/416,474 patent/US4972407A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0297152A (ja) | 1990-04-09 |
| US4972407A (en) | 1990-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4603416A (en) | (Time division multiplex) switching system for routing trains of constant length data packets | |
| JP2679028B2 (ja) | データ受信装置 | |
| JPH0435091B2 (ja) | ||
| JPH0750898B2 (ja) | 時間スイッチ回路 | |
| EP0126484B1 (en) | Time switch in a time division switching network | |
| JP2889027B2 (ja) | 時分割スイッチ及びかかるスイッチを構成する接続モジュール | |
| US5553066A (en) | Data transfer system including exchange | |
| CA2300889C (en) | A device and a method for switching data frames | |
| US4092497A (en) | Connection network for PCM TDM automatic telephone exchange equipment | |
| RU2180992C2 (ru) | Переключатель с однобитовым разрешением | |
| JP2563770B2 (ja) | 回線設定回路 | |
| JPS6219120B2 (ja) | ||
| JP2538644B2 (ja) | インタ―フェイス変換装置 | |
| JP2687705B2 (ja) | ディジタル伝送方式 | |
| JP3116872B2 (ja) | インタフェース変換装置 | |
| JPH0754989B2 (ja) | 時間スイツチ | |
| JPH088556B2 (ja) | 時分割多重化装置 | |
| JPS61144937A (ja) | チヤネル番号付加多重化方式 | |
| JPH0417597B2 (ja) | ||
| JPH0245879B2 (ja) | ||
| JPH01208929A (ja) | 時分割多重分離化装置 | |
| JPH02274043A (ja) | 回線設定回路 | |
| JPH04180499A (ja) | 時間スイッチ | |
| JPS6257397A (ja) | 時分割通話路スイツチ回路 | |
| JPS61164396A (ja) | 時分割交換機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |