JP2679028B2 - データ受信装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はボタン電話装置に好適なデータ伝送方式に関
し、更に詳細には、データの伝送速度変換のために必要
なバツフア回路を簡略化することが出来るデータ受信装
置に関する。 〔従来の技術〕 ボタン電話装置において、多数チヤネルのデータをそ
れぞれの端末装置に送る場合、時分割多重信号を形成
し、再び各端末装置に適合する様に分離することは公知
である。この種の従来の方式を第８図により説明する
と、交換装置（１）は予め決められたフレームフオーマ
ツトで時分割多重データをシリアルに入力ハイウエイ
（２）に送り出す。端末装置（３）に対応して設けられ
た例えばシフトレジスタから成る受信バツフアメモリ
（４）は、入力ハイウエイ（２）から自己のチヤネルの
データを書き込む。入力ハイウエイ（２）のデータ伝送
速度は、端末装置（３）のデータ入力伝送速度よりも大
きいので、速度変換が必要である。このため、受信バツ
フアメモリ（４）に書き込まれたデータはラツチ回路
（５）でラツチされ、しかる後、例えばシフトレジスタ
から成る送信バツフアメモリ（６）から所定の速度で読
み出され、端末装置（３）に送られる。 端末装置（３）からデータを送り出す時には、上記の
動作と逆になり、端末装置（３）の出力データが送信側
の受信バツフアメモリ（７）に書き込まれ、これがラツ
チ回路（８）に保持され、しかる後、送信バツフアメモ
リ（９）から出力ハイウエイ（10）に送り出される。 〔発明が解決しようとする問題点〕 上述の如く構成すれば、データ伝送速度の変換が可能
であると共に、複数の端末装置に対してフレームの位相
を合せてデータを伝送することができる。しかし、端末
装置の入力側において２つのバツフアメモリ（４）
（６）が必要になり、また出力側においても２つのバツ
フアメモリ（７）（９）が必要になるという欠点があ
る。 そこで、本発明の目的は、多重信号の分離回路及びデ
ータ伝送速度変換回路の構成を簡略化することができる
データ受信装置を提供することにある。 〔問題点を解決するための手段〕 上記目的を達成するための本発明は、Ｎ個のチャネル
（但しＮは複数のチャネル数を示す任意の整数）のデー
タの時分割多重信号がハイウェイを介して第１の速度で
シリアルに伝送された時に、この時分割多重信号を受信
してＮ個のチャネルのデータに分離し、この分離したＮ
個のチャネルのデータを前記第１の速度よりも遅い第２
の速度でシリアルに送出するデータ受信装置であって、
Ｎ個のメモリと制御回路とから成り、前記Ｎ個のメモリ
は前記時分割多重信号を伝送するハイウェイにそれぞれ
接続され且つＭ個の群（但しＭは複数の群を示す任意の
整数）に分割され、前記Ｍ個の群のそれぞれに属する複
数のメモリが前記時分割多重信号における前記Ｎ個のチ
ャネルの配列順に従って連続する複数のチャネルのデー
タを順次に格納するように前記Ｍ個の群が分割され、前
記制御回路は前記ハイウェイにおけるＮ個のチャネルの
データを前記第１の速度で前記Ｍ個の群のメモリに順次
に書き込み且つ前記Ｍ個の群の配列順に前記Ｍ個の群の
メモリのデータを前記第２の速度で読み出すように形成
され、且つ前記制御回路は前記Ｍ個の群のデータの読み
出し開始時点を群相互間において順次にずらして前記Ｍ
個の群のデータを読み出すように形成され、且つ前記制
御回路はデータの書き込み中の群に属するチャネルのメ
モリからデータを読み出さないでデータの書き込みが行
われていない群に属するチャネルのメモリからデータを
読み出すように形成されていることを特徴とするデータ
受信装置に係わるものである。 ［作用］ 本発明においては、Ｎ個のチャネルに対応したＮ個の
メモリをＭ個の群に分割し、Ｎ個のメモリからのデータ
の読み出しをＭ個の群に分けて行なう。Ｍ個の群のデー
タの読み出し開始時点を互いに順次にずらし、且つデー
タが書き込み中の群に属するチャネルのメモリからはデ
ータを読み出さないで、データが書き込まれていない群
に属するチャネルのメモリからデータを読み出す。これ
により、単一のメモリで時分割多重信号の分離と速度変
換との両方を行なうことが可能になり、データ受信装置
の構成を簡単にすることができる。 〔実施例〕 次に、本発明の１実施例に係わるボタン電話装置にお
けるデータ伝送方式を第１図〜第７図によつて説明す
る。 〔構 成〕 第１図に於いて、ハイウエイスイツチから成る交換回
路（11）に接続されている入力ハイウエイ（12）には、
第１、第２、第３及び第４のインタフエース回路（13）
（14）（15）（16）が接続されている。各インタフエー
ス回路（13）〜（16）は、第１、第２、第３及び第４の
分離及び速度変換回路（17）（18）（19）（20）と第
１、第２、第３及び第４の多重化及び速度変換回路（2
1）（22）（23）（24）を含む。第１〜第４の分離及び
速度変換回路（17）〜（20）及び第１〜第４の多重化及
び速度変換回路（21）〜（24）は、それぞれ、８個の端
末装置接続用の出力端子と入力端子とを有するが、第１
図では図面を簡単にするためにそれぞれ２つの端末装置
T1、T8、T9、T16、T17、T24、T25、T32のみが接続され
ている。 （25）は局線回路であり、局線（26）の信号を端末装
置側に伝送するためのデータの形成及び端末装置のデー
タを局線（26）に送り出すための信号を形成する回路で
あり、交換回路（11）にハイウエイ（27）（28）で接続
されている。 制御回路（29）は、交換回路（11）及び局線回路（2
5）を制御すると共に、各分離及び速度変換回路（17）
〜（20）及び各多重化及び速度変換回路（21）〜（24）
を制御するものである。なお、制御回路（29）から各分
離及び速度変換回路（17）〜（20）及び多重化及び速度
変換回路（21）〜（24）への接続は省略されている。 第１図における第１の分離及び速度変換回路（17）
は、第２図に示す如く、８個の端末装置T1〜T8に対応し
て８個のシフトレジスタS1〜S8を有している。各シフト
レジスタS1〜S8はデータ分離及び速度変換用メモリとし
て設けられたものであり、入力ハイウエイ（12）と第１
〜第８の端末装置T1〜T8の入力ライン（30a）〜（30h）
との間に接続されている。各シフトレジスタS1〜S8のク
ロツク入力端子は、ORゲート（31）を介して制御回路
（29）の書き込みクロツクライン（32）と読み出しクロ
ツクライン（33）とに接続されている。また、各シフト
レジスタS1〜S8のストローブ信号入力端子はORゲートG1
〜G8を介して制御回路（29）の書き込みストローブ信号
ラインW1〜W8に接続されていると共に、共通の読み出し
ストローブ信号ラインＲに接続されている。第１図にお
ける第２〜第４の分離及び速度変換回路（18）〜（20）
も第１の分離及び速度変換回路（17）と全く同一に構成
されている。 第１図の第１の多重化及び速度変換回路（21）は、第
３図に示す如く、端末装置T1〜T8の出力ライン（34a）
〜（34h）と共通の出力ハイウエイ（12a）との間に接続
されたシフトレジスタ（35a）〜（35h）を有する。各シ
フトレジスタ（35a）〜（35h）のクロツク入力端子は、
ORゲート（36）を介して制御回路（29）の書き込みクロ
ツクライン（37）に接続されていると共に、読み出しク
ロツクライン（38）に接続されている。また、各シフト
レジスタ（35a）〜（35h）のストローブ信号入力端子
は、ORゲート（39a）〜（39h）を介して制御回路（29）
の読み出しストローブ信号ライン（40a）〜（40h）に接
続されていると共に、共通の書き込みストローブ信号ラ
イン（41）に接続されている。 〔受信動作〕 次に、第４図及び第５図を参照して、第１図及び第２
図の装置における受信動作を説明する。このボタン電話
装置は、32個の端末装置が接続可能に構成されている。
32個の端末装置の全部が接続されない場合もあるが、こ
こでは説明を容易にするために、32個の端末装置T1〜T
32が接続され、これに対応して32チヤネルのデータが入
力ハイウエイ（12）を伝送されているものとして説明す
る。 第４図は本発明に従うインタフエース回路（13）〜
（16）における第１〜第４の分離及び速度変換回路（1
7）〜（20）の動作を原理的に示すものであり、（Ａ）
は入力ハイウエイ（12）におけるチヤネルの配置を示
し、（Ｂ）（Ｃ）（Ｄ）（Ｅ）は第１〜第４の分離及び
速度変換回路（17）〜（20）におけるデータの書き込み
のタイミングを群単位で示し、（Ｆ）（Ｇ）（Ｈ）
（Ｉ）はデータの読み出しのタイミングを群単位で示
す。 第４図（Ａ）に示す如く、入力ハイウエイ（12）にお
いては、Ｎ＝32チヤネル伝送のために第１〜第32チヤネ
ルのデータフイールドが規則正しく配置されたフレーム
フオーマツトに従つてデータが伝送されている。即ちＮ
＝32チヤネルのデータが時分割多重配列されてシリアル
伝送される。本発明に従う第１〜第４の分離及び速度変
換回路（17）〜（20）は、第１〜第32チヤネルのデータ
を規則正しくＭ＝４分割することによつて決定された第
１〜第４のチヤネル群のデータを分担する。第４図
（Ａ）から明らかな如く、チヤネル１〜８が第１の群、
チヤネル９〜16が第２の群、チヤネル17〜24が第３の
群、チヤネル25〜32が第４の群とされている。第１群の
チヤネル１〜８のデータは、t1〜t2の期間に、第１の分
離及び速度変換回路（17）に含まれている８個のシフト
レジスタS1〜S8に順次に書き込まれ、第２、第３及び第
４群のチヤネル９〜32のデータも同様にt2〜t4、t4〜
t6、t6〜t9期間に第２、第３及び第４の分離及び速度変
換回路（18）（19）（20）の各シフトレジスタに順次に
書き込まれる。第１の群のチヤネル１〜８のデータは、
１フレーム時間TFの1/4時間中にシフトレジスタに書き
込まれるために、次の書き込みまでに3/4フレームの空
き時間（t2〜t9）が生じる。そこで、t1〜t2で書き込ま
れた第１〜第８チヤネルの第１群のデータが、t1〜t2に
重複しないt3〜t7期間において第２の速度で第１の分離
及び速度変換回路（17）からシリアルに順次に読み出さ
れる。第２〜第４の分離及び速度変換回路（18）（19）
（20）においても、第４図（Ｃ）（Ｄ）（Ｅ）に示すt2
〜t4、t4〜t6、t6〜t9で第１の速度で書き込んだデータ
を、第４図（Ｇ）（Ｈ）（Ｉ）に示す如く、書き込みに
重複しないt5〜t10、t8〜t12、t11〜t13の期間に第２の
速度でシリアルに読み出している。 第５図は第２図の各部の状態を詳しく示すものであ
り、（Ａ）はシフトレジスタS1〜S8の書き込みタイミン
グ即ち書き込みストローブ信号発生時点をチヤネル別に
示し、（Ｂ）〜（Ｉ）はシフトレジスタS1〜S8の読み出
しのタイミング即ち読み出しストローブ信号の発生のタ
イミングを示す。第５図（Ａ）に示す如く、１フレーム
期間t1〜t7を32チヤネルに対応して32分割した内の最初
の８つの区間に第１〜第８チヤネルのデータが配置され
ているので、第１のシフトレジスタS1は第２図のライン
W1からt1で与えられる書き込みストローブ信号に応答し
てハイウエイ（12）の第１チヤネルのシリアルデータを
書き込む。この時にはライン（32）から第１の速度の書
き込みクロツク信号がシフトレジスタS1に与えられ、入
力ハイウエイ（12）の第１のデータ伝送速度に一致した
速度で書き込みが行われ、t1〜t2期間に例えば８ビット
の単位チヤネルデータの書き込みが終了する。t2におい
てラインW2に書き込みストローブ信号が与えられると、
第２チヤネルのデータのシフトレジスタS2に対する書き
込みがt2〜t3で行われる。この様にして第８のシフトレ
ジスタS8までのデータの書き込みがt1〜t4期間に行われ
る。ここで、重要なことは、第１〜第８の端末装置T1〜
T8に対応する第１〜第８チヤネルのデータが分散されず
に、集中して配置され、これ等が順次にシフトレジスタ
S1〜S8に書き込まれていることである。t1〜t4期間にシ
フトレジスタS1〜S8に書き込まれた第１〜第８チヤネル
データは、第５図（Ｂ）〜（Ｉ）に示す如くt5〜t6の期
間において第１の速度よりも低い第２の速度によつて読
み出される。t5〜t6期間は、他の群のデータ書き込み期
間に対応しているので、自己の群の書き込み期間t1〜t4
に重複しない。第１〜第８のシフトレジスタS1〜S8に対
する読み出しストローブ信号は共通のラインＲから共通
に与えられるので、t5〜t6期間に第１〜第８チヤネルの
例えば８ビツトのデータが同時にシリアルに読み出さ
れ、端末装置T1〜T8に送られる。なお、シフトレジスタ
S1〜S8のデータの読み出しは、この期間にライン（33）
から与えられる第２の速度の読み出しクロツク信号に基
づいて行われる。第５図において重要なことは、第１〜
第８チヤネルのデータの書き込みがt1〜t4期間で集中的
に行われているために、第１〜第８チヤネルのデータの
書き込みに全く無関係な空き時間t4〜t7がまとまつて生
じ、この時間t4〜t7は単位チヤネルの書き込み時間t1〜
t2よりも充分に長くなり、この充分に長い期間t4〜t7中
に設定されたt5〜t6期間に第２の速度でデータをゆつく
り読み出すことが出来ることである。 今、第１〜第８チヤネルの第１群の動作について説明
したが、第２、第３及び第４群でも第４図に示す如く特
定された時間に集中的にデータを読み込み、これに重複
しない別の時間にデータを読み出している。従つて、32
のチヤネル数に対応させて32個のシフトレジスタを設け
ることによつて、32チヤネルのデータの分離と、データ
転送速度の変換が可能になり、回路構成が大幅に簡略化
される。 〔送信動作〕 送信動作は受信動作と逆になり、32チヤネルに対応す
る端末装置T1〜T32から出力されるデータを４つの群に
分割して処理する。即ち、受信側と同様に第１〜第８チ
ヤネルを第１群、第９〜第16チヤネルを第２群、第17〜
第24チヤネルを第３群、第25〜第32チヤネルを第４群と
して処理する。 第６図は第１〜第４の多重化及び速度変換回路（21）
〜（24）におけるデータの書き込み及び読み出しのタイ
ミングを示す。即ち第６図（Ａ）（Ｂ）（Ｃ）（Ｄ）は
第１〜第４の多重化及び速度変換回路（21）〜（24）
に、第１〜第４の群に対応する端末装置から出力される
８ビツトのデータを書き込む時間を示し、第６図（Ｅ）
（Ｆ）（Ｇ）（Ｈ）は第１〜第４群のデータを多重化及
び速度変換回路（21）〜（24）から読み出すタイミング
を示し、第６図（Ｉ）は出力ハイウエイ（12a）上のデ
ータの配列を示す。第６図（Ａ）〜（Ｄ）に示す如く、
第１群（１〜８チヤネル）、第２群（９〜16チヤネ
ル）、第３群（17〜24チヤネル）、第４群（25〜32チヤ
ネル）のデータは、時間差を有して順次に端末装置から
送出され、１フレーム時間TF内の所定時間t1〜t3、t2〜
t6、t4〜t9、t7〜t11に多重化及び速度変換回路（21）
〜（24）中のシフトレジスタに書き込まれる。この時、
重要なことは、１フレーム時間TFの全部を使わずに、こ
の一部を使つてデータを転送することである。これによ
り次のフレームのデータ転送までに空き時間が生じ、こ
こを読み出しに利用することが可能になる。即ち、第６
図（Ｅ）（Ｆ）（Ｇ）（Ｈ）に示す如く、第１〜第４の
多重化及び速度変換回路（21）〜（24）からのデータの
読み出しは、その群の書き込みに重複しないt5〜t6、t8
〜t10、t10〜t12、t12〜t13で行われている。読み出し
タイミングを第１、第２、第３及び第４の群の順に配置
すれば、出力ハイウエイ（12a）には、第６図（Ｉ）に
示す如く第１〜第32チヤネルの順にデータがシリアル配
置された時分割多重信号が得られる。 第７図は第３図に示す第１群（第１〜第８チヤネル）
のデータを処理する第１の多重化及び速度変換回路（2
1）の動作を示すものであり、（Ａ）〜（Ｈ）は第１〜
第８のシフトレジスタ（35a）〜（35h）のデータ書き込
みタイミングを示し、第７図（Ｉ）は読み出しタイミン
グを示す。端末装置T1〜T8は第７図のt1〜t2に同期して
８ビツトデータをシリアルに送出し、シフトレジスタ
（35a）〜（35h）は、t1でライン（41）から与えられる
共通の書き込みストローブ信号に応答して８ビツトデー
タのシリアル書き込みを実行する。第７図のt3時点でラ
イン（40a）から第１チヤネルの読み出しストローブ信
号が発生すると、シフトレジスタ（35a）の８ビツトデ
ータはt3〜t4の期間に第１の速度でシリアルに読み出さ
れる。この時、ライン（38）から第１の速度の読み出し
クロツク信号が与えられている。このため、t1〜t2の時
間がt3〜t4に時間圧縮された状態の速度変換が行われ
る。t4時点でライン（40b）から第２チヤネルの読み出
しストローブ信号が発生すると、既にシフトレジスタ
（35b）に書き込まれているデータがt4〜t5期間にシリ
アルに読み出される。この様に第１〜第８チヤネルのデ
ータがシフトレジスタ（35a）〜（35h）から順次に読み
出されると、第７図（Ｉ）に示す如く、第１チヤネルか
ら第８チヤネルまでのデータがt3〜t6期間に集中的に配
置された時分割多重信号が得られる。第７図（Ｉ）のt3
〜t6期間は出力ハイウエイ（12a）における１フレーム
の時間TFの1/4の時間幅を有しているのみであるから、
残りの時間に第２〜第４群のデータを配置することがで
きる。今、第１の多重化及び速度変換回路（21）の動作
を第７図で詳しく説明したが、第２〜第４の多重化及び
速度変換回路（22）〜（24）も全く同様な動作で多重信
号を形成する。 なお、第５図のt5〜t6時刻と第７図のt1〜t2時刻とが
一致するように受信側のシフトレジスタS1〜S8の読み出
しストローブ信号と送信側のシフトレジスタ（35a）〜
（35h）の書き込みストローブ信号とが決定されてい
る。即ち、第２図のライン（Ｒ）と第３図のライン（4
1）とは共通に接続されている。また、第５図におけるt
1〜t4と第７図のt3〜t6との時刻が一致するように、第
２図のラインW1〜W8の書き込みストローブ信号と第３図
のライン（40a）〜（40h）の読み出しストローブ信号と
が決定されている。従つて、受信側と送信側とで共通の
ストローブ信号、クロツク信号、フレーム同期信号を使
用することが可能になり、回路構成が簡略化される。 〔変形例〕 本発明は上述の実施例に限定されるものでなく、変形
可能なものである。例えば、各インタフエース回路（1
3）〜（16）に８チヤネルよりも少ない端末装置を接続
し、増設用空きチヤネルを設けてもよい。またシフトレ
ジスタS1〜S8、（35a）〜（35h）の代りにこれに類似の
メモリ装置を使用してもよい。各端末装置T1〜T8の出力
データの送出及びこのシフトレジスタ（35a）〜（35h）
への書き込みを同時に行わずに、時間を少しずらして行
うようにしてもよい。ボタン電話装置以外のデータ伝送
にも勿論適用可能である。 〔発明の効果〕 上述から明らかな如く、本発明によれば、単一のメモ
リによつてシリアル時分割多重データの分離及び速度変
換を行うことができ、回路構成の簡略化が可能になる。
し、更に詳細には、データの伝送速度変換のために必要
なバツフア回路を簡略化することが出来るデータ受信装
置に関する。 〔従来の技術〕 ボタン電話装置において、多数チヤネルのデータをそ
れぞれの端末装置に送る場合、時分割多重信号を形成
し、再び各端末装置に適合する様に分離することは公知
である。この種の従来の方式を第８図により説明する
と、交換装置（１）は予め決められたフレームフオーマ
ツトで時分割多重データをシリアルに入力ハイウエイ
（２）に送り出す。端末装置（３）に対応して設けられ
た例えばシフトレジスタから成る受信バツフアメモリ
（４）は、入力ハイウエイ（２）から自己のチヤネルの
データを書き込む。入力ハイウエイ（２）のデータ伝送
速度は、端末装置（３）のデータ入力伝送速度よりも大
きいので、速度変換が必要である。このため、受信バツ
フアメモリ（４）に書き込まれたデータはラツチ回路
（５）でラツチされ、しかる後、例えばシフトレジスタ
から成る送信バツフアメモリ（６）から所定の速度で読
み出され、端末装置（３）に送られる。 端末装置（３）からデータを送り出す時には、上記の
動作と逆になり、端末装置（３）の出力データが送信側
の受信バツフアメモリ（７）に書き込まれ、これがラツ
チ回路（８）に保持され、しかる後、送信バツフアメモ
リ（９）から出力ハイウエイ（10）に送り出される。 〔発明が解決しようとする問題点〕 上述の如く構成すれば、データ伝送速度の変換が可能
であると共に、複数の端末装置に対してフレームの位相
を合せてデータを伝送することができる。しかし、端末
装置の入力側において２つのバツフアメモリ（４）
（６）が必要になり、また出力側においても２つのバツ
フアメモリ（７）（９）が必要になるという欠点があ
る。 そこで、本発明の目的は、多重信号の分離回路及びデ
ータ伝送速度変換回路の構成を簡略化することができる
データ受信装置を提供することにある。 〔問題点を解決するための手段〕 上記目的を達成するための本発明は、Ｎ個のチャネル
（但しＮは複数のチャネル数を示す任意の整数）のデー
タの時分割多重信号がハイウェイを介して第１の速度で
シリアルに伝送された時に、この時分割多重信号を受信
してＮ個のチャネルのデータに分離し、この分離したＮ
個のチャネルのデータを前記第１の速度よりも遅い第２
の速度でシリアルに送出するデータ受信装置であって、
Ｎ個のメモリと制御回路とから成り、前記Ｎ個のメモリ
は前記時分割多重信号を伝送するハイウェイにそれぞれ
接続され且つＭ個の群（但しＭは複数の群を示す任意の
整数）に分割され、前記Ｍ個の群のそれぞれに属する複
数のメモリが前記時分割多重信号における前記Ｎ個のチ
ャネルの配列順に従って連続する複数のチャネルのデー
タを順次に格納するように前記Ｍ個の群が分割され、前
記制御回路は前記ハイウェイにおけるＮ個のチャネルの
データを前記第１の速度で前記Ｍ個の群のメモリに順次
に書き込み且つ前記Ｍ個の群の配列順に前記Ｍ個の群の
メモリのデータを前記第２の速度で読み出すように形成
され、且つ前記制御回路は前記Ｍ個の群のデータの読み
出し開始時点を群相互間において順次にずらして前記Ｍ
個の群のデータを読み出すように形成され、且つ前記制
御回路はデータの書き込み中の群に属するチャネルのメ
モリからデータを読み出さないでデータの書き込みが行
われていない群に属するチャネルのメモリからデータを
読み出すように形成されていることを特徴とするデータ
受信装置に係わるものである。 ［作用］ 本発明においては、Ｎ個のチャネルに対応したＮ個の
メモリをＭ個の群に分割し、Ｎ個のメモリからのデータ
の読み出しをＭ個の群に分けて行なう。Ｍ個の群のデー
タの読み出し開始時点を互いに順次にずらし、且つデー
タが書き込み中の群に属するチャネルのメモリからはデ
ータを読み出さないで、データが書き込まれていない群
に属するチャネルのメモリからデータを読み出す。これ
により、単一のメモリで時分割多重信号の分離と速度変
換との両方を行なうことが可能になり、データ受信装置
の構成を簡単にすることができる。 〔実施例〕 次に、本発明の１実施例に係わるボタン電話装置にお
けるデータ伝送方式を第１図〜第７図によつて説明す
る。 〔構 成〕 第１図に於いて、ハイウエイスイツチから成る交換回
路（11）に接続されている入力ハイウエイ（12）には、
第１、第２、第３及び第４のインタフエース回路（13）
（14）（15）（16）が接続されている。各インタフエー
ス回路（13）〜（16）は、第１、第２、第３及び第４の
分離及び速度変換回路（17）（18）（19）（20）と第
１、第２、第３及び第４の多重化及び速度変換回路（2
1）（22）（23）（24）を含む。第１〜第４の分離及び
速度変換回路（17）〜（20）及び第１〜第４の多重化及
び速度変換回路（21）〜（24）は、それぞれ、８個の端
末装置接続用の出力端子と入力端子とを有するが、第１
図では図面を簡単にするためにそれぞれ２つの端末装置
T1、T8、T9、T16、T17、T24、T25、T32のみが接続され
ている。 （25）は局線回路であり、局線（26）の信号を端末装
置側に伝送するためのデータの形成及び端末装置のデー
タを局線（26）に送り出すための信号を形成する回路で
あり、交換回路（11）にハイウエイ（27）（28）で接続
されている。 制御回路（29）は、交換回路（11）及び局線回路（2
5）を制御すると共に、各分離及び速度変換回路（17）
〜（20）及び各多重化及び速度変換回路（21）〜（24）
を制御するものである。なお、制御回路（29）から各分
離及び速度変換回路（17）〜（20）及び多重化及び速度
変換回路（21）〜（24）への接続は省略されている。 第１図における第１の分離及び速度変換回路（17）
は、第２図に示す如く、８個の端末装置T1〜T8に対応し
て８個のシフトレジスタS1〜S8を有している。各シフト
レジスタS1〜S8はデータ分離及び速度変換用メモリとし
て設けられたものであり、入力ハイウエイ（12）と第１
〜第８の端末装置T1〜T8の入力ライン（30a）〜（30h）
との間に接続されている。各シフトレジスタS1〜S8のク
ロツク入力端子は、ORゲート（31）を介して制御回路
（29）の書き込みクロツクライン（32）と読み出しクロ
ツクライン（33）とに接続されている。また、各シフト
レジスタS1〜S8のストローブ信号入力端子はORゲートG1
〜G8を介して制御回路（29）の書き込みストローブ信号
ラインW1〜W8に接続されていると共に、共通の読み出し
ストローブ信号ラインＲに接続されている。第１図にお
ける第２〜第４の分離及び速度変換回路（18）〜（20）
も第１の分離及び速度変換回路（17）と全く同一に構成
されている。 第１図の第１の多重化及び速度変換回路（21）は、第
３図に示す如く、端末装置T1〜T8の出力ライン（34a）
〜（34h）と共通の出力ハイウエイ（12a）との間に接続
されたシフトレジスタ（35a）〜（35h）を有する。各シ
フトレジスタ（35a）〜（35h）のクロツク入力端子は、
ORゲート（36）を介して制御回路（29）の書き込みクロ
ツクライン（37）に接続されていると共に、読み出しク
ロツクライン（38）に接続されている。また、各シフト
レジスタ（35a）〜（35h）のストローブ信号入力端子
は、ORゲート（39a）〜（39h）を介して制御回路（29）
の読み出しストローブ信号ライン（40a）〜（40h）に接
続されていると共に、共通の書き込みストローブ信号ラ
イン（41）に接続されている。 〔受信動作〕 次に、第４図及び第５図を参照して、第１図及び第２
図の装置における受信動作を説明する。このボタン電話
装置は、32個の端末装置が接続可能に構成されている。
32個の端末装置の全部が接続されない場合もあるが、こ
こでは説明を容易にするために、32個の端末装置T1〜T
32が接続され、これに対応して32チヤネルのデータが入
力ハイウエイ（12）を伝送されているものとして説明す
る。 第４図は本発明に従うインタフエース回路（13）〜
（16）における第１〜第４の分離及び速度変換回路（1
7）〜（20）の動作を原理的に示すものであり、（Ａ）
は入力ハイウエイ（12）におけるチヤネルの配置を示
し、（Ｂ）（Ｃ）（Ｄ）（Ｅ）は第１〜第４の分離及び
速度変換回路（17）〜（20）におけるデータの書き込み
のタイミングを群単位で示し、（Ｆ）（Ｇ）（Ｈ）
（Ｉ）はデータの読み出しのタイミングを群単位で示
す。 第４図（Ａ）に示す如く、入力ハイウエイ（12）にお
いては、Ｎ＝32チヤネル伝送のために第１〜第32チヤネ
ルのデータフイールドが規則正しく配置されたフレーム
フオーマツトに従つてデータが伝送されている。即ちＮ
＝32チヤネルのデータが時分割多重配列されてシリアル
伝送される。本発明に従う第１〜第４の分離及び速度変
換回路（17）〜（20）は、第１〜第32チヤネルのデータ
を規則正しくＭ＝４分割することによつて決定された第
１〜第４のチヤネル群のデータを分担する。第４図
（Ａ）から明らかな如く、チヤネル１〜８が第１の群、
チヤネル９〜16が第２の群、チヤネル17〜24が第３の
群、チヤネル25〜32が第４の群とされている。第１群の
チヤネル１〜８のデータは、t1〜t2の期間に、第１の分
離及び速度変換回路（17）に含まれている８個のシフト
レジスタS1〜S8に順次に書き込まれ、第２、第３及び第
４群のチヤネル９〜32のデータも同様にt2〜t4、t4〜
t6、t6〜t9期間に第２、第３及び第４の分離及び速度変
換回路（18）（19）（20）の各シフトレジスタに順次に
書き込まれる。第１の群のチヤネル１〜８のデータは、
１フレーム時間TFの1/4時間中にシフトレジスタに書き
込まれるために、次の書き込みまでに3/4フレームの空
き時間（t2〜t9）が生じる。そこで、t1〜t2で書き込ま
れた第１〜第８チヤネルの第１群のデータが、t1〜t2に
重複しないt3〜t7期間において第２の速度で第１の分離
及び速度変換回路（17）からシリアルに順次に読み出さ
れる。第２〜第４の分離及び速度変換回路（18）（19）
（20）においても、第４図（Ｃ）（Ｄ）（Ｅ）に示すt2
〜t4、t4〜t6、t6〜t9で第１の速度で書き込んだデータ
を、第４図（Ｇ）（Ｈ）（Ｉ）に示す如く、書き込みに
重複しないt5〜t10、t8〜t12、t11〜t13の期間に第２の
速度でシリアルに読み出している。 第５図は第２図の各部の状態を詳しく示すものであ
り、（Ａ）はシフトレジスタS1〜S8の書き込みタイミン
グ即ち書き込みストローブ信号発生時点をチヤネル別に
示し、（Ｂ）〜（Ｉ）はシフトレジスタS1〜S8の読み出
しのタイミング即ち読み出しストローブ信号の発生のタ
イミングを示す。第５図（Ａ）に示す如く、１フレーム
期間t1〜t7を32チヤネルに対応して32分割した内の最初
の８つの区間に第１〜第８チヤネルのデータが配置され
ているので、第１のシフトレジスタS1は第２図のライン
W1からt1で与えられる書き込みストローブ信号に応答し
てハイウエイ（12）の第１チヤネルのシリアルデータを
書き込む。この時にはライン（32）から第１の速度の書
き込みクロツク信号がシフトレジスタS1に与えられ、入
力ハイウエイ（12）の第１のデータ伝送速度に一致した
速度で書き込みが行われ、t1〜t2期間に例えば８ビット
の単位チヤネルデータの書き込みが終了する。t2におい
てラインW2に書き込みストローブ信号が与えられると、
第２チヤネルのデータのシフトレジスタS2に対する書き
込みがt2〜t3で行われる。この様にして第８のシフトレ
ジスタS8までのデータの書き込みがt1〜t4期間に行われ
る。ここで、重要なことは、第１〜第８の端末装置T1〜
T8に対応する第１〜第８チヤネルのデータが分散されず
に、集中して配置され、これ等が順次にシフトレジスタ
S1〜S8に書き込まれていることである。t1〜t4期間にシ
フトレジスタS1〜S8に書き込まれた第１〜第８チヤネル
データは、第５図（Ｂ）〜（Ｉ）に示す如くt5〜t6の期
間において第１の速度よりも低い第２の速度によつて読
み出される。t5〜t6期間は、他の群のデータ書き込み期
間に対応しているので、自己の群の書き込み期間t1〜t4
に重複しない。第１〜第８のシフトレジスタS1〜S8に対
する読み出しストローブ信号は共通のラインＲから共通
に与えられるので、t5〜t6期間に第１〜第８チヤネルの
例えば８ビツトのデータが同時にシリアルに読み出さ
れ、端末装置T1〜T8に送られる。なお、シフトレジスタ
S1〜S8のデータの読み出しは、この期間にライン（33）
から与えられる第２の速度の読み出しクロツク信号に基
づいて行われる。第５図において重要なことは、第１〜
第８チヤネルのデータの書き込みがt1〜t4期間で集中的
に行われているために、第１〜第８チヤネルのデータの
書き込みに全く無関係な空き時間t4〜t7がまとまつて生
じ、この時間t4〜t7は単位チヤネルの書き込み時間t1〜
t2よりも充分に長くなり、この充分に長い期間t4〜t7中
に設定されたt5〜t6期間に第２の速度でデータをゆつく
り読み出すことが出来ることである。 今、第１〜第８チヤネルの第１群の動作について説明
したが、第２、第３及び第４群でも第４図に示す如く特
定された時間に集中的にデータを読み込み、これに重複
しない別の時間にデータを読み出している。従つて、32
のチヤネル数に対応させて32個のシフトレジスタを設け
ることによつて、32チヤネルのデータの分離と、データ
転送速度の変換が可能になり、回路構成が大幅に簡略化
される。 〔送信動作〕 送信動作は受信動作と逆になり、32チヤネルに対応す
る端末装置T1〜T32から出力されるデータを４つの群に
分割して処理する。即ち、受信側と同様に第１〜第８チ
ヤネルを第１群、第９〜第16チヤネルを第２群、第17〜
第24チヤネルを第３群、第25〜第32チヤネルを第４群と
して処理する。 第６図は第１〜第４の多重化及び速度変換回路（21）
〜（24）におけるデータの書き込み及び読み出しのタイ
ミングを示す。即ち第６図（Ａ）（Ｂ）（Ｃ）（Ｄ）は
第１〜第４の多重化及び速度変換回路（21）〜（24）
に、第１〜第４の群に対応する端末装置から出力される
８ビツトのデータを書き込む時間を示し、第６図（Ｅ）
（Ｆ）（Ｇ）（Ｈ）は第１〜第４群のデータを多重化及
び速度変換回路（21）〜（24）から読み出すタイミング
を示し、第６図（Ｉ）は出力ハイウエイ（12a）上のデ
ータの配列を示す。第６図（Ａ）〜（Ｄ）に示す如く、
第１群（１〜８チヤネル）、第２群（９〜16チヤネ
ル）、第３群（17〜24チヤネル）、第４群（25〜32チヤ
ネル）のデータは、時間差を有して順次に端末装置から
送出され、１フレーム時間TF内の所定時間t1〜t3、t2〜
t6、t4〜t9、t7〜t11に多重化及び速度変換回路（21）
〜（24）中のシフトレジスタに書き込まれる。この時、
重要なことは、１フレーム時間TFの全部を使わずに、こ
の一部を使つてデータを転送することである。これによ
り次のフレームのデータ転送までに空き時間が生じ、こ
こを読み出しに利用することが可能になる。即ち、第６
図（Ｅ）（Ｆ）（Ｇ）（Ｈ）に示す如く、第１〜第４の
多重化及び速度変換回路（21）〜（24）からのデータの
読み出しは、その群の書き込みに重複しないt5〜t6、t8
〜t10、t10〜t12、t12〜t13で行われている。読み出し
タイミングを第１、第２、第３及び第４の群の順に配置
すれば、出力ハイウエイ（12a）には、第６図（Ｉ）に
示す如く第１〜第32チヤネルの順にデータがシリアル配
置された時分割多重信号が得られる。 第７図は第３図に示す第１群（第１〜第８チヤネル）
のデータを処理する第１の多重化及び速度変換回路（2
1）の動作を示すものであり、（Ａ）〜（Ｈ）は第１〜
第８のシフトレジスタ（35a）〜（35h）のデータ書き込
みタイミングを示し、第７図（Ｉ）は読み出しタイミン
グを示す。端末装置T1〜T8は第７図のt1〜t2に同期して
８ビツトデータをシリアルに送出し、シフトレジスタ
（35a）〜（35h）は、t1でライン（41）から与えられる
共通の書き込みストローブ信号に応答して８ビツトデー
タのシリアル書き込みを実行する。第７図のt3時点でラ
イン（40a）から第１チヤネルの読み出しストローブ信
号が発生すると、シフトレジスタ（35a）の８ビツトデ
ータはt3〜t4の期間に第１の速度でシリアルに読み出さ
れる。この時、ライン（38）から第１の速度の読み出し
クロツク信号が与えられている。このため、t1〜t2の時
間がt3〜t4に時間圧縮された状態の速度変換が行われ
る。t4時点でライン（40b）から第２チヤネルの読み出
しストローブ信号が発生すると、既にシフトレジスタ
（35b）に書き込まれているデータがt4〜t5期間にシリ
アルに読み出される。この様に第１〜第８チヤネルのデ
ータがシフトレジスタ（35a）〜（35h）から順次に読み
出されると、第７図（Ｉ）に示す如く、第１チヤネルか
ら第８チヤネルまでのデータがt3〜t6期間に集中的に配
置された時分割多重信号が得られる。第７図（Ｉ）のt3
〜t6期間は出力ハイウエイ（12a）における１フレーム
の時間TFの1/4の時間幅を有しているのみであるから、
残りの時間に第２〜第４群のデータを配置することがで
きる。今、第１の多重化及び速度変換回路（21）の動作
を第７図で詳しく説明したが、第２〜第４の多重化及び
速度変換回路（22）〜（24）も全く同様な動作で多重信
号を形成する。 なお、第５図のt5〜t6時刻と第７図のt1〜t2時刻とが
一致するように受信側のシフトレジスタS1〜S8の読み出
しストローブ信号と送信側のシフトレジスタ（35a）〜
（35h）の書き込みストローブ信号とが決定されてい
る。即ち、第２図のライン（Ｒ）と第３図のライン（4
1）とは共通に接続されている。また、第５図におけるt
1〜t4と第７図のt3〜t6との時刻が一致するように、第
２図のラインW1〜W8の書き込みストローブ信号と第３図
のライン（40a）〜（40h）の読み出しストローブ信号と
が決定されている。従つて、受信側と送信側とで共通の
ストローブ信号、クロツク信号、フレーム同期信号を使
用することが可能になり、回路構成が簡略化される。 〔変形例〕 本発明は上述の実施例に限定されるものでなく、変形
可能なものである。例えば、各インタフエース回路（1
3）〜（16）に８チヤネルよりも少ない端末装置を接続
し、増設用空きチヤネルを設けてもよい。またシフトレ
ジスタS1〜S8、（35a）〜（35h）の代りにこれに類似の
メモリ装置を使用してもよい。各端末装置T1〜T8の出力
データの送出及びこのシフトレジスタ（35a）〜（35h）
への書き込みを同時に行わずに、時間を少しずらして行
うようにしてもよい。ボタン電話装置以外のデータ伝送
にも勿論適用可能である。 〔発明の効果〕 上述から明らかな如く、本発明によれば、単一のメモ
リによつてシリアル時分割多重データの分離及び速度変
換を行うことができ、回路構成の簡略化が可能になる。
【図面の簡単な説明】
第１図は本発明の実施例に係わるボタン電話装置を原理
的に示すブロツク図、 第２図は第１図の第１の分離及び速度変換回路を示す回
路図、 第３図は第１図の第１の多重化及び速度変換回路を示す
回路図、 第４図は第１図の装置における入力多重化信号及び第１
〜第４の分離及び速度変換回路におけるデータ書き込み
タイミング及びデータ読み出しタイミングを示す図、 第５図は第２図の回路におけるシフトレジスタS1〜S8の
データ書き込みタイミング及び読み出しタイミングを示
す図、 第６図は第１図の第１〜第４の多重化及び速度変換回路
にデータを書き込むタイミング、データの読み出しタイ
ミング及び多重化出力信号を示す図、 第７図は第３図のシフトレジスタ（35a）〜（35h）のデ
ータ書き込みタイミング及び読み出しタイミングを示す
図、 第８図は従来のボタン電話装置の一部を概略的に示すブ
ロツク図である。 （12）……入力ハイウエイ、（17）〜（20）……分離及
び速度変換回路、（21）〜（24）……多重化及び速度変
換回路、（29）……制御回路、S1〜S8……シフトレジス
タ、T1〜T32……端末装置。
的に示すブロツク図、 第２図は第１図の第１の分離及び速度変換回路を示す回
路図、 第３図は第１図の第１の多重化及び速度変換回路を示す
回路図、 第４図は第１図の装置における入力多重化信号及び第１
〜第４の分離及び速度変換回路におけるデータ書き込み
タイミング及びデータ読み出しタイミングを示す図、 第５図は第２図の回路におけるシフトレジスタS1〜S8の
データ書き込みタイミング及び読み出しタイミングを示
す図、 第６図は第１図の第１〜第４の多重化及び速度変換回路
にデータを書き込むタイミング、データの読み出しタイ
ミング及び多重化出力信号を示す図、 第７図は第３図のシフトレジスタ（35a）〜（35h）のデ
ータ書き込みタイミング及び読み出しタイミングを示す
図、 第８図は従来のボタン電話装置の一部を概略的に示すブ
ロツク図である。 （12）……入力ハイウエイ、（17）〜（20）……分離及
び速度変換回路、（21）〜（24）……多重化及び速度変
換回路、（29）……制御回路、S1〜S8……シフトレジス
タ、T1〜T32……端末装置。
Claims (1)
- (57)【特許請求の範囲】 １．Ｎ個のチャネル（但しＮは複数のチャネル数を示す
任意の整数）のデータの時分割多重信号がハイウェイを
介して第１の速度でシリアルに伝送された時に、この時
分割多重信号を受信してＮ個のチャネルのデータに分離
し、この分離したＮ個のチャネルのデータを前記第１の
速度よりも遅い第２の速度でシリアルに送出するデータ
受信装置であって、 Ｎ個のメモリと制御回路とから成り、 前記Ｎ個のメモリは前記時分割多重信号を伝送するハイ
ウェイにそれぞれ接続され且つＭ個の群（但しＭは複数
の群を示す任意の整数）に分割され、 前記Ｍ個の群のそれぞれに属する複数のメモリが前記時
分割多重信号における前記Ｎ個のチャネルの配列順に従
って連続する複数のチャネルのデータを順次に格納する
ように前記Ｍ個の群が分割され、 前記制御回路は前記ハイウェイにおけるＮ個のチャネル
のデータを前記第１の速度で前記Ｍ個の群のメモリに順
次に書き込み且つ前記Ｍ個の群の配列順に前記Ｍ個の群
のメモリのデータを前記第２の速度で読み出すように形
成され、且つ前記制御回路は前記Ｍ個の群のデータの読
み出し開始時点を群相互間において順次にずらして前記
Ｍ個の群のデータを読み出すように形成され、且つ前記
制御回路はデータの書き込み中の群に属するチャネルの
メモリからデータを読み出さないでデータの書き込みが
行われていない群に属するチャネルのメモリからデータ
を読み出すように形成されていることを特徴とするデー
タ受信装置。 ２．前記メモリはシフトレジスタである特許請求の範囲
第１項記載のデータ受信装置。 ３．前記制御回路は同一の群に属する複数チャネルのデ
ータを同一のタイミングで読み出すように形成さている
ことを特徴とする特許請求の範囲第１項記載のデータ受
信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065524A JP2679028B2 (ja) | 1986-03-24 | 1986-03-24 | データ受信装置 |
| US07/027,807 US4805165A (en) | 1986-03-24 | 1987-03-19 | Time division multiplex data transmission method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065524A JP2679028B2 (ja) | 1986-03-24 | 1986-03-24 | データ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62241495A JPS62241495A (ja) | 1987-10-22 |
| JP2679028B2 true JP2679028B2 (ja) | 1997-11-19 |
Family
ID=13289492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065524A Expired - Fee Related JP2679028B2 (ja) | 1986-03-24 | 1986-03-24 | データ受信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4805165A (ja) |
| JP (1) | JP2679028B2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144620A (en) * | 1986-09-30 | 1992-09-01 | Nec Corporation | Cross-connection network using time switch |
| GB2215944B (en) * | 1987-12-28 | 1992-02-12 | Iwatsu Electric Co Ltd | Key telephone system |
| JPH02150154A (ja) * | 1988-12-01 | 1990-06-08 | Canon Inc | ボタン電話システム |
| JPH0785592B2 (ja) * | 1989-01-27 | 1995-09-13 | 富士通株式会社 | 交換機におけるデータ線切替方式 |
| US5177742A (en) * | 1989-03-04 | 1993-01-05 | U.S. Philips Corporation | Demultiplexer for a serial and isochronous multiplex signal |
| US5070462A (en) * | 1989-09-12 | 1991-12-03 | Flowmole Corporation | Device for locating a boring machine |
| US5005170A (en) * | 1990-01-09 | 1991-04-02 | At&T Bell Laboratories | Multi-rate multiplexing arrangement efficiently utilizing multiplexed channel bandwidth |
| US5220561A (en) * | 1990-06-20 | 1993-06-15 | Mitel Corporation | Data transfer between high bit rate buses via unshielded low bit rate bus |
| EP0495128B1 (en) * | 1990-08-06 | 1996-03-06 | Fujitsu Limited | Communication equipment having repeat switching function |
| WO1993015570A1 (en) * | 1992-01-28 | 1993-08-05 | Motorola, Inc. | Delay circuit for de-interleaving isdn channels |
| US5341369A (en) * | 1992-02-11 | 1994-08-23 | Vitesse Semiconductor Corp. | Multichannel self-routing packet switching network architecture |
| DE4329733A1 (de) * | 1993-09-03 | 1995-03-09 | Sel Alcatel Ag | Zeitmultiplex-Verfahren |
| JPH07131521A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | ディジタル通信方式 |
| US6122297A (en) * | 1995-03-13 | 2000-09-19 | Telefonaktiebolaget Lm Ericsson | Arrangement and method relating to digital communication systems |
| US6108726A (en) * | 1996-09-13 | 2000-08-22 | Advanced Micro Devices. Inc. | Reducing the pin count within a switching element through the use of a multiplexer |
| JPH10257008A (ja) | 1997-03-12 | 1998-09-25 | Nec Corp | マルチプレクサ |
| US7324496B1 (en) | 2002-05-01 | 2008-01-29 | Nxp B.V. | Highly integrated radio-frequency apparatus and associated methods |
| US8478921B2 (en) * | 2004-03-31 | 2013-07-02 | Silicon Laboratories, Inc. | Communication apparatus implementing time domain isolation with restricted bus access |
| GB0407587D0 (en) * | 2004-04-02 | 2004-05-05 | Univ Nottingham Trent | Cancer associated antigens |
| US8884791B2 (en) * | 2004-06-29 | 2014-11-11 | St-Ericsson Sa | Keypad scanning with radio event isolation |
| US7248848B2 (en) * | 2004-06-30 | 2007-07-24 | Matthews Phillip M | Communication apparatus including dual timer units |
| US20050008095A1 (en) * | 2004-07-23 | 2005-01-13 | Rush Frederick A. | Apparatus using interrupts for controlling a processor for radio isolation and associated methods |
| US7761056B2 (en) * | 2004-07-23 | 2010-07-20 | St-Ericsson Sa | Method of controlling a processor for radio isolation using a timer |
| US8472990B2 (en) * | 2004-07-23 | 2013-06-25 | St Ericsson Sa | Apparatus using interrupts for controlling a processor for radio isolation and associated method |
| US7433393B2 (en) | 2004-07-23 | 2008-10-07 | Nxp B.V. | Apparatus for controlling a digital signal processor for radio isolation and associated methods |
| US7593482B2 (en) * | 2004-09-30 | 2009-09-22 | St-Ericsson Sa | Wireless communication system with hardware-based frequency burst detection |
| US7567637B2 (en) | 2004-09-30 | 2009-07-28 | St-Ericsson Sa | Wireless communication system and method with frequency burst acquisition feature using autocorrelation and narrowband interference detection |
| US8019382B2 (en) * | 2004-12-29 | 2011-09-13 | St-Ericsson Sa | Communication apparatus having a standard serial communication interface compatible with radio isolation |
| US7778674B2 (en) * | 2004-12-29 | 2010-08-17 | St-Ericsson Sa | Communication apparatus having a SIM interface compatible with radio isolation |
| US7209061B2 (en) * | 2005-03-30 | 2007-04-24 | Silicon Laboratories, Inc. | Method and system for sampling a signal |
| US7805170B2 (en) * | 2005-03-30 | 2010-09-28 | St-Ericsson Sa | System and method for efficient power supply regulation compatible with radio frequency operation |
| US7283503B1 (en) | 2005-06-24 | 2007-10-16 | Silicon Laboratories, Inc. | Communication apparatus including a buffer circuit having first and second portions for alternately storing results |
| US7801207B2 (en) * | 2005-06-24 | 2010-09-21 | St-Ericsson Sa | Signal processing task scheduling in a communication apparatus |
| US7414560B2 (en) * | 2005-06-29 | 2008-08-19 | Shaojie Chen | Wireless communication system including an audio underflow protection mechanism operative with time domain isolation |
| FR2895200B1 (fr) * | 2005-12-20 | 2008-02-22 | Silicon Lab Inc | Procede d'acquisition d'un burst de correction de frequence par un dispositif de radiocommunication, et dispositif de radiocommunication correspondant. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2526614A1 (fr) * | 1982-05-05 | 1983-11-10 | Trt Telecom Radio Electr | Dispositif de recalage d'informations pour emettre dans un multiplex temporel sortant des informations provenant d'un multiplex temporel entrant |
| US4658152A (en) * | 1985-12-04 | 1987-04-14 | Bell Communications Research, Inc. | Adaptive rate multiplexer-demultiplexer |
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-
1987
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| US4805165A (en) | 1989-02-14 |
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