RU2180992C2 - Переключатель с однобитовым разрешением - Google Patents

Переключатель с однобитовым разрешением Download PDF

Info

Publication number
RU2180992C2
RU2180992C2 RU98106105/09A RU98106105A RU2180992C2 RU 2180992 C2 RU2180992 C2 RU 2180992C2 RU 98106105/09 A RU98106105/09 A RU 98106105/09A RU 98106105 A RU98106105 A RU 98106105A RU 2180992 C2 RU2180992 C2 RU 2180992C2
Authority
RU
Russia
Prior art keywords
memory
switch
bit
multiplexers
bits
Prior art date
Application number
RU98106105/09A
Other languages
English (en)
Other versions
RU98106105A (ru
Inventor
Маркку РУУСКАНЕН
Тапио КАЛЛИОНИЕМИ
Original Assignee
Нокиа Телекоммьюникейшнз Ой
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Нокиа Телекоммьюникейшнз Ой filed Critical Нокиа Телекоммьюникейшнз Ой
Publication of RU98106105A publication Critical patent/RU98106105A/ru
Application granted granted Critical
Publication of RU2180992C2 publication Critical patent/RU2180992C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

Изобретение относится к средствам и способам коммутации в телекоммуникационных системах, в частности к переключателю и способу выполнения операции переключения с однобитовым разрешением в цифровой телекоммуникационной системе. Техническим результатом является расширение функциональных возможностей. Переключатель содержит память для хранения содержимого временных интервалов входных сигналов, средство для считывания содержимого ячеек памяти, средство для выбора заданного бита из считываемых слов, Х мультиплексоров. Способ описывает работу данного переключателя. 2 с. и 5 з.п. ф-лы, 6 ил.

Description

Настоящее изобретение относится к средствам и способам коммутации в телекоммуникационных системах, в частности к переключателю и способу выполнения операции переключения с однобитовым разрешением в цифровой телекоммуникационной системе.
Уровень техники
В цифровых системах передачи данные передаются в последовательном потоке бит или символов во временных интервалах, в которых передается заданное число бит, обычно восемь бит. В известных системах с импульсно-кодовой модуляцией (РСМ) эти биты в одном временном интервале полностью резервируются для одного канала. В Европейской основной мультиплексной системе, имеющей скорость передачи данных 2048 кбит/сек (в которой длина фрейма составляет 32 временных промежутка, то есть 256 бит), можно передавать таким способом всего 30 речевых каналов, каждый из которых имеет скорость передачи 64 кбит/сек. (Соответствующая система, действующая в США, имеет 24 канала при скорости передачи 1544 кбит/сек).
Однако в настоящее время для повышения пропускной способности передачи данных используются сложные способы кодирования речевых сообщений. Например, пропускную способность основной системы со скоростью передачи выше 2048 кбит/сек можно увеличить до 60 или 120 речевых каналов. В этом случае информацию, содержащуюся в речевых каналах, необходимо кодировать в кодеке.
Следовательно, из-за таких способов кодирования в одном речевом канале задействована только часть бит временного интервала, например, четыре или два бита из восьми. Например, кодеки, в которых используется полоса пропускания 7 кГц, позволяют передавать 6, 7 или 8 бит за временной интервал, то есть повысить пропускную способность основной мультиплексной системы до 48, 56 или 64 кбит/сек. Такие подходы позволяют уплотнять субканалы, такие как каналы данных, в течение одного временного интервала, поскольку фактический канал должен передавать менее 8 бит за временной интервал.
В результате развития вышеописанной системы возникла потребность в переключении информации, которую необходимо передавать с разрешением 1 бит вместо побайтового переключения (то есть одно слово за период времени). В таких переключателях, работающих с разрешением 1 байт, обычно используют переключение схем памяти, которые имеют разрядность 1 бит. Однако для такого подхода существует проблема, связанная с тем, что число схем памяти увеличивается квадратично по отношению к числу каналов. Поэтому схемы памяти на практике приводят к ограничению пропускной способности переключателя, поскольку при увеличении числа каналов быстро возрастают физические размеры, а также потребление мощности переключателя, становясь при этом чрезмерно высокими.
Этот недостаток имеет также переключатель, описанный в заявке РСТ WO 93/16568. В этой публикации описан переключатель, который переключает на уровне бит и служит в качестве средства переключения работы на уровне байта. В этом переключателе переключение осуществляется в два этапа, сначала производится выбор требуемых байтов и после этого проводится выбор требуемых бит из этих байтов. Входные байты (слова) во вспомогательном переключателе сначала записываются в память речевых сигналов, которая имеет разрядность в один байт, причем их число равно числу бит в байте. Под управлением первого блока управления памятью из каждой памяти речевых сигналов выбирается один байт и этот байт хранится в соответствующей памяти байта. Следовательно, число ячеек памяти байтов равно числу ячеек памяти речевых сигналов. Поэтому под управлением второго блока управления памятью для хранения в памяти бит из каждой памяти байтов выбирается один бит. Таким образом, новое слово РСМ образуется в качестве выхода переключателя.
Однако недостаток, свойственный вышеупомянутым решениям, заключается в том, что необходимо иметь относительно большое число схем памяти, поскольку число копий каждого входного байта должно быть равно числу бит в байте. В результате физические размеры и потребление мощности переключателя также сохраняются относительно высокими. Кроме того, это решение используется в качестве маленького вспомогательного переключателя, находящегося рядом с переключателем, который выполняет переключение, ориентированное на байт, и не используется в качестве независимого (с высокой пропускной способностью) переключателя.
Задачей настоящего изобретения является выполнение усовершенствования в независимом переключателе с однобитовым разрешением для того, чтобы получить значительно более высокую эффективность использования схемы памяти.
Эта задача решается с помощью способа выполнения операции переключения в переключателе в цифровой телекоммуникационной системе, заключающегося в том, что вводят N входных сигналов в переключатель, причем каждый входной сигнал представляет последовательные однобитовые временные интервалы, образующие последовательные фреймы, причем каждый фрейм содержит К однобитовых временных интервалов, запоминают содержимое временных интервалов входных сигналов в памяти в ее соответствующих ячейках, которые определяют при помощи адреса записи, и считывают содержимое из ячеек памяти для вывода сигналов из переключателя, причем N выходных сигналов перед записью распределяют по Х мультиплексорам, в каждом из которых поступающие на него сигналы преобразуют в выходной сигнал, представляющий единую последовательность N•K/X однобитовых временных интервалов входных сигналов, и записывают в соответствующую ячейку упомянутой памяти, которая выполнена разрядностью не менее Х бит, выходные сигналы Х мультиплексоров, соответствующие одноименным разрядам сформированных на выходах мультиплексоров выходных сигналов. При этом сам переключатель для цифровой телекоммуникационной системы, предназначенный для выполнения операции переключения с однобитовым разрешением, имеет входы для N входных сигналов, каждый входной сигнал представляет последовательные однобитовые временные интервалы, образующие последовательные фреймы, а каждый фрейм содержит К однобитовых временных интервалов, и содержит память для хранения содержимого временных интервалов входных сигналов в соответствующих ячейках памяти, которые определяют при помощи адреса записи, средство для считывания содержимого ячеек памяти и средство для выбора заданного бита из считываемых слов, Х мультиплексоров, по которым N входных сигналов распределяются перед записью, причем каждый из мультиплексоров преобразует поступающие на него сигналы в выходной сигнал, представляющий единую последовательность N•K/X однобитовых временных интервалов входных сигналов, а указанная память состоит из ячеек памяти разрядностью по меньшей мере Х бит, и предназначена для хранения содержимого соответствующих выходных сигналов Х мультиплексоров, соответствующих одноименным разрядам сформированных на выходах мультиплексоров выходных сигналов.
Идея изобретения состоит в том, чтобы выполнить переключатель по вышеприведенному способу, более подробно описанному ниже.
Входные линии связи переключателя группируются в мультиплексоры, которые преобразуют входные сигналы переключателя в меньшее число высокоскоростных последовательных сигналов. Эти сигналы сохраняются при помощи записи бит последовательных сигналов в одной и той же ячейке памяти, имеющей разрядность в несколько бит. Это выполняется предпочтительно таким образом, по которому биты, соответствующие друг другу (т.е. биты, приходящие в тот же самый интервал времени записи), хранятся в одной ячейке памяти. В предпочтительном варианте осуществления разрядность ячейки памяти соответствует числу мультиплексоров. Считывание из памяти выполняется в два этапа: сначала выбирают правильный байт из памяти, а затем - требуемый бит из этого байта.
Благодаря такому решению согласно изобретению можно очень эффективно выполнить уплотнение данных в памяти переключателя.
Другими словами, коммутационную память можно реализовать, используя минимум схем памяти, обеспечивая таким образом низкое потребление мощности и небольшие физические размеры переключателя.
Краткое описание чертежей
Сущность изобретения иллюстрируется ссылкой на сопроводительные чертежи, на которых
фиг.1 изображает переключатель согласно настоящему изобретению;
фиг.2а и 2b изображают два входных сигнала в переключателе (фиг.1);
фиг.2с изображает сигнал, который хранится в переключателе (фиг.1);
фиг.3 изображает хранение в коммутационной памяти (фиг.1);
фиг. 4 изображает более экстенсивный переключатель, состоящий из четырех отдельных переключателей.
Подробное описание предпочтительного варианта осуществления
На фиг. 1 изображен переключатель согласно настоящему изобретению с однобитовым разрешением. В этом случае, например, n входных последовательных уплотненных во времени подсоединений или линий связи, которые обозначаются как PCMin1. . . PCMinN, подсоединяются к переключателю. В каждом из этих входных сигналов длина фрейма составляет К бит и, следовательно, отдельный сигнал имеет максимальное число К каналов в соответствии с вышеприведенным описанием.
Отдельный входной сигнал может, например, иметь скорость 2048 кбит/сек в соответствии с рекомендациями G.703 и G704 ITU-T (бывший CCITT) или иметь скорость передачи, кратную этой основной скорости. Если сигнал имеет скорость 2048 кбит/сек, то фрейм может содержать, например, только один канал, имеющий разрядность 256 бит или 256 каналов, имеющих разрядность 1 бит, или комбинацию этих двух экстремальных случаев, В общих чертах фрейм, состоящий из К бит для отдельного выходного сигнала, может содержать 1...К каналов, каждый из которых имеет разрядность, равную n бит, где n - целое число, меньшее или равное К. Далее, в качестве примера выбрана скорость, равная удвоенной основной скорости, при этом каждая входная линия образует последовательные подсоединения при скорости передачи 4096 кбит/сек (К=512), причем предусмотрено 32 из таких сигналов (N=32) и, следовательно, всего существует К•N= 512•32= 16384 входных "однобитовых каналов" в переключателе, каждый из которых имеет пропускную способность 8 кбит/сек. Таким образом, все каналы выполнены из таких однобитовых каналов или их комбинаций. Однако, поскольку переключатель изобретения выполняет переключение из всех каналов для одного однобитового "субканала" за период времени, то этот однобитовый канал называется основным каналом в этом контексте (хотя он формирует только часть высокоскоростного канала).
Входные линии разделяются в мультиплексорах A1...Ax, при этом имеется Х мультиплексоров. Следовательно, существует М=N/X подобных сигналов в каждом мультиплексоре. Таким образом, отношение входных сигналов и мультиплексоров равно (предпочтительно) такому значению, при котором сигналы можно разделить поровну между мультиплексорами. Каждый мультиплексор преобразовывает входные сигналы в последовательный по виду сигнал и, следовательно, скорость передачи бит на выходе каждого мультиплексора равна значению N/X скорости передачи бит входных сигналов. Число Х может быть равно, например, 4, 8 или 16, и следующем примере выбрано Х=4.
На фиг. 2а и 2b изображены первый и второй входные сигналы для первого мультиплексора (A1), то есть на фиг.2а показан входной сигнал, поступающий из линии связи PCMin1 и на фиг.2b показан входной сигнал из линии связи РСМin2. Каждый бит обозначается символами х.y, где число х перед полным окончанием показывает последующее число входного сигнала или линии связи в мультиплексоре, и число y после полного окончания показывает последовательное число бит внутри структуры фрейма сигнала (1≤y≤К).
Сигнал IN1 типа, который показан на фиг.2с, вырабатывается на выходе первого мультиплексора (A1), включает в себя первоначально первый бит от каждого входного сигнала, после этого второй бит от каждого входного сигнала и т.д. и, наконец, К-ый бит от каждого входного сигнала (имеется N/X входных сигналов). Соответственно, каждый мультиплексор преобразовывает входные сигналы в единственный последовательный выходной, представляющий единую последовательность N•К/Х, сигнал. Следовательно, существует в итоге Х таких выходных сигналов, которые обозначены на фиг.1 как IN1...INX.
Выходные сигналы мультиплексоров хранятся в коммутационной памяти SM, которая имеет в общем (N•К)/X ячеек памяти, каждая из которых имеет разрядность Х бит. На фиг.3 изображена коммутационная память в режиме хранения. В каждом временном интервале для входных сигналов (то есть выходных сигналов мультиплексоров), запись выполняется в той же самой ячейке памяти, которая имеет разрядность Х бит таким способом, что в первом временном интервале фрейма данные записываются в ячейку 1 памяти, во втором временном интервале фрейма - записываются в ячейку 2 памяти, и т.д., и в последнем временном интервале фрейма - в ячейку (N•К)/X памяти. (Следует отметить, что в этом случае временной интервал соответствует одному основному каналу.) Следовательно, содержимое выходного фрейма сигнала первого мультиплексора (A1) сохраняется в позициях 1 бита, содержимое выходного фрейма сигнала второго мультиплексора (А2) сохраняется в позициях 2 бита, и т.д., и содержимое фрейма для последнего мультиплексора (Аx) сохраняется в последней позиции (X) бит в ячейках коммутационной памяти.
Адреса записи вырабатываются в счетчике 12 записи адреса, который осуществляет приращение (синхронно с тактовым сигналом на стороне записи) непрерывно от 1 до (N•К)/X (в этом конкретном случае 4096). Операция записи выполняется циклически с адресами, которые вырабатывает счетчик 12.
Существует одна выходная мультиплексированная линия 8•4М (то есть 16 стандартных сигналов РСМ 2М), выходящая из переключателя, показанного фиг.1. Одна ячейка памяти выполнена в памяти SM управления переключателя для каждого бита, который выводится в линию, то есть существует общее число ячеек памяти N•К/Х. Память управления считывают поэтапно с помощью счетчика 13 записи адреса. Счетчик непрерывно выполняет приращение от одного до N•К/Х. Каждая ячейка памяти в памяти СМ управления состоит из двух частей таким образом, что первая часть СМ1 хранит адрес считывания коммутационной памяти SM и биты второй части СМ2 управляют селектором SEL. Данные, которые хранятся в первой части каждой ячейки памяти показывают, сохранен ли адрес коммутационной памяти Х-битового слова, содержимое бит которого (то есть основная скорость передачи канала 8 кбит/сек) необходимо переключать в соответствующем выходном канале.
Следовательно, соединения между двумя каналами устанавливаются в случае, когда память СМ управления считывают циклически по адресам, которые вырабатываются счетчиком 13, и адреса считывания для коммутационной памяти SM получаются из данных памяти управления. В переключающей памяти запись в памяти постоянно изменяют за счет считывания из нее. К тому же, вышеупомянутая система известна из переключателей, ориентированных на байт.
Посредством адреса считывания, который получается из первой части памяти управления, содержимое соответствующей ячейки памяти (в коммутационной памяти) считывается в регистре REG, который имеет разрядность Х бит. Посредством слова управления, которое получается из второй части памяти управления, с другой стороны, корректный бит этого слова, который ввели в регистр, выбирают с помощью селектора SEL. Следовательно, одно слово считывается в регистре за каждый выходной бит, и из них выбирается правильный бит.
Переключение информации, которая хранится в памяти управления, выполняется из модуля СР процессора (не показано), которое управляет оборудованием и может принимать информацию, например, через сигнальную сеть, к которой подсоединено оборудование. Поскольку поддержка содержимого памяти управления осуществляется известным в технике способом, который не относится фактически к идее изобретения, то ее подробное описание в этом контексте опущено.
Окончательно последовательные подсоединения для выходного направления формируются из последовательных данных, которые получаются из селектора SEL известным в технике способом в модуле 14 демультиплексора. Поскольку формирование выходящих подсоединении не входит фактически в идею изобретения, то связанное с этим дальнейшее подробное описание будет опущено.
Ряд выходных подсоединений М основного блока вышеописанного переключателя равно N/X, другими словами равно числу подсоединении мультиплексированных при помощи одного мультиплексора. Число выходных подсоединений можно продублировать при помощи дублирующих частей SM, CM, REG и SEL, показанных на фиг.1. В этом случае, например, если согласно вышеупомянутому предпочтительному варианту осуществления требуется матрица переключения 64 РСМ • 64 РСМ (РСМ обозначается стандартный сигнал РСМ 2М), то необходимо иметь четыре параллельно соединенные комбинации "коммутационная память - память управления - регистр - селектор", причем каждый переключает одну выходную мультиплексированную линию 8•4М. В течение этапа записи четырехбитовый выходной сигнал 8•4М из мультиплексора A1-А4 записывается непрерывно в каждой из четырех переключающихся памятей под управлением общего счетчика записи адреса. Во время этапа считывания слово, соответствующее требуемому переключению, которое хранится в коммутационной памяти, соответствующей каждой мультиплексированной линии 8•4М, хранится в регистре, который относится к соответствующей линии. Селектор, соответствующий линии, выбирают под управлением памяти управления бит в соответствии с требуемым подсоединением из этого регистра. Это позволяет подключить требуемое подсоединение, состоящее из четырех входных мультиплексированных линий 8•4М, к четырем выходным линиям 8•4М. Если скорость считывания коммутационной памяти SM можно увеличить до четырехкратной свертки относительно скорости записи, то коммутационную память не обязательно дублировать, но все четыре комбинации "память управления - регистр - селектор" могут использовать в общем переключающую память.
В соответствии с изобретением входные подсоединения РСМ можно легко добавить к комбинации, описанной выше, без добавления к фактическому оборудованию переключения. Вышеупомянутый переключатель 64 РСМ • 64 РСМ, например, можно легко расширить до переключателя 256 PSC • 64 РСМ только за счет использования четырехкратного числа свертки входных мультиплексоров и имея при этом память с разрядностью шестнадцать бит в коммутационной памяти (памятях).
Например, матрица размером 256 РСМ • 256 РСМ соответственно приводится к виду, показанному на фиг.4, за счет использования параллельно соединенных четырех переключателей SW1...SW4 РСМ 256 PSM • 64 РСМ, как описано выше. Все переключатели управляются при помощи процессора СР управления через шину 42 управления. Процессор управления также распределяет необходимые тактовые сигналы для всех переключателей. Каждый переключатель (SW) преобразовывает входные последовательные сигналы PSMin1...PSMin4M до общей шины 42 данных, которая в этом случае имеет разрядность 4Х бит, и некоторый (в этом случае четвертый) из сигналов выводится из каждого переключателя. В каждом переключателе содержимое шины данных записывается в коммутационную память, которая, предпочтительно, в этом случае имеет разрядность, равную числу сигналов (4Х), проходящих по шине 42 данных. В каждом основном переключателе слово, соответствующее требуемому каналу, считывается из коммутационной памяти, и выбранный бит выбирается из этого слова при помощи селектора. Вышеописанный высокоэффективный переключатель можно, естественно, выполнить также в виде одного физического модуля.
В каждом случае число последовательных сигналов (РСМ), которые будут переключаться, и скорость памяти управления/переключения, которая используется для определения, сколько копий необходимо извлечь из коммутационной памяти.
Хотя изобретение описание со ссылками на примеры в целях иллюстрации, очевидно, что изобретение не ограничивается этими примерами и может изменяться в пределах объема изобретения, которое раскрыто в сопроводительной формуле изобретения.

Claims (7)

1. Способ выполнения операции переключения в переключателе в цифровой телекоммуникационной системе, заключающийся в том, что вводят N входных сигналов в переключатель, причем каждый входной сигнал представляет последовательные однобитовые временные интервалы, образующие последовательные фреймы, причем каждый фрейм содержит К однобитовых временных интервалов, запоминают содержимое временных интервалов входных сигналов в памяти в ее соответствующих ячейках, которые определяют при помощи адреса записи, и считывают содержимое из ячеек памяти для вывода сигналов из переключателя, отличающийся тем, что N входных сигналов перед записью распределяют по Х мультиплексорам, в каждом из которых поступающие на него сигналы преобразуют в выходной сигнал, представляющий единую последовательность NхK/X однобитовых временных интервалов входных сигналов, и записывают в соответствующую ячейку упомянутой памяти, которая выполнена разрядностью не менее Х бит, выходные сигналы Х мультиплексоров, соответствующие одноименным разрядам сформированных на выходах мультиплексоров выходных сигналов.
2. Способ по п. 1, отличающийся тем, что в памяти используют ячейки памяти, которые имеют строго определенную разрядность Х бит.
3. Способ по п. 1, отличающийся тем, что в памяти используют общее количество ячеек памяти (NхK)/X.
4. Способ по п. 3, отличающийся тем, что при увеличении пропускной способности переключателя возрастает число мультиплексоров и разрядность памяти, поддерживая при этом вышеустановленную зависимость.
5. Переключатель для цифровой телекоммуникационной системы, предназначенный для выполнения операции переключения с однобитовым разрешением, содержащий входы для N входных сигналов, причем каждый входной сигнал представляет последовательные однобитовые временные интервалы, образующие последовательные фреймы, а каждый фрейм содержит К однобитовых временных интервалов, память для хранения содержимого временных интервалов входных сигналов в соответствующих ячейках памяти, которые определяют при помощи адреса записи, средство для считывания содержимого ячеек памяти и средство для выбора заданного бита из считываемых слов, отличающийся тем, что переключатель дополнительно содержит Х мультиплексоров, по которым N входных сигналов распределяются перед записью, причем каждый из мультиплексоров преобразует поступающие на него сигналы в выходной сигнал, представляющий единую последовательность NхK/X однобитовых временных интервалов входных сигналов, ячейки памяти разрядностью по меньшей мере Х бит, в упомянутой памяти для хранения содержимого соответствующих выходных сигналов Х мультиплексоров, соответствующих одноименным разрядам сформированных на выходах мультиплексоров выходных сигналов.
6. Переключатель по п. 5, отличающийся тем, что упомянутая память имеет ячейки памяти, которые имеют точную разрядность Х бит.
7. Переключатель по п. 6, отличающийся тем, что память имеет (NхK)/X ячеек памяти.
RU98106105/09A 1995-09-05 1996-09-04 Переключатель с однобитовым разрешением RU2180992C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI954158A FI101120B (fi) 1995-09-05 1995-09-05 Yhden bitin resoluutiolla kytkevä kytkentäkenttä
FI954158 1995-09-05

Publications (2)

Publication Number Publication Date
RU98106105A RU98106105A (ru) 2000-02-20
RU2180992C2 true RU2180992C2 (ru) 2002-03-27

Family

ID=8543958

Family Applications (1)

Application Number Title Priority Date Filing Date
RU98106105/09A RU2180992C2 (ru) 1995-09-05 1996-09-04 Переключатель с однобитовым разрешением

Country Status (10)

Country Link
US (1) US6208641B1 (ru)
EP (1) EP0848892B1 (ru)
CN (1) CN1141006C (ru)
AU (1) AU713543B2 (ru)
BR (1) BR9610231A (ru)
CA (1) CA2230928C (ru)
DE (1) DE69631667T2 (ru)
FI (1) FI101120B (ru)
RU (1) RU2180992C2 (ru)
WO (1) WO1997009839A1 (ru)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE511914C2 (sv) 1997-08-28 1999-12-13 Ericsson Telefon Ab L M Enpunktsskrivning av styrinformation
US6088329A (en) * 1997-12-11 2000-07-11 Telefonaktiebolaget Lm Ericsson Fault tolerant subrate switching
US7187673B2 (en) * 2000-12-18 2007-03-06 Koninklijke Philips Electronics N.V. Technique for creating a machine to route non-packetized digital signals using distributed RAM
CN101764702B (zh) * 2009-12-16 2012-09-05 哈尔滨海能达科技有限公司 一种8kbps子时隙交换方法和设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL189591C (nl) 1984-02-24 1993-05-17 Nederland Ptt Digitaal schakelnetwerk voor het doorschakelen van tijdmultiplexkanalen die per kanaal van bitsnelheid kunnen verschillen.
JPH01243767A (ja) 1988-03-25 1989-09-28 Toshiba Corp 会議通話方式
US5123012A (en) 1989-06-06 1992-06-16 Mitsubishi Denki Kabushiki Kaisha Time division switching apparatus
JPH04137993A (ja) * 1990-09-28 1992-05-12 Fujitsu Ltd サブレート時間スイッチ
JPH07112181B2 (ja) 1991-04-18 1995-11-29 松下電器産業株式会社 データ多重化回路
JP3029886B2 (ja) 1991-07-23 2000-04-10 富士通株式会社 混成多重同期方式
SE469812B (sv) * 1992-02-10 1993-09-13 Ericsson Telefon Ab L M Bitorienterad digital kopplare och generell digital kopplare för PCM-transmissionssystem
US5390184A (en) 1993-09-30 1995-02-14 Northern Telecom Limited Flexible scheduling mechanism for ATM switches
US5479398A (en) 1994-12-22 1995-12-26 At&T Corp Digital data concentrator
US5841771A (en) 1995-07-07 1998-11-24 Northern Telecom Limited Telecommunications switch apparatus and method for time switching
US5862136A (en) 1995-07-07 1999-01-19 Northern Telecom Limited Telecommunications apparatus and method
JP3156752B2 (ja) 1996-02-09 2001-04-16 日本電気株式会社 Ａｔｍスイッチ装置及びその制御方法
US5905735A (en) 1996-12-04 1999-05-18 Alcatel Usa Sourcing, L.P. Time slot interchanger and digital communications terminal for ISDN D-channel assembly

Also Published As

Publication number Publication date
BR9610231A (pt) 1999-06-29
WO1997009839A1 (en) 1997-03-13
CA2230928C (en) 2004-06-08
US6208641B1 (en) 2001-03-27
AU6877596A (en) 1997-03-27
FI101120B (fi) 1998-04-15
FI954158A (fi) 1997-03-06
EP0848892B1 (en) 2004-02-25
AU713543B2 (en) 1999-12-02
CA2230928A1 (en) 1997-03-13
EP0848892A1 (en) 1998-06-24
DE69631667D1 (de) 2004-04-01
DE69631667T2 (de) 2004-12-23
CN1141006C (zh) 2004-03-03
FI954158A0 (fi) 1995-09-05
CN1195452A (zh) 1998-10-07

Similar Documents

Publication Publication Date Title
US4771420A (en) Time slot interchange digital switched matrix
JP2607407B2 (ja) 情報スイッチング方法および装置
US3984643A (en) Method and apparatus for establishing a plurality of simultaneous conferences in a PCM switching system
JPS6335057A (ja) プログラム可能マルチプレクサ
JP2509089B2 (ja) 時分割通話路スイツチ回路
RU2180992C2 (ru) Переключатель с однобитовым разрешением
US4972407A (en) Time-division switching circuit transforming data formats
US5351238A (en) Method of controlling a frame phase of a time-division switch and frame phase variable time-division switch
US5287350A (en) Sub-rate time switch
US4319352A (en) TIM Bus structure
US6269097B1 (en) Time switch with the control memory
JPH0445698A (ja) 信号情報のチャンネル同期交換の方法
JP2921286B2 (ja) デジタルトーン発生回路
JPS6219120B2 (ru)
JP2563770B2 (ja) 回線設定回路
RU98106105A (ru) Переключатель с однобитовым разрешением
KR100330868B1 (ko) 교환 시스템에서 하이웨이 다중화 및 역다중화 장치
KR100294703B1 (ko) 비터비 디코더_
JP2623519B2 (ja) 時間スイツチ回路
KR980013134A (ko) 동기식 초고속 전송 장치의 타임 스위칭 시스템 및 그 제어방법
JPH04277952A (ja) クロスコネクト装置
JPH07121153B2 (ja) 時間スイツチ
JPH0712234B2 (ja) 半導体記憶装置
JPH0417597B2 (ru)
JP2000049734A (ja) 回線交換装置

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20090905