JPH0435091B2 - - Google Patents
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- JPH0435091B2 JPH0435091B2 JP60285925A JP28592585A JPH0435091B2 JP H0435091 B2 JPH0435091 B2 JP H0435091B2 JP 60285925 A JP60285925 A JP 60285925A JP 28592585 A JP28592585 A JP 28592585A JP H0435091 B2 JPH0435091 B2 JP H0435091B2
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- JP
- Japan
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- bus
- data
- transmission
- lines
- address
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1641—Hierarchical systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、所定のビツトレートを有する複数個
の伝送線路を介して受信された複数個のPCMチ
ヤネルを、同じビツトレートまたは異なるビツト
レートを有する選択された伝送線路に経路設定
（選択）するための装置として構成されたマルチ
プレクサ／デマルチプレクサ装置に関する。
の伝送線路を介して受信された複数個のPCMチ
ヤネルを、同じビツトレートまたは異なるビツト
レートを有する選択された伝送線路に経路設定
（選択）するための装置として構成されたマルチ
プレクサ／デマルチプレクサ装置に関する。
マルチプレクサ／デマルチプレクサ装置とは、
マルチプレクサとデマルチプレクサとを備えた装
置のことである。また、低ビツトレートおよび高
ビツトレートとは、異なるハイアラーキ段階のビ
ツトレートのことである。
マルチプレクサとデマルチプレクサとを備えた装
置のことである。また、低ビツトレートおよび高
ビツトレートとは、異なるハイアラーキ段階のビ
ツトレートのことである。
従来の技術
扱われるデイジタル信号は殊に異なるハイアラ
ーキ系に属しており、これらの系については雑誌
“テレコムレポート”2.（1979）、付録冊子デイジ
タル−ユーバートラグングステヒニーク、第16〜
20頁、殊に表１に示されている。マルチプレクサ
およびデマルチプレクサは同誌刊行物第59〜64頁
に記載されている。DS1−，DS1C−，DS2−信
号をDS3信号に変換するデイジタル信号マルチプ
レクサに対する北米規格が、ベル刊行物、“デイ
ジタルマルチプレクサズリクワイアメンツアンド
オブジエクテイブス”デイレクターエクスチエン
ジシステムデザイン、AT＆Ｔ，1982年に提示、
記載されている。下記の表はそれらの記号として
その通話チヤネル数と伝送ビツトレートを有する
信号を示す。
ーキ系に属しており、これらの系については雑誌
“テレコムレポート”2.（1979）、付録冊子デイジ
タル−ユーバートラグングステヒニーク、第16〜
20頁、殊に表１に示されている。マルチプレクサ
およびデマルチプレクサは同誌刊行物第59〜64頁
に記載されている。DS1−，DS1C−，DS2−信
号をDS3信号に変換するデイジタル信号マルチプ
レクサに対する北米規格が、ベル刊行物、“デイ
ジタルマルチプレクサズリクワイアメンツアンド
オブジエクテイブス”デイレクターエクスチエン
ジシステムデザイン、AT＆Ｔ，1982年に提示、
記載されている。下記の表はそれらの記号として
その通話チヤネル数と伝送ビツトレートを有する
信号を示す。
線路 チヤネル数 ビツトレート
DS0 １ 64 Kbit／ｓ
DS1 24 略 1.5Mbit／ｓ
DS1C 48 略 ３ Mbit／ｓ
DS2 96 略 ６ Mbit／ｓ
DS3 672 略 45 Mbit／ｓ
DS0チヤネルは各伝送方向で各秒あたり、通話
またはデータの8000の８ビツト群を送／受信でき
る。24のDS0−チヤネルはやはり１つのDS1−チ
ヤネルにまとめられ得る。その場合、24DS0チヤ
ネルの各１つの８ビツト群および個々のフレーム
識別ビツトが１つの193ビツトフレーム中に挿入
される。
またはデータの8000の８ビツト群を送／受信でき
る。24のDS0−チヤネルはやはり１つのDS1−チ
ヤネルにまとめられ得る。その場合、24DS0チヤ
ネルの各１つの８ビツト群および個々のフレーム
識別ビツトが１つの193ビツトフレーム中に挿入
される。
北米規格のハイアラーキには28のDS1信号を１
つのDS3−信号に変換するM13−マルチプレクサ
が属する。このことは７つのM12−マルチプレク
サによつて行われ得、それらマルチプレクサの
各々は４つのDS1信号を１つのDS2−信号に変換
する。M23−マルチプレクサはやはり７つのDS2
−信号を１つのDS3−信号に変換する。
つのDS3−信号に変換するM13−マルチプレクサ
が属する。このことは７つのM12−マルチプレク
サによつて行われ得、それらマルチプレクサの
各々は４つのDS1信号を１つのDS2−信号に変換
する。M23−マルチプレクサはやはり７つのDS2
−信号を１つのDS3−信号に変換する。
付加的融通性を可能にするものとして、種々の
複数のDS1−，DS1C−，DS2−信号を唯１つの
DS3−信号に変化し得る所謂MX3−マルチプレ
クサが用いられる。例えばM23−マルチプレクサ
の入力側に、４つの統合化DS1−信号、２つの統
合化DS1C−信号またはDS2−信号を加え得る。
複数のDS1−，DS1C−，DS2−信号を唯１つの
DS3−信号に変化し得る所謂MX3−マルチプレ
クサが用いられる。例えばM23−マルチプレクサ
の入力側に、４つの統合化DS1−信号、２つの統
合化DS1C−信号またはDS2−信号を加え得る。
AT＆Ｔテクノロジー社 Inc（AT＆Ｔ
Technologies Inc.）の呼称“DACS”（デイジタ
ルアクセスアンドクロクコネクトシステム）
（Digital Accsess and Cross Connect System）
で知られているデイジタル分配システムは入力側
と出力側を介して、本数が可変の複数のDS1−，
DS1C−線路間に接続されており、一方の線路の
各通話チヤネルを、他方の線路上の１つの通話チ
ヤネルと接続できる。このシステムは電話交換形
式で動作する。このシステムはある１つの任意の
DS1−またはDS1C−線路を他方の１つのDS1−
またはDS1C−線路と接続するため、スイツチ点
領域を含む。上記システムはDS2−またはDS3−
平面上でのマルチプレキシング（多重化）を行な
い得ない。
Technologies Inc.）の呼称“DACS”（デイジタ
ルアクセスアンドクロクコネクトシステム）
（Digital Accsess and Cross Connect System）
で知られているデイジタル分配システムは入力側
と出力側を介して、本数が可変の複数のDS1−，
DS1C−線路間に接続されており、一方の線路の
各通話チヤネルを、他方の線路上の１つの通話チ
ヤネルと接続できる。このシステムは電話交換形
式で動作する。このシステムはある１つの任意の
DS1−またはDS1C−線路を他方の１つのDS1−
またはDS1C−線路と接続するため、スイツチ点
領域を含む。上記システムはDS2−またはDS3−
平面上でのマルチプレキシング（多重化）を行な
い得ない。
ある１つのビツトレートから他のビツトレート
への個々の変換を、複数の個々のMX3−マルチ
プレクサにより行なわせることができる。さらに
M12−，MC2−マルチプレクサを、DS2−ビツ
トレートへの変換のために用いることができる。
この種のマルチプレクサ装置は特別構成の通話伝
送−通信網ノード（節点）に合わせて設計され得
るが、プログラミングが容易でなく、その結果ノ
ード構成上の変更は時間を要し、かつ高価なコス
トを要する。上記の公知の装置に設けられている
所定のマルチプレクサ−ハードウエアは変更を行
なうべきたびごとにシステム中に組み込みないし
組み外さなければならない。
への個々の変換を、複数の個々のMX3−マルチ
プレクサにより行なわせることができる。さらに
M12−，MC2−マルチプレクサを、DS2−ビツ
トレートへの変換のために用いることができる。
この種のマルチプレクサ装置は特別構成の通話伝
送−通信網ノード（節点）に合わせて設計され得
るが、プログラミングが容易でなく、その結果ノ
ード構成上の変更は時間を要し、かつ高価なコス
トを要する。上記の公知の装置に設けられている
所定のマルチプレクサ−ハードウエアは変更を行
なうべきたびごとにシステム中に組み込みないし
組み外さなければならない。
発明の目的
したがつて本発明の目的は、ノード構成を変更
するために容易にプログラミング可能であり、し
たがつて簡単に変更できるようにした、異なる伝
送レートを有する複数個のデイジタル伝送線路を
相互接続する装置を有するマルチプレクサ／デマ
ルチプレクサ装置を提供することにある。
するために容易にプログラミング可能であり、し
たがつて簡単に変更できるようにした、異なる伝
送レートを有する複数個のデイジタル伝送線路を
相互接続する装置を有するマルチプレクサ／デマ
ルチプレクサ装置を提供することにある。
さらに本発明の別の目的は、PCMチヤネルを
高速（DS3）伝送線路へ集約したり該伝送線路か
ら分散させるだけでなく、PCMチヤネルの経路
の再設定（選択）もできるようにした、上記の形
式の装置を提供することにある。
高速（DS3）伝送線路へ集約したり該伝送線路か
ら分散させるだけでなく、PCMチヤネルの経路
の再設定（選択）もできるようにした、上記の形
式の装置を提供することにある。
さらに本発明の別の目的は、個々のチヤネルに
より供給されるサンプルを他のいかなるチヤネル
にも多重化ないし相互接続できるように、DS0ハ
イアラーキチヤネルレベルでの相互接続と多重化
を可能にする装置を提供することにある。
より供給されるサンプルを他のいかなるチヤネル
にも多重化ないし相互接続できるように、DS0ハ
イアラーキチヤネルレベルでの相互接続と多重化
を可能にする装置を提供することにある。
また本発明の目的は、モジユール化された形態
でかつCMOSの集積された回路から成る、上記
の形式の装置を提供することにある。
でかつCMOSの集積された回路から成る、上記
の形式の装置を提供することにある。
さらに本発明の別の目的は、DS0パルス符号変
調されたチヤネルレベルにおいてバス系とのイン
ターフエースをなす個々の低速モジユールを提供
することにある。
調されたチヤネルレベルにおいてバス系とのイン
ターフエースをなす個々の低速モジユールを提供
することにある。
発明の構成および利点
上記の目的は、特許請求の範囲に記載の構成要
件によつて達成される。
件によつて達成される。
この構成を採用することにより、ノード構成を
変更するために容易にプログラミング可能であ
り、PCMチヤネルの経路の再設定（選択）も可
能なマルチプレクサ／デマルチプレクサ装置が実
現される。さらにDS0ハイアラーキチヤネルレベ
ルでの相互接続と多重化が可能であり、さらに固
有の拡張性を有する経済的かつ可変であり効果的
な装置が得られる。公知技術水準による比較的柔
軟性の欠けた貫通接続領域（交換接続領域）およ
び個々に固定的に配置されたマルチプレクサに比
して、本発明による装置は、比較的融通性の大き
な分配、多重化手段を有する。さらに、このよう
な構成により、効率および速度の点で公知の装置
よりも改善され、さらに伝送の際にパリテイ・チ
エツクが行なえるので、正確さが改善される。
変更するために容易にプログラミング可能であ
り、PCMチヤネルの経路の再設定（選択）も可
能なマルチプレクサ／デマルチプレクサ装置が実
現される。さらにDS0ハイアラーキチヤネルレベ
ルでの相互接続と多重化が可能であり、さらに固
有の拡張性を有する経済的かつ可変であり効果的
な装置が得られる。公知技術水準による比較的柔
軟性の欠けた貫通接続領域（交換接続領域）およ
び個々に固定的に配置されたマルチプレクサに比
して、本発明による装置は、比較的融通性の大き
な分配、多重化手段を有する。さらに、このよう
な構成により、効率および速度の点で公知の装置
よりも改善され、さらに伝送の際にパリテイ・チ
エツクが行なえるので、正確さが改善される。
本発明による装置の一方の側には、低速伝送線
路への接続のための複数個の端子が設けられてい
る。これらの端子は、個々の低速（DS0，DS1，
DS1C，DS2）デユプレクスPCMハイウエイの入
来伝送分岐線路への接続に適合された“第１端
子”と、個々の低速デユプレクスPCMハイウエ
イの送出伝送分岐線路への接続に適合された“第
２端子”とに分けられる。さらに本発明による装
置の他方の側には、高速伝送線路と接続するため
の複数個の端子から成る別の端子群が設けられて
いる。これらの端子は、個々の高速（DC3）デユ
プレクスPCMハイウエイの入来伝送分岐線路へ
の接続に適合された“第３端子”と、個々の高速
デユプレクスPCMハイウエイの送出伝送分岐線
路への接続に適合された“第４端子”とに分けら
れる。
路への接続のための複数個の端子が設けられてい
る。これらの端子は、個々の低速（DS0，DS1，
DS1C，DS2）デユプレクスPCMハイウエイの入
来伝送分岐線路への接続に適合された“第１端
子”と、個々の低速デユプレクスPCMハイウエ
イの送出伝送分岐線路への接続に適合された“第
２端子”とに分けられる。さらに本発明による装
置の他方の側には、高速伝送線路と接続するため
の複数個の端子から成る別の端子群が設けられて
いる。これらの端子は、個々の高速（DC3）デユ
プレクスPCMハイウエイの入来伝送分岐線路へ
の接続に適合された“第３端子”と、個々の高速
デユプレクスPCMハイウエイの送出伝送分岐線
路への接続に適合された“第４端子”とに分けら
れる。
双方のデイジタルデータ（音声サンプル）およ
びシステム全体にわたる宛先アドレスまたは出所
アドレスの経路を設定する目的で、装置内にバス
相互接続装置が設けられている。このバス相互接
続装置は、データを伝送するための複数個のバス
線路を有しており、これらのバス線路のうち半分
を“送信バスデータ線路”と称し、さらに他方の
半分を“受信バスデータ線路”と称する。さらに
システム全体にわたるアドレスを伝送するために
付加的なバス線路が用いられる。これらの付加的
なバス線路のうちの半分は“送信バスアドレス線
路”と称せられ、送信バスデータ線路と対応づけ
られている。付加的なバス線路の他方の半分は
“受信バスアドレス線路”と称せられ、受信バス
データ線路と対応づけられている。バスデータ線
路とバスアドレス線路の両方の線路は、データ
（音声サンプル）とアドレスをパラレル伝送する
ための“束”にまとめられている。
びシステム全体にわたる宛先アドレスまたは出所
アドレスの経路を設定する目的で、装置内にバス
相互接続装置が設けられている。このバス相互接
続装置は、データを伝送するための複数個のバス
線路を有しており、これらのバス線路のうち半分
を“送信バスデータ線路”と称し、さらに他方の
半分を“受信バスデータ線路”と称する。さらに
システム全体にわたるアドレスを伝送するために
付加的なバス線路が用いられる。これらの付加的
なバス線路のうちの半分は“送信バスアドレス線
路”と称せられ、送信バスデータ線路と対応づけ
られている。付加的なバス線路の他方の半分は
“受信バスアドレス線路”と称せられ、受信バス
データ線路と対応づけられている。バスデータ線
路とバスアドレス線路の両方の線路は、データ
（音声サンプル）とアドレスをパラレル伝送する
ための“束”にまとめられている。
さらに本発明による装置には複数個の“低速モ
ジユール”も設けられている。個々の低速モジユ
ールは、前述の複数個の第１端子のうちの少なく
とも１つの端子を送信バスデータ線路束の各々と
結合し、かつ前述の複数個の第２の端子のうちの
少なくとも１つの端子を受信データ線路束の各々
と結合する。さらに各低速モジユールは、送信バ
スアドレス線路および受信バスアドレス線路とも
接続されている。
ジユール”も設けられている。個々の低速モジユ
ールは、前述の複数個の第１端子のうちの少なく
とも１つの端子を送信バスデータ線路束の各々と
結合し、かつ前述の複数個の第２の端子のうちの
少なくとも１つの端子を受信データ線路束の各々
と結合する。さらに各低速モジユールは、送信バ
スアドレス線路および受信バスアドレス線路とも
接続されている。
さらに本発明による装置には、複数個の高速モ
ジユールも設けられている。各高速モジユール
は、前述の複数個の第３端子のうちただ１つの端
子を受信バスデータ線路束と結合し、かつ前述の
複数個の第４端子のうちただ１つの端子を送信バ
スデータ線路束と結合する。さらに各高速モジユ
ールは、送信バスアドレス線路束および受信バス
アドレス線路束とも接続されている。
ジユールも設けられている。各高速モジユール
は、前述の複数個の第３端子のうちただ１つの端
子を受信バスデータ線路束と結合し、かつ前述の
複数個の第４端子のうちただ１つの端子を送信バ
スデータ線路束と結合する。さらに各高速モジユ
ールは、送信バスアドレス線路束および受信バス
アドレス線路束とも接続されている。
本発明による装置は、第１端子または第３端子
におけるいかなる音声チヤネルにおいて受信され
た各PCM音声サンプルも、第２端子または第４
端子における送出伝送用のいずれかの別のPCM
音声チヤネルへ経路設定するように動作する。こ
の経路設定は次のようにして行われる。即ち、
PCM音声サンプルが送信バスデータ線路束また
は受信バスデータ線路束へ加えられると同時に、
相応の送信バスアドレス線路束および受信バスア
ドレス線路束へアドレスを供給するように、前記
の高速モジユールをプログラミングすることによ
つて行われる。上記のアドレスは、出所モジユー
ルあるいは受け取りモジユールを表わすととも
に、出所であるまたは宛先となるPCMハイウエ
イにおけるタイムスロツトを表わすものである。
各低速モジユールはデータバスおよびアドレスバ
スのすべてを監視するので、宛先となるPCMハ
イウエイと接続された低速モジユールは、適切な
ハイウエイ上の適切なタイムスロツトにおける
PCM音声サンプルを受信、記憶し、つづいて送
信を行なう。
におけるいかなる音声チヤネルにおいて受信され
た各PCM音声サンプルも、第２端子または第４
端子における送出伝送用のいずれかの別のPCM
音声チヤネルへ経路設定するように動作する。こ
の経路設定は次のようにして行われる。即ち、
PCM音声サンプルが送信バスデータ線路束また
は受信バスデータ線路束へ加えられると同時に、
相応の送信バスアドレス線路束および受信バスア
ドレス線路束へアドレスを供給するように、前記
の高速モジユールをプログラミングすることによ
つて行われる。上記のアドレスは、出所モジユー
ルあるいは受け取りモジユールを表わすととも
に、出所であるまたは宛先となるPCMハイウエ
イにおけるタイムスロツトを表わすものである。
各低速モジユールはデータバスおよびアドレスバ
スのすべてを監視するので、宛先となるPCMハ
イウエイと接続された低速モジユールは、適切な
ハイウエイ上の適切なタイムスロツトにおける
PCM音声サンプルを受信、記憶し、つづいて送
信を行なう。
さらに本発明によれば、にデータを一時記憶す
るための小さなランダムアクセスメモリを有する
DS0−低速モジユールによつて、同じモジユール
内のまたは別のモジユール内の別のDS0−チヤネ
ル出力側へのデータの個々のDS0ハイアラーキ伝
送をすべて、特別に設計された高速モジユールの
制御のもとで行なうことができる。
るための小さなランダムアクセスメモリを有する
DS0−低速モジユールによつて、同じモジユール
内のまたは別のモジユール内の別のDS0−チヤネ
ル出力側へのデータの個々のDS0ハイアラーキ伝
送をすべて、特別に設計された高速モジユールの
制御のもとで行なうことができる。
さらに本発明による装置は、有利にはプラグイ
ンモジユールの形式で構成されており、このモジ
ユールはコンパクトなCMOS集積回路チツプか
ら成る。プラグインモジユールの１つの実施形態
では、第２のあるいは複数の装置へのバス装置の
拡張が行われ得るように、かつ本発明による相互
接続および多重化の能力が拡張され得るように、
当該プラグインモジユールがバス装置内へ差し込
まれる。
ンモジユールの形式で構成されており、このモジ
ユールはコンパクトなCMOS集積回路チツプか
ら成る。プラグインモジユールの１つの実施形態
では、第２のあるいは複数の装置へのバス装置の
拡張が行われ得るように、かつ本発明による相互
接続および多重化の能力が拡張され得るように、
当該プラグインモジユールがバス装置内へ差し込
まれる。
本発明の実施例によれば送信バス−データ線
路、受信バスデータ線路、送信バス−アドレス線
路、受信バス−アドレス線路、メモリ制御部、お
よびメモリを有するバス接続装置が設けられてい
る。
路、受信バスデータ線路、送信バス−アドレス線
路、受信バス−アドレス線路、メモリ制御部、お
よびメモリを有するバス接続装置が設けられてい
る。
上記実施例において、本発明の別の実施例によ
れば第１バス接続装置にデマルチプレクサおよび
シリアル−パラレル変換器を設け、かつ該変換器
に後置接続された第１のアドレス制御可能なライ
ト−リードメモリRAMを低ビツトレートのデイ
ジタル信号のうちからのデータの記録のためとア
ドレスの記録のために設け、さらに、第２のバス
接続装置には高ビツトレートのデイジタル信号の
うちからデータとアドレスとの記録のための第２
のアドレス制御可能なリード−ライトメモリ
RAMならびに該メモリに後置接続されたマルチ
プレクサおよびパラレル−シリアル変換器を設け
たのである。
れば第１バス接続装置にデマルチプレクサおよび
シリアル−パラレル変換器を設け、かつ該変換器
に後置接続された第１のアドレス制御可能なライ
ト−リードメモリRAMを低ビツトレートのデイ
ジタル信号のうちからのデータの記録のためとア
ドレスの記録のために設け、さらに、第２のバス
接続装置には高ビツトレートのデイジタル信号の
うちからデータとアドレスとの記録のための第２
のアドレス制御可能なリード−ライトメモリ
RAMならびに該メモリに後置接続されたマルチ
プレクサおよびパラレル−シリアル変換器を設け
たのである。
本発明のさらに別の実施例によれば、第１のア
ドレス制御可能なライト−リードメモリRAMに
おいて、所定のアドレスが、１つの所定の時間チ
ヤネルからの１つの所定のバイトを含んでおり、
第２のアドレス制御可能なライト−リードメモリ
RAMにおいてアドレスシグナリングにしたがつ
て１つの所定の時間チヤネルでの伝送のための１
つの所定のバイトが形成されるのである。
ドレス制御可能なライト−リードメモリRAMに
おいて、所定のアドレスが、１つの所定の時間チ
ヤネルからの１つの所定のバイトを含んでおり、
第２のアドレス制御可能なライト−リードメモリ
RAMにおいてアドレスシグナリングにしたがつ
て１つの所定の時間チヤネルでの伝送のための１
つの所定のバイトが形成されるのである。
本発明の別の実施例によれば、第１のバス接続
装置に、送信バス−データ線路におけるバスドラ
イバおよび第１のアドレスバス受信装置が設けら
れており、第２バス接続装置にて、第２のアドレ
スバス受信装置と、データバス受信装置が設けら
れており、このデータバス受信装置は第２のアド
レス制御可能なリード−ライトメモリRAMに
て、第２のアドレスバス受信装置によつて指定さ
れたロケーシヨン中にバイトを供給するのであ
る。
装置に、送信バス−データ線路におけるバスドラ
イバおよび第１のアドレスバス受信装置が設けら
れており、第２バス接続装置にて、第２のアドレ
スバス受信装置と、データバス受信装置が設けら
れており、このデータバス受信装置は第２のアド
レス制御可能なリード−ライトメモリRAMに
て、第２のアドレスバス受信装置によつて指定さ
れたロケーシヨン中にバイトを供給するのであ
る。
本発明のさらに別の実施例によれば、第２バス
接続装置中に第２のアドレス制御可能なリード−
ライトメモリRAMとマルチプレクサおよびパラ
レル−シリアル変換器との間にロジツク回路が設
けられており、該ロジツク回路はデータ流中への
シグナリングビツトのフレーム同期しての挿入に
用いられるのである。
接続装置中に第２のアドレス制御可能なリード−
ライトメモリRAMとマルチプレクサおよびパラ
レル−シリアル変換器との間にロジツク回路が設
けられており、該ロジツク回路はデータ流中への
シグナリングビツトのフレーム同期しての挿入に
用いられるのである。
実際上の動作のために本発明のさらに別の実施
例によれば、次のように構成すると有利である。
すなわちプラグインユニツト用の機器フレームが
設けられており、機器後壁に、少なくとも送信、
受信バス線路を有するプリント配線板が設けられ
ており、プラグインユニツトの、プリント配線板
との電気的、機械的結合のためのブラグ継手（連
結体）が設けられているのである。
例によれば、次のように構成すると有利である。
すなわちプラグインユニツト用の機器フレームが
設けられており、機器後壁に、少なくとも送信、
受信バス線路を有するプリント配線板が設けられ
ており、プラグインユニツトの、プリント配線板
との電気的、機械的結合のためのブラグ継手（連
結体）が設けられているのである。
本発明のさらに別の実施例によれば、複数のマ
ルチプレクサ／デマルチプレクサ収容用の機器フ
レームが設けられており、各線路接続ユニツトに
１つのバス拡大構成ユニツトが配設されており、
バス拡大構成ユニツトに、送信バス−データ線路
と送信バス−アドレス線路とに接続された、高ビ
ツトレート用の送信装置−拡大部分が設けられて
おり、バス拡大構成ユニツトに、受信バス−デー
タ線路と受信バス−アドレス線路とに接続された
高ビツトレート用の受信装置−拡大部分が設けら
れており、送信装置−拡大部分と受信装置拡大部
分とに接続されたバス−マトリクス制御装置が設
けられており、スイツチを設け、該スイツチを介
して、バス−マトリクス制御装置により、送信、
受信バス線路へのリード線路が開または閉状態に
おかれ得るように構成されているのである。
ルチプレクサ／デマルチプレクサ収容用の機器フ
レームが設けられており、各線路接続ユニツトに
１つのバス拡大構成ユニツトが配設されており、
バス拡大構成ユニツトに、送信バス−データ線路
と送信バス−アドレス線路とに接続された、高ビ
ツトレート用の送信装置−拡大部分が設けられて
おり、バス拡大構成ユニツトに、受信バス−デー
タ線路と受信バス−アドレス線路とに接続された
高ビツトレート用の受信装置−拡大部分が設けら
れており、送信装置−拡大部分と受信装置拡大部
分とに接続されたバス−マトリクス制御装置が設
けられており、スイツチを設け、該スイツチを介
して、バス−マトリクス制御装置により、送信、
受信バス線路へのリード線路が開または閉状態に
おかれ得るように構成されているのである。
これまで北米DS−信号について記載してきた
が、上記のことはヨーロツパビツトレートを有す
る信号、ヨーロツパのマルチプレクサ／デマルチ
プレクサ等、ならびにその他のビツトおよび機器
装置にも該当する。
が、上記のことはヨーロツパビツトレートを有す
る信号、ヨーロツパのマルチプレクサ／デマルチ
プレクサ等、ならびにその他のビツトおよび機器
装置にも該当する。
実施例
次に図示の実施例を用いて本発明を説明する。
第１図は本発明のマルチプレクサ／デマルチプ
レクサを有する装置構成１のブロツク接続図であ
る。この装置構成は端子２を有する低ビツトレー
ト用の複数の線路接続ユニツト４と端子３を有す
る高ビツトレート用の複数の線路接続ユニツト５
と、バス系６とを有する。このバス系は送信バス
−データ線路７と受信バス−データ線路８と送信
バス−アドレス線路９と受信バス−アドレス線路
１０とを介してすべての線路接続ユニツト４，５
に接続されている。端子２ではDS0−，DS1−，
DA1C−又はDS2−信号をまた、端子３ではDS3
−信号を印加ないし取出し得る。
レクサを有する装置構成１のブロツク接続図であ
る。この装置構成は端子２を有する低ビツトレー
ト用の複数の線路接続ユニツト４と端子３を有す
る高ビツトレート用の複数の線路接続ユニツト５
と、バス系６とを有する。このバス系は送信バス
−データ線路７と受信バス−データ線路８と送信
バス−アドレス線路９と受信バス−アドレス線路
１０とを介してすべての線路接続ユニツト４，５
に接続されている。端子２ではDS0−，DS1−，
DA1C−又はDS2−信号をまた、端子３ではDS3
−信号を印加ないし取出し得る。
ヨーロツパデジタル信号ハイアラーキにて使用
の際例えば端子２には2Mビツト／Ｓ−及び／又
は8Mビツト／Ｓ−信号が、また端子３には34M
ビツト／Ｓ−信号が印加され得る。
の際例えば端子２には2Mビツト／Ｓ−及び／又
は8Mビツト／Ｓ−信号が、また端子３には34M
ビツト／Ｓ−信号が印加され得る。
線路接続ユニツト４は入来信号を８ビツト群
（これは個別PCMチヤネルのデータバイトであり
得る）に分解し各８ビツト群を宛先アドレス５と
共にないし宛先アドレス４により制御されてバス
系６に伝送する。すべての線路接続ユニツト４，
５はバス系６と接続されておりこのバス系上にて
到来するすべての信号を監視するので、送信され
た８ビツト群が、線路接続ユニツトにより受信さ
れ転送され、この線路接続ユニツトは宛先アドレ
スを処理する。上記線路接続ユニツトは８ビツト
群をやはり、形成すべきデジタル信号の適当なタ
イムスロツト中に挿入する。各８ビツト群に対す
るアドレスは空間情報と時間情報（これはすべて
の線路接続ユニツト４，５により了解識別され
る）を含んでいて、これにより上記８ビツト群は
適正な端子２又は３中に、また適正なタイムスロ
ツト中に供給される。
（これは個別PCMチヤネルのデータバイトであり
得る）に分解し各８ビツト群を宛先アドレス５と
共にないし宛先アドレス４により制御されてバス
系６に伝送する。すべての線路接続ユニツト４，
５はバス系６と接続されておりこのバス系上にて
到来するすべての信号を監視するので、送信され
た８ビツト群が、線路接続ユニツトにより受信さ
れ転送され、この線路接続ユニツトは宛先アドレ
スを処理する。上記線路接続ユニツトは８ビツト
群をやはり、形成すべきデジタル信号の適当なタ
イムスロツト中に挿入する。各８ビツト群に対す
るアドレスは空間情報と時間情報（これはすべて
の線路接続ユニツト４，５により了解識別され
る）を含んでいて、これにより上記８ビツト群は
適正な端子２又は３中に、また適正なタイムスロ
ツト中に供給される。
公知技術水準による比較的柔軟性の欠けた貫通
接続領域（交換接続領域）及び個々に固定的配線
されたマルチプレクサに比して、本発明は比較的
融通性の大きな両分配、多重化（マルチプレク
ス）手段を有する。
接続領域（交換接続領域）及び個々に固定的配線
されたマルチプレクサに比して、本発明は比較的
融通性の大きな両分配、多重化（マルチプレク
ス）手段を有する。
第２図は詳細に示したバス系６を有する第１図
の装置構成のブロツク図である。このバス系は送
信バス線路１１と受信バス線路１２を有する。線
路接続ユニツト４，５とバス系６との間の接続素
子として、送信バス−データ線路７、送信バス−
アドレス線路９、受信バス−データ線路８、受信
バス−アドレス線路１０が示されている。端子２
は入力端子２ａと出力端子２ｂとに分けられてい
る。同様にして、端子３の代わりに入力端子３ａ
と出力端子３ｂとが示されている。
の装置構成のブロツク図である。このバス系は送
信バス線路１１と受信バス線路１２を有する。線
路接続ユニツト４，５とバス系６との間の接続素
子として、送信バス−データ線路７、送信バス−
アドレス線路９、受信バス−データ線路８、受信
バス−アドレス線路１０が示されている。端子２
は入力端子２ａと出力端子２ｂとに分けられてい
る。同様にして、端子３の代わりに入力端子３ａ
と出力端子３ｂとが示されている。
４つの送信−バス線路１１と４つの受信バス線
路１２とがある。それというのは高いビツトレー
ト用の４つの線路接続ユニツト、すなわち４つの
マルチプレクサ／デマルチプレクサが接続さるべ
きものであるからである。各送信−バス線路１１
及び各受信−バス線路１２は２つのバス線路束す
なわち１つは８ビツト群用のもの、１つはアドレ
ス情報用のものとを有する。
路１２とがある。それというのは高いビツトレー
ト用の４つの線路接続ユニツト、すなわち４つの
マルチプレクサ／デマルチプレクサが接続さるべ
きものであるからである。各送信−バス線路１１
及び各受信−バス線路１２は２つのバス線路束す
なわち１つは８ビツト群用のもの、１つはアドレ
ス情報用のものとを有する。
第６図の説明の場合、再度第２図を参照する。
第３、第４図は低ビツトレート用の１つの線路
接続ユニツト４と、高ビツトレート用の４つの線
路接続ユニツトのうちの１つとの間のバス接続路
を示す。第３図では４つのDS1−信号が、１つの
DS3−信号に変換される。第４図では逆変換の構
成が示されている。
接続ユニツト４と、高ビツトレート用の４つの線
路接続ユニツトのうちの１つとの間のバス接続路
を示す。第３図では４つのDS1−信号が、１つの
DS3−信号に変換される。第４図では逆変換の構
成が示されている。
第３図の装置構成は低ビツトレート用の入力端
子２ａと、低ビツトレート用のインターフエース
１３と、デコーデイング・監視回路１４と、バス
接続装置１５ａ〜１５ｄと、入力メモリ１６ａ，
１６ｂ、パラレル−シリアル変換器１７と、DS3
−フレーム形成回路１８と、高ビツトレート用の
インターフエース１９と、出力端子３ｂと、バス
制御回路２０と、送信バス−データ線路７ａ〜７
ｄと、送信バス−アドレス線路９ａ〜９ｄとを有
する。
子２ａと、低ビツトレート用のインターフエース
１３と、デコーデイング・監視回路１４と、バス
接続装置１５ａ〜１５ｄと、入力メモリ１６ａ，
１６ｂ、パラレル−シリアル変換器１７と、DS3
−フレーム形成回路１８と、高ビツトレート用の
インターフエース１９と、出力端子３ｂと、バス
制御回路２０と、送信バス−データ線路７ａ〜７
ｄと、送信バス−アドレス線路９ａ〜９ｄとを有
する。
DS1−信号はインターフエース１３とデコーデ
イング・監視回路１４とを介してバス接続装置１
５ａ〜１５ｄへ達する。これら装置のうち各々は
所属の送信バス−アドレス線路９ａ，９ｂ，９
ｃ、又は９ｄにて受取るもとの（出所）アドレス
に応動し、８ビツト群−８ビツトサンプリング値
又はデータバイトを、所属の送信バス−データ線
路７ａ，７ｂ，７ｃ又は７ｄに供給する。高ビツ
トレート用の線路接続ユニツト５に対するアドレ
スを生じさせるバス制御装置２０はサンプリング
値の受信用の入力メモリ１６ａ，１６ｂの１つを
指定する。そこでデータが集められると直ちに、
そのデータはパラレル−シリアル変換器及びマル
チプレクサ１７によつて処理され、このことは
DS3−フレーム形成回路１８によつて制御され
る。パラレル−シリアル変換器及びマルチプレク
サ１７から信号はインターフエース１９を介して
出力端子３ｂに供給される。
イング・監視回路１４とを介してバス接続装置１
５ａ〜１５ｄへ達する。これら装置のうち各々は
所属の送信バス−アドレス線路９ａ，９ｂ，９
ｃ、又は９ｄにて受取るもとの（出所）アドレス
に応動し、８ビツト群−８ビツトサンプリング値
又はデータバイトを、所属の送信バス−データ線
路７ａ，７ｂ，７ｃ又は７ｄに供給する。高ビツ
トレート用の線路接続ユニツト５に対するアドレ
スを生じさせるバス制御装置２０はサンプリング
値の受信用の入力メモリ１６ａ，１６ｂの１つを
指定する。そこでデータが集められると直ちに、
そのデータはパラレル−シリアル変換器及びマル
チプレクサ１７によつて処理され、このことは
DS3−フレーム形成回路１８によつて制御され
る。パラレル−シリアル変換器及びマルチプレク
サ１７から信号はインターフエース１９を介して
出力端子３ｂに供給される。
第４図の装置構成は出力端子２ｂと、低ビツト
レート用のインターフエース２１と、位相弁別器
及びコード化器２２、バス接続装置２３ａ〜２３
ｄと、バスインターフエース及びバツフア回路２
４ａ，２４ｂと、シリアル−パラレル変換器及び
デマルチプレクサ２５と、高ビツトレート用のイ
ンターフエース２６と、入力端子３ａと、DS3−
同期化回路２７と、バス制御回路２８と、受信バ
ス−データ線路８ａ〜８ｄと、受信バス−アドレ
ス線路１０ａ〜１０ｄとを有する。
レート用のインターフエース２１と、位相弁別器
及びコード化器２２、バス接続装置２３ａ〜２３
ｄと、バスインターフエース及びバツフア回路２
４ａ，２４ｂと、シリアル−パラレル変換器及び
デマルチプレクサ２５と、高ビツトレート用のイ
ンターフエース２６と、入力端子３ａと、DS3−
同期化回路２７と、バス制御回路２８と、受信バ
ス−データ線路８ａ〜８ｄと、受信バス−アドレ
ス線路１０ａ〜１０ｄとを有する。
入力端子３ａに加わるDS3−信号はインターフ
エース２６を介してシリアル−パラレル変換器及
びデマルチプレクサ２５に達する。これは信号を
DS3−同期化回路２７に供給し、この回路は上記
変換器及びデマルチプレクサ２５をDS3−信号の
フレームに同期化する。時間的にDS3−同期化回
路２７によつて調整されるバス制御回路２８はバ
スインターフエース及びバツフア回路２４ａ，２
４ｂを介して受信バス−データ線路８ａ〜８ｄへ
の８ビツト群の伝送を制御する。同時にバス制御
回路２８はバス接続装置２３ａ〜２３ｄに、線路
接続ユニツト４に対する宛先アドレスを供給す
る。このユニツト４によつて、それぞれの８ビツ
ト群が、適当なDS1−出力端子２ｂに達するよう
になる。その場合８ビツト群は位相弁別器及びコ
ード化器２２とインターフエース２１とを通過す
る。
エース２６を介してシリアル−パラレル変換器及
びデマルチプレクサ２５に達する。これは信号を
DS3−同期化回路２７に供給し、この回路は上記
変換器及びデマルチプレクサ２５をDS3−信号の
フレームに同期化する。時間的にDS3−同期化回
路２７によつて調整されるバス制御回路２８はバ
スインターフエース及びバツフア回路２４ａ，２
４ｂを介して受信バス−データ線路８ａ〜８ｄへ
の８ビツト群の伝送を制御する。同時にバス制御
回路２８はバス接続装置２３ａ〜２３ｄに、線路
接続ユニツト４に対する宛先アドレスを供給す
る。このユニツト４によつて、それぞれの８ビツ
ト群が、適当なDS1−出力端子２ｂに達するよう
になる。その場合８ビツト群は位相弁別器及びコ
ード化器２２とインターフエース２１とを通過す
る。
第５図のブロツク図には低ビツト用の線路ユニ
ツト４と、高ビツトレート用の線路ユニツト５と
がバス系６を介してどのように接続されているか
を示す。既述のように４つの別個の送信バス線路
１７（それのそれぞれは送信バス−データ線路７
と送信バス−アドレス線路９とを有する）及び４
つの別個の受信−バス線路１２（それのそれぞれ
は受信データ線路８と受信バス−アドレス線路１
０を有する）がある。各線路接続ユニツト５は送
信バス線路１１と受信バス線路１２に接続されて
いる。他方では各線路接続ユニツト４はすべての
送信バス線路１１とすべての受信バス線路１２と
に接続されている。DS1−信号の受信された８ビ
ツト群はバツフアメモリ２９中に供給され、この
バツフアメモリからはアドレスデコーダによつて
受信された宛先により選択された後所定の時点で
送信バス−データ線路７に送出される。類似のよ
うにして、線路接続ユニツト５により受信された
８ビツト群が、アドレスレコーダ３２により受信
された宛先アドレスに応答して、線路接続ユニツ
ト４のバツフアメモリ３１中に入力される。
ツト４と、高ビツトレート用の線路ユニツト５と
がバス系６を介してどのように接続されているか
を示す。既述のように４つの別個の送信バス線路
１７（それのそれぞれは送信バス−データ線路７
と送信バス−アドレス線路９とを有する）及び４
つの別個の受信−バス線路１２（それのそれぞれ
は受信データ線路８と受信バス−アドレス線路１
０を有する）がある。各線路接続ユニツト５は送
信バス線路１１と受信バス線路１２に接続されて
いる。他方では各線路接続ユニツト４はすべての
送信バス線路１１とすべての受信バス線路１２と
に接続されている。DS1−信号の受信された８ビ
ツト群はバツフアメモリ２９中に供給され、この
バツフアメモリからはアドレスデコーダによつて
受信された宛先により選択された後所定の時点で
送信バス−データ線路７に送出される。類似のよ
うにして、線路接続ユニツト５により受信された
８ビツト群が、アドレスレコーダ３２により受信
された宛先アドレスに応答して、線路接続ユニツ
ト４のバツフアメモリ３１中に入力される。
第６、第７図は線路接続ユニツト５の動作を示
す。第６図−ａ上方端部は送出バス−データ線路
７から出力端子３ｂへ８ビツト群がどのように達
するかを示す。第６図−ｂ下方部分は入力端子３
ａから受信バス−データ線路８へ８ビツト群がど
のように達するかを示す。
す。第６図−ａ上方端部は送出バス−データ線路
７から出力端子３ｂへ８ビツト群がどのように達
するかを示す。第６図−ｂ下方部分は入力端子３
ａから受信バス−データ線路８へ８ビツト群がど
のように達するかを示す。
第６図−ａの装置構成はコード変換器３５と、
付加メモリ３７ａ，３７ｂと、28個の入力メモリ
３８，２８Ｘと、カウンタ４０と、チヤネル対応
づけ（割当）メモリ４２と、マルチプレクサ及び
パラレル−シリアル変換器１７と、出力端子３ｂ
とを有する。送信バス−データ線路７に到来する
８ビツト群は入力メモリ３８中に順次供給され
る。それぞれの入力メモリ３８の選択はカウンタ
４０の第１出力側３９を介して行なわれる。８ビ
ツト群の１つは入力メモリ３８の１つの中にでは
なく、付加メモリ３７ａ中に入力される。カウン
タ４０はDS3−出力端子３ｂへの出接続（送信）
伝送のため28個のDS1−入力端子２ａのうちの１
つを順次選択する。第２９番目のタイムスロツト
は付加メモリ３７ａを用いての８ビツト群の分
岐、監視、分配を可能にする。カウンタ４０は上
記タイムスロツトにて８ビツト群の伝送用の付加
メモリ３７ａを作動する。
付加メモリ３７ａ，３７ｂと、28個の入力メモリ
３８，２８Ｘと、カウンタ４０と、チヤネル対応
づけ（割当）メモリ４２と、マルチプレクサ及び
パラレル−シリアル変換器１７と、出力端子３ｂ
とを有する。送信バス−データ線路７に到来する
８ビツト群は入力メモリ３８中に順次供給され
る。それぞれの入力メモリ３８の選択はカウンタ
４０の第１出力側３９を介して行なわれる。８ビ
ツト群の１つは入力メモリ３８の１つの中にでは
なく、付加メモリ３７ａ中に入力される。カウン
タ４０はDS3−出力端子３ｂへの出接続（送信）
伝送のため28個のDS1−入力端子２ａのうちの１
つを順次選択する。第２９番目のタイムスロツト
は付加メモリ３７ａを用いての８ビツト群の分
岐、監視、分配を可能にする。カウンタ４０は上
記タイムスロツトにて８ビツト群の伝送用の付加
メモリ３７ａを作動する。
DS0−動作中各８ビツト群は24チヤネル−
PCM信号の１つのデータバイトを含む。カウン
タ４０は今や（１〜24）カウンタについて拡大か
つなされ、（１〜29）カウンタの１通りの動作後
ごとにさらにカウントしつづける。
PCM信号の１つのデータバイトを含む。カウン
タ４０は今や（１〜24）カウンタについて拡大か
つなされ、（１〜29）カウンタの１通りの動作後
ごとにさらにカウントしつづける。
カウンタ４０の第２出力側４１によりチヤネル
対応づけメモリ４２がアドレス制御される。この
メモリ４２中には12ビツト宛先アドレスがDS1動
作中の29ロケーシヨンに、又はDS0動作中の696
ロケーシヨンに記憶されている。アドレス制御さ
れるとチヤネル対応づけメモリ４２は選択された
宛先アドレスを送信バス−アドレス線路９中に供
給する。
対応づけメモリ４２がアドレス制御される。この
メモリ４２中には12ビツト宛先アドレスがDS1動
作中の29ロケーシヨンに、又はDS0動作中の696
ロケーシヨンに記憶されている。アドレス制御さ
れるとチヤネル対応づけメモリ４２は選択された
宛先アドレスを送信バス−アドレス線路９中に供
給する。
各送信バス−データ線路７と各受信バスデータ
線路８上の８ビツト群は既に第２図にて記載した
ように、８つのパラレルの線を必要とする。各12
ビツト宛先アドレスはチヤネル対応づけメモリ４
２から送信バス−アドレス線路９を介しての伝送
のためコード変換器３５により準備処理される。
アドレス線路９，１０中には16の線路接続ユニツ
ト４の１つの選択のための16の線路の各１つが設
けられている。３つの別の線路は８つの端子２の
１つを識別する。その場合各線路接続ユニツト５
は128の可能なDS1−ロケーシヨンのうちから１
つをアドレス制御できる。
線路８上の８ビツト群は既に第２図にて記載した
ように、８つのパラレルの線を必要とする。各12
ビツト宛先アドレスはチヤネル対応づけメモリ４
２から送信バス−アドレス線路９を介しての伝送
のためコード変換器３５により準備処理される。
アドレス線路９，１０中には16の線路接続ユニツ
ト４の１つの選択のための16の線路の各１つが設
けられている。３つの別の線路は８つの端子２の
１つを識別する。その場合各線路接続ユニツト５
は128の可能なDS1−ロケーシヨンのうちから１
つをアドレス制御できる。
送信バス−アドレス線路９の１つの上での所属
宛先アドレスの伝送の際アドレス制御される線路
接続ユニツト４の１つの所定のDS1信号（８つの
うちの１つ）（1out of8）の８ビツト群が送信バ
ス−データ線路７に加えられる。４つの送信バス
−アドレス線路９ａ〜９ｄの１つ上での所定の宛
先アドレスの送信の際、該当するタイムスロツト
にて線路接続ユニツト５は所属の送信バス−デー
タ線路７ａ，７ｂ，７ｃ又は７ｄを介しての宛先
アドレスの、線路接続ユニツト５の所定入力メモ
リ３８への伝送を行なわせる。
宛先アドレスの伝送の際アドレス制御される線路
接続ユニツト４の１つの所定のDS1信号（８つの
うちの１つ）（1out of8）の８ビツト群が送信バ
ス−データ線路７に加えられる。４つの送信バス
−アドレス線路９ａ〜９ｄの１つ上での所定の宛
先アドレスの送信の際、該当するタイムスロツト
にて線路接続ユニツト５は所属の送信バス−デー
タ線路７ａ，７ｂ，７ｃ又は７ｄを介しての宛先
アドレスの、線路接続ユニツト５の所定入力メモ
リ３８への伝送を行なわせる。
バス系６を介しての伝送の順序がチヤネル対応
づけメモリ４２中への宛先アドレスの書込により
制御される。上記メモリのメモリロケーシヨンの
内容が、規則的に１タイムスロツトの期間中コー
ド変換器５５を介して送信バス−アドレス線路９
に加えられる。而して、各タイムスロツトに対し
て、どの８ビツト群が、線路接続ユニツト４から
所属の送信バス−データ線路７ａ，７ｂ，７ｃ又
は７ｄを介して伝送されるかが定められる。上記
送信バス−データ線路は常時１つの所定の線路接
続ユニツト５に割当てられているので、メモリロ
ケーシヨンにおける宛先アドレスによつて、宛先
（行先）−線路接続ユニツト５と出力端子３ｂが定
められる。各送信バス−データ線路７ａ〜７ｄは
時間フレーム化して、少なくとも28及び有利には
29のDS1信号を伝送する。バス系６のクロツク周
波数はその結果少なくとも1544MHz×29＝45MHz
でなければならない。８ビツト群が８つの線路を
介して並列伝送されるので、バス系６のクロツク
周波数はたんにほぼ6MHzである。
づけメモリ４２中への宛先アドレスの書込により
制御される。上記メモリのメモリロケーシヨンの
内容が、規則的に１タイムスロツトの期間中コー
ド変換器５５を介して送信バス−アドレス線路９
に加えられる。而して、各タイムスロツトに対し
て、どの８ビツト群が、線路接続ユニツト４から
所属の送信バス−データ線路７ａ，７ｂ，７ｃ又
は７ｄを介して伝送されるかが定められる。上記
送信バス−データ線路は常時１つの所定の線路接
続ユニツト５に割当てられているので、メモリロ
ケーシヨンにおける宛先アドレスによつて、宛先
（行先）−線路接続ユニツト５と出力端子３ｂが定
められる。各送信バス−データ線路７ａ〜７ｄは
時間フレーム化して、少なくとも28及び有利には
29のDS1信号を伝送する。バス系６のクロツク周
波数はその結果少なくとも1544MHz×29＝45MHz
でなければならない。８ビツト群が８つの線路を
介して並列伝送されるので、バス系６のクロツク
周波数はたんにほぼ6MHzである。
１つのDS1C信号が、２つのDS1信号に分割さ
れ、次いで上述のようにして貫通伝送される。
れ、次いで上述のようにして貫通伝送される。
第６図ｂの下方部分の装置は入力端子３ａを有
するパラレル−シリアル変換器及びデマルチプレ
クサ２５と、28の出力メモリ４３と、カウンタ４
４と、チヤネル対応づけメモリ４５と、付加メモ
リ５７ｂと、コード変換器３６とを有する。
するパラレル−シリアル変換器及びデマルチプレ
クサ２５と、28の出力メモリ４３と、カウンタ４
４と、チヤネル対応づけメモリ４５と、付加メモ
リ５７ｂと、コード変換器３６とを有する。
入力端子３ａに加えられるDS3信号はパラレル
−シリアル変換器及びデマルチプレクサ２５にて
分解され、出力メモリ４３に供給される。このメ
モリはカウンタ４４によつて選択される。８ビツ
ト群は出力メモリ４３の１つに入力されずに、付
加メモリ３７ｂ中に入力される。カウンタ４４は
順次、出接続伝送用の28のDS1出力端子２ｂの１
つを選択する。これに対してDS0動作の際カウン
タ４４は24のDS0信号の１つを選択する。出力メ
モリ４３は受信バス−データ線路８に信号供給
し、チヤネル対応づけメモリ４５は受信バス−ア
ドレス線路１０に信号供給する。
−シリアル変換器及びデマルチプレクサ２５にて
分解され、出力メモリ４３に供給される。このメ
モリはカウンタ４４によつて選択される。８ビツ
ト群は出力メモリ４３の１つに入力されずに、付
加メモリ３７ｂ中に入力される。カウンタ４４は
順次、出接続伝送用の28のDS1出力端子２ｂの１
つを選択する。これに対してDS0動作の際カウン
タ４４は24のDS0信号の１つを選択する。出力メ
モリ４３は受信バス−データ線路８に信号供給
し、チヤネル対応づけメモリ４５は受信バス−ア
ドレス線路１０に信号供給する。
第７図は第６図よりも明瞭に、各DS3−フレー
ムがパラレル−シリアル変換器及びマルチプレク
サ１７によつてどのように生ぜしめられるかを示
す。１７は入力メモリ３８の８ビツト群を受取
り、DS3−フレーム同期化回路４６によつて制御
されて８ビツト群の個々のビツトを順次DS3フレ
ーム中に挿入する。入力メモリ３８の各々は２つ
の部分から成る。１つは入力切換段４７（ラツ
チ）であつてこれはデコーダ４９からの信号によ
つて作動される。もう１つの部分は出力切換段４
８（ラツチ）である。上記メモリは従来のマルチ
プレクサにて用いられているようなバツフアメモ
リのような特性を有する。
ムがパラレル−シリアル変換器及びマルチプレク
サ１７によつてどのように生ぜしめられるかを示
す。１７は入力メモリ３８の８ビツト群を受取
り、DS3−フレーム同期化回路４６によつて制御
されて８ビツト群の個々のビツトを順次DS3フレ
ーム中に挿入する。入力メモリ３８の各々は２つ
の部分から成る。１つは入力切換段４７（ラツ
チ）であつてこれはデコーダ４９からの信号によ
つて作動される。もう１つの部分は出力切換段４
８（ラツチ）である。上記メモリは従来のマルチ
プレクサにて用いられているようなバツフアメモ
リのような特性を有する。
第６図−ｂの入来DS3信号に対して係わりのあ
る線路接続ユニツト４の部分は基本的に同じであ
り、丁度記載した送信（出接続）部分におけると
逆に動作を行なう。
る線路接続ユニツト４の部分は基本的に同じであ
り、丁度記載した送信（出接続）部分におけると
逆に動作を行なう。
第８ａ図、第８ｂ図は線路接続ユニツト４の動
作を示す。
作を示す。
第８ａ図に示すように、線路接続ユニツト４は
送信バス−アドレス線路９を用いて宛先アドレス
を受信する。この線路接続ユニツト４に加えられ
るアドレスによつて、８ビツト群が送信バス−デ
ータ線路７に加えられる。この８ビツト群はイン
ターフエース１３を介して線路接続ユニツト４に
達するシリアルデータの並列表示データである。
DS0−動作中DS1−デマルチプレクサ５０はDS1
−信号中の個々のDS0−信号バイト（８ビツト）
を識別する。線路接続ユニツト５には線路接続ユ
ニツト４により処理できるDS0−バイトより頻繁
に宛先アドレスが印加供給されるので、“バツフ
アメモリ−空き”−指示Ｌにより、線路接続ユニ
ツト５には送信バス−データ線路７上のデータの
有効性について常時知らされなければならない。
送信バス−アドレス線路９を用いて宛先アドレス
を受信する。この線路接続ユニツト４に加えられ
るアドレスによつて、８ビツト群が送信バス−デ
ータ線路７に加えられる。この８ビツト群はイン
ターフエース１３を介して線路接続ユニツト４に
達するシリアルデータの並列表示データである。
DS0−動作中DS1−デマルチプレクサ５０はDS1
−信号中の個々のDS0−信号バイト（８ビツト）
を識別する。線路接続ユニツト５には線路接続ユ
ニツト４により処理できるDS0−バイトより頻繁
に宛先アドレスが印加供給されるので、“バツフ
アメモリ−空き”−指示Ｌにより、線路接続ユニ
ツト５には送信バス−データ線路７上のデータの
有効性について常時知らされなければならない。
第８ｂ図に示すように、線路接続ユニツト４の
ストラクチユアは受信方向で相補的である。線路
接続ユニツト４はパラレル−シリアル変換器５６
と、バツフアメモリ５７，５８とを有し、DS0動
作中は付加的にマルチプレクサ５５と、インター
フエース１９とを有する。
ストラクチユアは受信方向で相補的である。線路
接続ユニツト４はパラレル−シリアル変換器５６
と、バツフアメモリ５７，５８とを有し、DS0動
作中は付加的にマルチプレクサ５５と、インター
フエース１９とを有する。
第９図は低ビツト用の線路接続ユニツト４と、
DS0−動作用のバス系６と、高ビツト用の線路接
続ユニツト５とを有する本発明のマルチプレク
サ／デマルチプレクサ装置を示す。
DS0−動作用のバス系６と、高ビツト用の線路接
続ユニツト５とを有する本発明のマルチプレク
サ／デマルチプレクサ装置を示す。
線路接続ユニツト４は送信方向では８つのDS1
デマルチプレクサ及びシリアル−パラレル変換器
６５（そのうちただ１つのみが示されている）
と、アドレス制御可能なライト−リードメモリ５
９と、データバス−インターフエース又はデータ
バス−ドライバ６１と、アドレスバス受信装置６
３とを有し、受信方向ではデータバス受信装置６
２と、アドレスバス受信装置６４と、アドレス制
御可能なリード−ライトメモリ６０と、ロジツク
回路６７と、８つのDS1−マルチプレクサ及びパ
ラレル／シリアル変換器６６（そのうちの１つの
みを示す）とを有する。
デマルチプレクサ及びシリアル−パラレル変換器
６５（そのうちただ１つのみが示されている）
と、アドレス制御可能なライト−リードメモリ５
９と、データバス−インターフエース又はデータ
バス−ドライバ６１と、アドレスバス受信装置６
３とを有し、受信方向ではデータバス受信装置６
２と、アドレスバス受信装置６４と、アドレス制
御可能なリード−ライトメモリ６０と、ロジツク
回路６７と、８つのDS1−マルチプレクサ及びパ
ラレル／シリアル変換器６６（そのうちの１つの
みを示す）とを有する。
線路接続ユニツト５はパラレル／シリアル変換
器及びマルチプレクサ１７と、入力メモリ３８
と、アドレス制御可能なリード−ライトメモリ７
３，７４と、バス受信装置６９と、バスドライバ
７０〜７２と、チヤネル対応づけメモリ４２，４
５と、シリアル−パラレル変換器及びデマルチプ
レクサ２５と、出力メモリ４３とを有する。入力
メモリ５８と出力メモリ４３は672のDS0チヤネ
ルデータ値を記憶することができる。
器及びマルチプレクサ１７と、入力メモリ３８
と、アドレス制御可能なリード−ライトメモリ７
３，７４と、バス受信装置６９と、バスドライバ
７０〜７２と、チヤネル対応づけメモリ４２，４
５と、シリアル−パラレル変換器及びデマルチプ
レクサ２５と、出力メモリ４３とを有する。入力
メモリ５８と出力メモリ４３は672のDS0チヤネ
ルデータ値を記憶することができる。
線路接続ユニツト４は既に第８ａ図、第８ｂ図
を用いて説明し、線路接続ユニツト５は第６図を
用いて説明した。括弧の中に入れた数字はパラレ
ル線の数を示す。線路接続ユニツト４はすべての
８つのDS1−デマルチプレクサ及びシリアル−パ
ラレル変換器６５又は他のDS0端子のすべてのデ
マルチプレクスされたDS0チヤネルの38からサン
プリング値の記憶のため十分なエラスチツク記憶
容量を以て、既述のバツフアメモリのほかに付加
的にアドレス制御可能なリードライトメモリ５９
を有する。
を用いて説明し、線路接続ユニツト５は第６図を
用いて説明した。括弧の中に入れた数字はパラレ
ル線の数を示す。線路接続ユニツト４はすべての
８つのDS1−デマルチプレクサ及びシリアル−パ
ラレル変換器６５又は他のDS0端子のすべてのデ
マルチプレクスされたDS0チヤネルの38からサン
プリング値の記憶のため十分なエラスチツク記憶
容量を以て、既述のバツフアメモリのほかに付加
的にアドレス制御可能なリードライトメモリ５９
を有する。
本発明の基本思想の説明のため以下個々の仮説
的状況について述べる。先ず第１に１つの線路接
続ユニツト４における１つのDS0−チヤネルの選
別、選択について言及する。このユニツト４は次
のように構成されている。即ち選別、選択された
DS0−チヤネルが貫通接続状態におかれ出力端子
３ｂにて１つの所定のタイムスロツト中でマルチ
プレクス（多重化）されるように構成されてい
る。
的状況について述べる。先ず第１に１つの線路接
続ユニツト４における１つのDS0−チヤネルの選
別、選択について言及する。このユニツト４は次
のように構成されている。即ち選別、選択された
DS0−チヤネルが貫通接続状態におかれ出力端子
３ｂにて１つの所定のタイムスロツト中でマルチ
プレクス（多重化）されるように構成されてい
る。
次に同一のDS1信号又は他のDS1信号にて１つ
の送信（出接続）DS0チヤネルに返送されるDS0
チヤネルについて述べる。その際、図示のマルチ
プレクサ／デマルチプレクサ組合せ体は同一の
DS1線路に対応づけられているものと仮定する。
の送信（出接続）DS0チヤネルに返送されるDS0
チヤネルについて述べる。その際、図示のマルチ
プレクサ／デマルチプレクサ組合せ体は同一の
DS1線路に対応づけられているものと仮定する。
DS0／DS3（切換ないし変換）−例では送信方向
にて、線路接続ユニツト５はそのチヤネル対応づ
けメモリ４２にて次のようなアドレスを記憶して
いる、即ち線路接続ユニツト４において所定の
DS1−信号中の所定のDS0チヤネル（例えば24の
うちの１つ）に対応づけられているアドレスを記
憶してある。更に線路接続ユニツト５はデータを
次のようにして入力メモリ３８から転送するよう
に前プログラミングされている、即バス系６の所
定のタイムスロツト内でアドレス制御されるDS0
−チヤネルが、出力端子にてDS3−信号の所定タ
イムスロツト内に挿入されるようにして当該デー
タを転送するように前プログラミングされてい
る。
にて、線路接続ユニツト５はそのチヤネル対応づ
けメモリ４２にて次のようなアドレスを記憶して
いる、即ち線路接続ユニツト４において所定の
DS1−信号中の所定のDS0チヤネル（例えば24の
うちの１つ）に対応づけられているアドレスを記
憶してある。更に線路接続ユニツト５はデータを
次のようにして入力メモリ３８から転送するよう
に前プログラミングされている、即バス系６の所
定のタイムスロツト内でアドレス制御されるDS0
−チヤネルが、出力端子にてDS3−信号の所定タ
イムスロツト内に挿入されるようにして当該デー
タを転送するように前プログラミングされてい
る。
第６図−ａに示すカウンタ４０は各チヤネルに
亘つて動作するようにもつてDS3−信号のチヤネ
ルに対応づけられたアドレスによつて動作する
が、当該のDS1−信号の考察されるDS0−チヤネ
ルから、チヤネル対応づけメモリ４２における目
標（宛先）アドレスまでカウントする。12ビツト
目標（宛先）アドレスは実質的にバスドライバ７
０を介して送信バス−アドレス線路９へ供給され
る。上記アドレスはすべての線路接続ユニツト４
へ送信されるのに対して、ただ１つの予選択され
た線路接続ユニツト４のみが、伝送されたアドレ
スをアドレスバス−受信装置６３へ通過させる。
そのために４ビツトにより16の線路接続ユニツト
４の所の１つが選択される。このことは図示して
ない構成ユニツト選択線路を用いて行なわれる。
１つの所定のDS1−信号が、（24のDS0チヤネル
のうちの）８つのDS1−信号のうちから及びさら
に別の情報の３ビツトにより識別される。さらに
別の５ビツトが、１つの所定のDS1−信号から１
つのDS0チヤネルを選ぶために用いられる。
亘つて動作するようにもつてDS3−信号のチヤネ
ルに対応づけられたアドレスによつて動作する
が、当該のDS1−信号の考察されるDS0−チヤネ
ルから、チヤネル対応づけメモリ４２における目
標（宛先）アドレスまでカウントする。12ビツト
目標（宛先）アドレスは実質的にバスドライバ７
０を介して送信バス−アドレス線路９へ供給され
る。上記アドレスはすべての線路接続ユニツト４
へ送信されるのに対して、ただ１つの予選択され
た線路接続ユニツト４のみが、伝送されたアドレ
スをアドレスバス−受信装置６３へ通過させる。
そのために４ビツトにより16の線路接続ユニツト
４の所の１つが選択される。このことは図示して
ない構成ユニツト選択線路を用いて行なわれる。
１つの所定のDS1−信号が、（24のDS0チヤネル
のうちの）８つのDS1−信号のうちから及びさら
に別の情報の３ビツトにより識別される。さらに
別の５ビツトが、１つの所定のDS1−信号から１
つのDS0チヤネルを選ぶために用いられる。
65におけるDS1−デマルチプレクサは連続的に
直列データ流をその24のDS0データバイトに分解
する。65におけるシリアル−パラレル変換器はパ
ラレルのDS0データバイトへの変換を引受け、１
つのパリテイビツトと１つのスタツフビツト（ス
トツプビツト）を付加する。パリテイビツト及び
スタツフビツトを有する２４のDS0データビツト
はアドレス制御可能なリード−ライトメモリ６４
中の順次連続するアドレスロケーシヨンにて記憶
される。
直列データ流をその24のDS0データバイトに分解
する。65におけるシリアル−パラレル変換器はパ
ラレルのDS0データバイトへの変換を引受け、１
つのパリテイビツトと１つのスタツフビツト（ス
トツプビツト）を付加する。パリテイビツト及び
スタツフビツトを有する２４のDS0データビツト
はアドレス制御可能なリード−ライトメモリ６４
中の順次連続するアドレスロケーシヨンにて記憶
される。
直列データ流が分解される同じ時間に、４つの
マーキングビツトSa，Sb，Sc，Sd（これらは
DS1−信号の第６、第12、第18、第24フレームを
示す）が、拡大されたスーパーフレーム形成（超
フレーム）のためのアドレス制御可能なリードラ
イト６４へ伝送される。１つの所定のDS0チヤネ
ルのためのパラレル伝送情報は全部で14ビツトを
含む。８ビツトは１つのDS0データバイトを表わ
し、４ビツトは拡大されたスーパーフレーム動作
用のマーキングビツトSa，Sb，Sc，Sdを表わ
し、１ビツトは１つのスタツフビツトを表わす。
マーキングビツトSa，Sb，Sc，Sd（これらは
DS1−信号の第６、第12、第18、第24フレームを
示す）が、拡大されたスーパーフレーム形成（超
フレーム）のためのアドレス制御可能なリードラ
イト６４へ伝送される。１つの所定のDS0チヤネ
ルのためのパラレル伝送情報は全部で14ビツトを
含む。８ビツトは１つのDS0データバイトを表わ
し、４ビツトは拡大されたスーパーフレーム動作
用のマーキングビツトSa，Sb，Sc，Sdを表わ
し、１ビツトは１つのスタツフビツトを表わす。
送信バス−アドレス線路９を介してのアドレス
制御の際、DS0信号用の１つの所定のメモリロケ
ーシヨンから14ビツトが、バスインターフエース
又はデータバスドライバ６１に並列に送信され
る。
制御の際、DS0信号用の１つの所定のメモリロケ
ーシヨンから14ビツトが、バスインターフエース
又はデータバスドライバ６１に並列に送信され
る。
データバスドライバ６１はバス系６の１タイム
スロツト中14ビツトデータ（これはバス系から伝
送される）を送出する。これらのデータは上記の
タイムスロツト中送信バスデータ線路７のバス受
信装置６９により予期される。バス受信装置６９
が上記14ビツトをパラレルに受信すると、データ
の10ビツトはパリテイビツト及びスタツフビツト
を含めて、入力メモリ３８により17におけるパラ
レル−シリアル変換器に並列に且17におけるマル
チプレクサに直列に供給される。マーキングビツ
トSa，Sb，Sc，SdによりマーキングされるDS0
ビツトにおけるＡ−，Ｂ−，Ｃ−，Ｄ−シグナリ
ングビツト（交換技術＝信号ビツト）が抽出さ
れ、一時的記憶のためのアドレス制御可能なリー
ドライトメモリ７３中へ供給され、直列的データ
伝送の第６、第12、第18、第24フレーム中への出
力が行なわれる。
スロツト中14ビツトデータ（これはバス系から伝
送される）を送出する。これらのデータは上記の
タイムスロツト中送信バスデータ線路７のバス受
信装置６９により予期される。バス受信装置６９
が上記14ビツトをパラレルに受信すると、データ
の10ビツトはパリテイビツト及びスタツフビツト
を含めて、入力メモリ３８により17におけるパラ
レル−シリアル変換器に並列に且17におけるマル
チプレクサに直列に供給される。マーキングビツ
トSa，Sb，Sc，SdによりマーキングされるDS0
ビツトにおけるＡ−，Ｂ−，Ｃ−，Ｄ−シグナリ
ングビツト（交換技術＝信号ビツト）が抽出さ
れ、一時的記憶のためのアドレス制御可能なリー
ドライトメモリ７３中へ供給され、直列的データ
伝送の第６、第12、第18、第24フレーム中への出
力が行なわれる。
受信方向で受信入力端子３ａにて受信される、
DS3−信号の直列データが、25におけるデマルチ
プレクサにより受信される。25におけるシリアル
−パラレル変換器はDS0データバイトを抽出し、
これ及びパリテイビツト並びにスタツフビツトを
出力メモリ４３を介してバスドライバ７２へ供給
する。第６、第12、第18、第24フレームのＡ−，
Ｂ−，Ｃ−，Ｄ−シグナリングビツトが、一時的
記憶のためアドレス制御可能なリードライトメモ
リ７４における、Ａ−，Ｂ−，Ｃ−，Ｄ−メモリ
ロケーシヨンに供給される。バスドライバ７２は
組合せ14ビツト信号を受信バス−データ線路８に
並列に供給する。12ビツト目標（宛先）アドレス
はチヤネル対応づけメモリ４２からバスドライバ
７１を介して受信バス−アドレス線路１０と、既
述の個別の構成ユニツト選択線路とに送出され、
この宛先アドレス送出は14のデータビツトの送出
と同時に行なわれこれらのデータビツトはアドレ
スバス−受信装置６４とデータバス受信装置６２
とにより受信される。目標（宛先）アドレスデー
タによつては当該データがDS1−線路のどのDS0
チヤネル向けられているかかつ識別される。これ
らのデータはアドレス制御可能なリードライトメ
モリ６９の個別にアドレス制御可能なメモリロケ
ーシヨン中にロードされる。
DS3−信号の直列データが、25におけるデマルチ
プレクサにより受信される。25におけるシリアル
−パラレル変換器はDS0データバイトを抽出し、
これ及びパリテイビツト並びにスタツフビツトを
出力メモリ４３を介してバスドライバ７２へ供給
する。第６、第12、第18、第24フレームのＡ−，
Ｂ−，Ｃ−，Ｄ−シグナリングビツトが、一時的
記憶のためアドレス制御可能なリードライトメモ
リ７４における、Ａ−，Ｂ−，Ｃ−，Ｄ−メモリ
ロケーシヨンに供給される。バスドライバ７２は
組合せ14ビツト信号を受信バス−データ線路８に
並列に供給する。12ビツト目標（宛先）アドレス
はチヤネル対応づけメモリ４２からバスドライバ
７１を介して受信バス−アドレス線路１０と、既
述の個別の構成ユニツト選択線路とに送出され、
この宛先アドレス送出は14のデータビツトの送出
と同時に行なわれこれらのデータビツトはアドレ
スバス−受信装置６４とデータバス受信装置６２
とにより受信される。目標（宛先）アドレスデー
タによつては当該データがDS1−線路のどのDS0
チヤネル向けられているかかつ識別される。これ
らのデータはアドレス制御可能なリードライトメ
モリ６９の個別にアドレス制御可能なメモリロケ
ーシヨン中にロードされる。
アドレス制御可能なリード−ライトメモリ６０
は線路接続ユニツト４における図示してない連続
的に動作するカウンタが上記アドレスに達する
と、１０のデータビツトと、Ａ−，Ｂ−，Ｃ−，
Ｄ−シグナリングビツトを並列に送出する。これ
らビツトは先ずロジツク回路６７へ導かれる。こ
のロジツク回路の動作は６６におけるDS1マルチ
プレクサによつて制御される。このマルチプレク
サはＡ−，Ｂ−，Ｃ−，Ｄ−信号シグナリングビ
ツトが６６におけるパラレル−シリアル変換器の
入力側にて第６、第12、第18、第24フレーム中に
挿入さるべき際にロジツク回路６７にシグナリン
グを行なう。結局DS0−データ値は６６における
DS1−マルチプレクサの２４のチヤネル出力側の
うちの予選択された１つに供給される。
は線路接続ユニツト４における図示してない連続
的に動作するカウンタが上記アドレスに達する
と、１０のデータビツトと、Ａ−，Ｂ−，Ｃ−，
Ｄ−シグナリングビツトを並列に送出する。これ
らビツトは先ずロジツク回路６７へ導かれる。こ
のロジツク回路の動作は６６におけるDS1マルチ
プレクサによつて制御される。このマルチプレク
サはＡ−，Ｂ−，Ｃ−，Ｄ−信号シグナリングビ
ツトが６６におけるパラレル−シリアル変換器の
入力側にて第６、第12、第18、第24フレーム中に
挿入さるべき際にロジツク回路６７にシグナリン
グを行なう。結局DS0−データ値は６６における
DS1−マルチプレクサの２４のチヤネル出力側の
うちの予選択された１つに供給される。
しかして、個々のDS1−信号にて２４のチヤネ
ルのうちから例えばDS0−チヤネルNo.８（第8DS0
チヤネル）を接続するための手段を提示した。こ
のチヤネルのデータは図示の例においては例えば
個々のDS3−信号の672チヤネルのうちからの
DS0チヤネルNo.97（第97DS0チヤネル）へスイツ
チング接続供給され多重化される。
ルのうちから例えばDS0−チヤネルNo.８（第8DS0
チヤネル）を接続するための手段を提示した。こ
のチヤネルのデータは図示の例においては例えば
個々のDS3−信号の672チヤネルのうちからの
DS0チヤネルNo.97（第97DS0チヤネル）へスイツ
チング接続供給され多重化される。
そこで、同一又は他のDS1−信号におけるスイ
ツチング（貫通）接続供給が行なわれる場合に対
してDS0−平面における貫通（スイツチング）接
続について説明する。例えばDS1−信号にて２４
のチヤネルのうちからのチヤネルNo.８を、同一又
は他のDS1信号の２４のチヤネルのうちからチヤ
ネルNo.３と貫通接続させ得る。プロセスの制御が
線路接続ユニツト５を介して行なわれることは注
目に値する。チヤネルNo.３からチヤネルNo.８へ及
びその逆方向での各チヤネルは12ビツト宛先アド
レスによつて制御され、これら宛先アドレスは線
路接続ユニツト５により送出される。
ツチング（貫通）接続供給が行なわれる場合に対
してDS0−平面における貫通（スイツチング）接
続について説明する。例えばDS1−信号にて２４
のチヤネルのうちからのチヤネルNo.８を、同一又
は他のDS1信号の２４のチヤネルのうちからチヤ
ネルNo.３と貫通接続させ得る。プロセスの制御が
線路接続ユニツト５を介して行なわれることは注
目に値する。チヤネルNo.３からチヤネルNo.８へ及
びその逆方向での各チヤネルは12ビツト宛先アド
レスによつて制御され、これら宛先アドレスは線
路接続ユニツト５により送出される。
種々のDS1−信号間の伝送のためデータが送信
バス−データ線路７を介して線路接続ユニツト５
へ伝送され、第６図における付加メモリ３７ａに
て記憶され、全部で２つのアドレス／データ伝送
サイクルにて線路接続ユニツト４へ返送される。
バス−データ線路７を介して線路接続ユニツト５
へ伝送され、第６図における付加メモリ３７ａに
て記憶され、全部で２つのアドレス／データ伝送
サイクルにて線路接続ユニツト４へ返送される。
第９図のマルチプレクサ／デマルチプレクサ装
置において、先に行なつた説明に合せて、線路接
続ユニツト５の制御下で、次の特別の機能を行な
わせることができる。所謂監視機能、所謂分配機
能、所謂分岐機能を行なわせ得る。
置において、先に行なつた説明に合せて、線路接
続ユニツト５の制御下で、次の特別の機能を行な
わせることができる。所謂監視機能、所謂分配機
能、所謂分岐機能を行なわせ得る。
監視機能において、殊に、２９のDS1−送信及
び受信バスタイムスロツトの１つが、送信バス−
データ線路７又は受信バス−データ線路８にて、
監視、テスト（試験）又は他の目的用の所定の線
路接続ユニツト４へ導かれ得る。
び受信バスタイムスロツトの１つが、送信バス−
データ線路７又は受信バス−データ線路８にて、
監視、テスト（試験）又は他の目的用の所定の線
路接続ユニツト４へ導かれ得る。
分配機能では何んらかの線路接続ユニツト４か
ら到来する信号が、２９のDS1−タイムスロツト
のいずれかの中に挿入され得る。
ら到来する信号が、２９のDS1−タイムスロツト
のいずれかの中に挿入され得る。
分岐機能ではDS1−データが、２５におけるシ
リアル−パラレル変換器から直接パラレル−シリ
アル変換器へ迂回して導かれ得る。
リアル−パラレル変換器から直接パラレル−シリ
アル変換器へ迂回して導かれ得る。
データ伝送の信号列シーケンスはチヤネル対応
づけメモリ４２，４５にて記憶された宛先アドレ
スによつて定まる。
づけメモリ４２，４５にて記憶された宛先アドレ
スによつて定まる。
第１０図、第１１図に示すように、本発明のマ
ルチプレクサ／デマルチプレクサ装置をプラグイ
ンユニツトに細分することを提案するものであ
る。夫々の構成要素、各構成ユニツト、又は各構
成ブロツクCMOS−テクノロジーを用いて構成
され得る。例えば低ビツトレート用の線路接続ユ
ニツト４はDS0動作なしで各DS1信号に対するた
んに２つのICチツプから構成され得る。１つは
パラレル−シリアル、シリアル−パラレル変換
用、もう１つはコーダ／デコーダ機能及び監視用
のものである。高ビツトレート用の線路接続ユニ
ツト５は２つの極めて基磁的な構成チツプから成
り得、一方、低ビツトレートの構成ユニツトは
DS0−動作の際異なつた構成を要するが、類似の
構成チツプ対から成つていてもよい。
ルチプレクサ／デマルチプレクサ装置をプラグイ
ンユニツトに細分することを提案するものであ
る。夫々の構成要素、各構成ユニツト、又は各構
成ブロツクCMOS−テクノロジーを用いて構成
され得る。例えば低ビツトレート用の線路接続ユ
ニツト４はDS0動作なしで各DS1信号に対するた
んに２つのICチツプから構成され得る。１つは
パラレル−シリアル、シリアル−パラレル変換
用、もう１つはコーダ／デコーダ機能及び監視用
のものである。高ビツトレート用の線路接続ユニ
ツト５は２つの極めて基磁的な構成チツプから成
り得、一方、低ビツトレートの構成ユニツトは
DS0−動作の際異なつた構成を要するが、類似の
構成チツプ対から成つていてもよい。
第１１図は本発明のマルチプレクサ／デマルチ
プレクサ装置複数個の収容用の機器装置枠体８６
を示す。この枠体中に、動作電流給電部８７、予
備電流給電部８８、端子２，３に前置接続された
保護リレー９２及び導体板が枠体８６の背面に組
込まれている。更に枠体８６に設けられているプ
ラグインユニツト収容部中に、プラグインユニツ
トが挿入可能であり、これらプラグインユニツト
は差込接続体を介して導体板とコレクタを有し、
この導体板上には殊にバス系６が配置されてい
る。プラグインユニツト中には先ずはマルチプレ
クサ／デマルチプレクサに所属するプラグインユ
ニツト９０が、線路接続ユニツト４と共に差込ま
れまた、プラグインユニツト８９は線路接続ユニ
ツト５と共に、また、測定プラグインユニツトが
差込接続される。自由のプラグインユニツト収容
部中には夫々プラグインユニツト８９と関連して
バス拡大構成ユニツト８５が挿入され得る。
プレクサ装置複数個の収容用の機器装置枠体８６
を示す。この枠体中に、動作電流給電部８７、予
備電流給電部８８、端子２，３に前置接続された
保護リレー９２及び導体板が枠体８６の背面に組
込まれている。更に枠体８６に設けられているプ
ラグインユニツト収容部中に、プラグインユニツ
トが挿入可能であり、これらプラグインユニツト
は差込接続体を介して導体板とコレクタを有し、
この導体板上には殊にバス系６が配置されてい
る。プラグインユニツト中には先ずはマルチプレ
クサ／デマルチプレクサに所属するプラグインユ
ニツト９０が、線路接続ユニツト４と共に差込ま
れまた、プラグインユニツト８９は線路接続ユニ
ツト５と共に、また、測定プラグインユニツトが
差込接続される。自由のプラグインユニツト収容
部中には夫々プラグインユニツト８９と関連して
バス拡大構成ユニツト８５が挿入され得る。
第１０図に示すように、各線路接続ユニツト５
への４つより多くのマルチプレクサ／デマルチプ
レクサの共働のためバス拡大構成ユニツト８５が
用いられる。この構成ユニツトはアドレス制御可
能なリード−ライトメモリの形でのDS3−送信装
置−拡大部８０と、同様にアドレス制御可能なリ
ード−ライトメモリの形のDS3−受信装置−拡大
部８２とを有していて、これにより、線路接続ユ
ニツト５の２つの伝送方向用のデータの記憶が行
なわれ得る。これらアドレス制御可能なリード−
ライトメモリ８０，８２の各々は各伝送方向用の
672のDS0チヤネル−データ値の記憶のために用
いられる。さらに、バス拡大構成ユニツト８３は
図示の線路接続ユニツト５により直接アドレス制
御可能である。バス拡大構成ユニツト８３はバス
マトリクス−制御装置８４を介して又は直接接続
路を用いて他のマルチプレクサ／デマルチプレク
サへバス系６を拡大する。線路８１，８３は接続
路の相補化のため使用され得る。このようにして
既述の系の容量を著しく拡大して、その特性を高
めることができる。詳述すればバス拡大構成ユニ
ツト８５はバス系６への端子７７と、線路接続ユ
ニツト５における送信装置７５及び受信装置７６
への端子７８と、制御作用をする線路接続ユニツ
ト７９の制御線路端子７９とを有する。
への４つより多くのマルチプレクサ／デマルチプ
レクサの共働のためバス拡大構成ユニツト８５が
用いられる。この構成ユニツトはアドレス制御可
能なリード−ライトメモリの形でのDS3−送信装
置−拡大部８０と、同様にアドレス制御可能なリ
ード−ライトメモリの形のDS3−受信装置−拡大
部８２とを有していて、これにより、線路接続ユ
ニツト５の２つの伝送方向用のデータの記憶が行
なわれ得る。これらアドレス制御可能なリード−
ライトメモリ８０，８２の各々は各伝送方向用の
672のDS0チヤネル−データ値の記憶のために用
いられる。さらに、バス拡大構成ユニツト８３は
図示の線路接続ユニツト５により直接アドレス制
御可能である。バス拡大構成ユニツト８３はバス
マトリクス−制御装置８４を介して又は直接接続
路を用いて他のマルチプレクサ／デマルチプレク
サへバス系６を拡大する。線路８１，８３は接続
路の相補化のため使用され得る。このようにして
既述の系の容量を著しく拡大して、その特性を高
めることができる。詳述すればバス拡大構成ユニ
ツト８５はバス系６への端子７７と、線路接続ユ
ニツト５における送信装置７５及び受信装置７６
への端子７８と、制御作用をする線路接続ユニツ
ト７９の制御線路端子７９とを有する。
第１１図には４つのバス拡大構成ユニツト８３
が示してあり、このユニツトにより、線路接続ユ
ニツト５を有する４つのプラグインユニツト８９
又は３つのプラグインユニツト８９及び予備プラ
グインユニツト８９が補充される。
が示してあり、このユニツトにより、線路接続ユ
ニツト５を有する４つのプラグインユニツト８９
又は３つのプラグインユニツト８９及び予備プラ
グインユニツト８９が補充される。
第１０図に示すように、−通常拡大されていな
いスーパーフレーム動作の際−送信バス−データ
線路７からのデータが、送信装置７６を介して
DS3送信部３３へ導かれ、受信されたDS3−デー
タは受信装置７６を介して受信バス−データ線路
８へ導かれる。送信装置７５ないし受信装置７６
は先に詳述したバス受取、データ記憶、計数等の
各機能の統合化ないし集約体である。
いスーパーフレーム動作の際−送信バス−データ
線路７からのデータが、送信装置７６を介して
DS3送信部３３へ導かれ、受信されたDS3−デー
タは受信装置７６を介して受信バス−データ線路
８へ導かれる。送信装置７５ないし受信装置７６
は先に詳述したバス受取、データ記憶、計数等の
各機能の統合化ないし集約体である。
４つより多くの線路接続ユニツト３に対する拡
大されたバス動作中、送信方向でデータが線路接
続ユニツト４から送信バス−データ線路７を介し
て、アドレス制御可能なリード−ライトメモリ６
０中に導かれる。これは通常の動作の際線路接続
ユニツト５中に導かれるのと類似のように行なわ
れる。その場合バス拡大−構成ユニツト８５に所
属の線路接続ユニツト５については言及しない、
それというのはデータの宛先は別のマルチプレク
サ／デマルチプレクサであるからである。バスマ
トリクス−制御装置８４はデータを上記装置に伝
送する。他のマルチプレクサ／デマルチプレクサ
からのデータが線路接続ユニツト５の１つの出力
側に向けられている場合にはそのデータはDS3−
送信−拡大部８０により直接接続路を介して送信
装置７３及びDS3−送信部３３へ導かれる。
大されたバス動作中、送信方向でデータが線路接
続ユニツト４から送信バス−データ線路７を介し
て、アドレス制御可能なリード−ライトメモリ６
０中に導かれる。これは通常の動作の際線路接続
ユニツト５中に導かれるのと類似のように行なわ
れる。その場合バス拡大−構成ユニツト８５に所
属の線路接続ユニツト５については言及しない、
それというのはデータの宛先は別のマルチプレク
サ／デマルチプレクサであるからである。バスマ
トリクス−制御装置８４はデータを上記装置に伝
送する。他のマルチプレクサ／デマルチプレクサ
からのデータが線路接続ユニツト５の１つの出力
側に向けられている場合にはそのデータはDS3−
送信−拡大部８０により直接接続路を介して送信
装置７３及びDS3−送信部３３へ導かれる。
拡大されたバス動作中DS3−受信部３４にて受
信されたデータ（これは通常受信装置７６によつ
て受信バス−データ線路８へ通過伝送される）は
今や、直接的接続路を介してDS3−受信装置−拡
大部８２へ、それにひきつづいてバスマトリクス
−制御装置８４へ伝送され得る。DS3−受信装置
−拡大部８２にて線路８３を介して受信されたデ
ータは受信バス−データ線路８へ出力される。線
路接続ユニツト４はそれらのデータと受信装置７
６からのデータとの区別をしない。
信されたデータ（これは通常受信装置７６によつ
て受信バス−データ線路８へ通過伝送される）は
今や、直接的接続路を介してDS3−受信装置−拡
大部８２へ、それにひきつづいてバスマトリクス
−制御装置８４へ伝送され得る。DS3−受信装置
−拡大部８２にて線路８３を介して受信されたデ
ータは受信バス−データ線路８へ出力される。線
路接続ユニツト４はそれらのデータと受信装置７
６からのデータとの区別をしない。
発明の効果
公知のマルチプレクサ／デマルチプレクサ装置
において変更の際の時間を要するとかその度ごと
の組込、組外し等の面倒の欠点を克服し、種々の
ハイアラーキ平面へのチヤネル分配を行ない得る
マルチプレクサ／デマルチプレクサ装置を実現で
きるという利点が得られる。
において変更の際の時間を要するとかその度ごと
の組込、組外し等の面倒の欠点を克服し、種々の
ハイアラーキ平面へのチヤネル分配を行ない得る
マルチプレクサ／デマルチプレクサ装置を実現で
きるという利点が得られる。
第１図は本発明のマルチプレクサ／デマルチプ
レクサを複数個有する装置構成のブロツク接続
図、第２図はスイツチフレームに所属するバス系
を詳細に示す第１図の装置構成の接続図、第３図
は４つのDS1−信号の多重化により４つまでの
DS3−信号を形成するための装置構成の接続図、
第４図は４つのDS1−信号の多重分離により４つ
までのDS3−信号を形成するための装置構成の接
続図、第５図は高、低ビツトレート用の線路接続
ユニツトをバス系へ接続するための構成を示す接
続詳細図、第６図は高ビツトレート用の線路接続
ユニツトの詳細接続図、第７図は第６図の線路接
続ユニツトの動作説明用ブロツク接続図、第８ａ
図、第８ｂ図は低ビツトレート用の線路接続ユニ
ツトの接続図、第９図はDS0−チヤネル分配の行
なわれる本発明のマルチプレクサ／デマルチプレ
クサ装置の構成図、第１０図は本発明のマルチプ
レクサ／デマルチプレクサを４つより多く合成接
続した装置構成の基本接続図、第１１図は本発明
のマルチプレクサ／デマルチプレクサを複数個収
容するための１つの装置機器枠を示す略線図であ
る。 １……複数のマルチプレクサ／デマルチプレク
サを有する装置構成、２……低ビツトレート用の
端子、２ａ……低ビツトレート用の入力端子、２
ｂ……低ビツトレート用の出力端子、３……高ビ
ツトレート用の端子、３ａ……高ビツトレート用
の入力端子、３ｂ……高ビツトレート用の出力端
子、４……低ビツトレート用の線路接続ユニツ
ト、５……高ビツトレート用の線路接続ユニツ
ト、６……バス系、７……送信バス−データ線
路、７ａ……送信バス−データ線路、７ｂ……送
信バス−データ線路、７ｃ……送信バス−データ
線路、７ｄ……送信バス−データ線路、８，８
ａ，８ｂ，８ｃ，８ｄ……受信バス−データ線
路、９，９ａ，９ｂ，９ｃ，９ｄ……送信バス−
アドレス線路、１０，１０ａ，１０ｂ，１０ｃ，
１０ｄ……受信バス−アドレス線路、１１……送
信バス線路＝７＋９、１２……受信バス線路＝８
＋10、１３……低ビツトレート用のインターフエ
ース、１４……デコーデイング及び監視回路、１
５ａ……バス接続装置、１５ｂ，１５ｃ，１５ｄ
……バス接続装置、１６ａ，１６ｂ……入力メモ
リ、１７……マルチプレクサ及びパラレル−シリ
アル変換器、１８……DS3−フレーム形成回路、
１９……高ビツトレート用のインターフエース、
２０……バス制御回路、２１……低ビツトレート
用のインターフエース、２２……位相弁別器及び
コード化器、２３ａ，２３ｂ，２３ｃ，２３ｄ…
…バス接続装置、２４ａ，２４ｂ……バスインタ
ーフエース及びバツフア回路、２５……シリアル
−パラレル変換器及びデマルチプレクサ、２６…
…高ビツトレート用のインターフエース、２７…
…DS3−同期化回路、２８……バス制御回路、２
９……バツフアメモリ、３０……アドレスデコー
ダ、３１……バツフアメモリ、３２……アドレス
デコーダ、３３……DS3−送信部、３４……DS3
−受信部、３５……コード変換器、３６……コー
ド変換器、３７ａ，３７ｂ……付加メモリ、３８
……入力メモリ、３９……カウンタの第１出力
40、４０……カウンタ、４１……カウンタの第２
出力40、４２……チヤネル対応づけメモリ
RAM、４３……出力メモリ、４４……カウン
タ、４５……チヤネル対応づけメモリRAM、４
６……DS3−フレーム同期化回路、４７……入力
切換段（ラツチ）、４８……出力切換段（ラツ
チ）、４９……デコーダ、５０……デマルチプレ
クサ、５１……シリアル−パラレル変換器、５２
……バツフアメモリ、５３……バツフアメモリ、
５４……バツフアメモリ空状態−指示Ｌ、５５…
…マルチプレクサ、５６……パラレル−シリアル
変換器、５７……バツフアメモリ、５８……バツ
フアメモリ、５９……アドレス制御可能なリード
−ライトメモリRAM、６０……アドレス制御可
能なリード−ライトメモリRAM、６１……デー
タバスインターフエース又はデータバスドライ
バ、６２……データバス受信装置、６３……アド
レスバス受信装置、６４……アドレスバス受信装
置、６５……DS1−デマルチプレクサ及びシリア
ル−パラレル変換器＝50＋51、６６……DS1−マ
ルチプレクサ及びパラレル−シリアル変換器＝55
＋56、６７……ロジツク回路、６８……DS0−ス
イツチフレーム、６９……バス受信装置、７０…
…バスドライバ、７１……バスドライバ、７２…
…バスドライバ、７３……アドレス制御可能なリ
ード−ライトメモリRAM、７４……アドレス制
御可能なリード−ライトメモリRAM、７５……
送信装置、７６……受信装置、７７……バス系６
への端子、７８……送信装置７６及び受信装置７
７への端子、７９……制御端子、８０……DS3−
送信装置−拡大部RAM、８１……導体、８２…
…DS3−受信装置−拡大部RAM、８３……導体、
８４……バスマトリクス−制御装置、８５……バ
ス拡大−構成ユニツト、８６……機器装置枠、８
７……現用動作電流給電源、８８……予備電流給
電源、８９……高ビツトレート用のプラグインユ
ニツト、９０……低ビツトレート用プラグインユ
ニツト、９１……測定プラグインユニツト、９２
……低ビツトレート用の保護リレー。
レクサを複数個有する装置構成のブロツク接続
図、第２図はスイツチフレームに所属するバス系
を詳細に示す第１図の装置構成の接続図、第３図
は４つのDS1−信号の多重化により４つまでの
DS3−信号を形成するための装置構成の接続図、
第４図は４つのDS1−信号の多重分離により４つ
までのDS3−信号を形成するための装置構成の接
続図、第５図は高、低ビツトレート用の線路接続
ユニツトをバス系へ接続するための構成を示す接
続詳細図、第６図は高ビツトレート用の線路接続
ユニツトの詳細接続図、第７図は第６図の線路接
続ユニツトの動作説明用ブロツク接続図、第８ａ
図、第８ｂ図は低ビツトレート用の線路接続ユニ
ツトの接続図、第９図はDS0−チヤネル分配の行
なわれる本発明のマルチプレクサ／デマルチプレ
クサ装置の構成図、第１０図は本発明のマルチプ
レクサ／デマルチプレクサを４つより多く合成接
続した装置構成の基本接続図、第１１図は本発明
のマルチプレクサ／デマルチプレクサを複数個収
容するための１つの装置機器枠を示す略線図であ
る。 １……複数のマルチプレクサ／デマルチプレク
サを有する装置構成、２……低ビツトレート用の
端子、２ａ……低ビツトレート用の入力端子、２
ｂ……低ビツトレート用の出力端子、３……高ビ
ツトレート用の端子、３ａ……高ビツトレート用
の入力端子、３ｂ……高ビツトレート用の出力端
子、４……低ビツトレート用の線路接続ユニツ
ト、５……高ビツトレート用の線路接続ユニツ
ト、６……バス系、７……送信バス−データ線
路、７ａ……送信バス−データ線路、７ｂ……送
信バス−データ線路、７ｃ……送信バス−データ
線路、７ｄ……送信バス−データ線路、８，８
ａ，８ｂ，８ｃ，８ｄ……受信バス−データ線
路、９，９ａ，９ｂ，９ｃ，９ｄ……送信バス−
アドレス線路、１０，１０ａ，１０ｂ，１０ｃ，
１０ｄ……受信バス−アドレス線路、１１……送
信バス線路＝７＋９、１２……受信バス線路＝８
＋10、１３……低ビツトレート用のインターフエ
ース、１４……デコーデイング及び監視回路、１
５ａ……バス接続装置、１５ｂ，１５ｃ，１５ｄ
……バス接続装置、１６ａ，１６ｂ……入力メモ
リ、１７……マルチプレクサ及びパラレル−シリ
アル変換器、１８……DS3−フレーム形成回路、
１９……高ビツトレート用のインターフエース、
２０……バス制御回路、２１……低ビツトレート
用のインターフエース、２２……位相弁別器及び
コード化器、２３ａ，２３ｂ，２３ｃ，２３ｄ…
…バス接続装置、２４ａ，２４ｂ……バスインタ
ーフエース及びバツフア回路、２５……シリアル
−パラレル変換器及びデマルチプレクサ、２６…
…高ビツトレート用のインターフエース、２７…
…DS3−同期化回路、２８……バス制御回路、２
９……バツフアメモリ、３０……アドレスデコー
ダ、３１……バツフアメモリ、３２……アドレス
デコーダ、３３……DS3−送信部、３４……DS3
−受信部、３５……コード変換器、３６……コー
ド変換器、３７ａ，３７ｂ……付加メモリ、３８
……入力メモリ、３９……カウンタの第１出力
40、４０……カウンタ、４１……カウンタの第２
出力40、４２……チヤネル対応づけメモリ
RAM、４３……出力メモリ、４４……カウン
タ、４５……チヤネル対応づけメモリRAM、４
６……DS3−フレーム同期化回路、４７……入力
切換段（ラツチ）、４８……出力切換段（ラツ
チ）、４９……デコーダ、５０……デマルチプレ
クサ、５１……シリアル−パラレル変換器、５２
……バツフアメモリ、５３……バツフアメモリ、
５４……バツフアメモリ空状態−指示Ｌ、５５…
…マルチプレクサ、５６……パラレル−シリアル
変換器、５７……バツフアメモリ、５８……バツ
フアメモリ、５９……アドレス制御可能なリード
−ライトメモリRAM、６０……アドレス制御可
能なリード−ライトメモリRAM、６１……デー
タバスインターフエース又はデータバスドライ
バ、６２……データバス受信装置、６３……アド
レスバス受信装置、６４……アドレスバス受信装
置、６５……DS1−デマルチプレクサ及びシリア
ル−パラレル変換器＝50＋51、６６……DS1−マ
ルチプレクサ及びパラレル−シリアル変換器＝55
＋56、６７……ロジツク回路、６８……DS0−ス
イツチフレーム、６９……バス受信装置、７０…
…バスドライバ、７１……バスドライバ、７２…
…バスドライバ、７３……アドレス制御可能なリ
ード−ライトメモリRAM、７４……アドレス制
御可能なリード−ライトメモリRAM、７５……
送信装置、７６……受信装置、７７……バス系６
への端子、７８……送信装置７６及び受信装置７
７への端子、７９……制御端子、８０……DS3−
送信装置−拡大部RAM、８１……導体、８２…
…DS3−受信装置−拡大部RAM、８３……導体、
８４……バスマトリクス−制御装置、８５……バ
ス拡大−構成ユニツト、８６……機器装置枠、８
７……現用動作電流給電源、８８……予備電流給
電源、８９……高ビツトレート用のプラグインユ
ニツト、９０……低ビツトレート用プラグインユ
ニツト、９１……測定プラグインユニツト、９２
……低ビツトレート用の保護リレー。
Claims (1)
- 【特許請求の範囲】 １ 所定のビツトレートを有する複数個の伝送線
路を介して受信された複数個のPCMチヤネルを、
同じビツトレートまたは異なるビツトレートを有
する選択された伝送線路に経路設定（選択）する
ための装置として構成されたマルチプレクサ／デ
マルチプレクサ装置において、 該装置は、 (a) 個々の低速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第１端
子と、 (b) 個々の低速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第２端
子と、 (c) 個々の高速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第３端
子と、 (d) 個々の高速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第４端
子と、さらに、 (e) バス相互接続装置とが設けられており、該バ
ス相互接続装置は、 (1) 複数個の送信バスデータ線路と、 (2) 複数個の送信バスアドレス線路と、 (3) 複数個の受信バスデータ線路と、 (4) 複数個の受信バスアドレス線路とを有して
おり、この場合、前記バス線路はそれぞれ、
PCMサンプルおよび宛先アドレスを並列伝
送するための複数線路束にグループ分けされ
ており、 (f) さらに前記経路設定（選択）するための装置
は複数個の低速モジユールを有しており、 各低速モジユールは、前記複数個の第１端子
を前記送信バスデータ線路束の各々と結合（ス
イツチング接続）し、かつ前記複数個の第２端
子を各前記受信バスデータ線路束の各々と結合
し、さらに各低速モジユールは、前記送信バス
アドレス線路束の各々と、前記受信バスアドレ
ス線路束の各々とに接続されており、 (g) さらに前記経路設定するための装置は複数個
の高速モジユールを有しており、 各高速モジユールは、１つの第３端子を前記
受信バスデータ線路束のうちの別個の１つと結
合し、かつ１つの第４端子を前記送信バスデー
タ線路束の別個の１つと結合し、 さらに各高速モジユールは、前記送信バスア
ドレス線路の別個の１つの束と、ならびに前記
受信バスアドレス線路の別個の１つの束とも接
続されており、 さらにこの場合、各PCMハイウエイ上の各
PCMチヤネルはただ１つのアドレスと対応づけ
られており、 さらに各モジユールは、前記バスアドレス線路
からのアドレスを供給しかつ受信する手段を有し
ており、これにより１つのPCMサンプルが１つ
のデータバスに加えられるときは常に、宛先アド
レスをアドレスバスへ供給するようにし、 さらにこの場合、第１端子または第３端子にお
ける１つのPCMチヤネルにて受信された各PCM
サンプルは、第２端子または第４端子にて送出伝
送するために他のいずれかのPCMチヤネルへ経
路設定されるようにしたことを特徴とするマルチ
プレクサ／デマルチプレクサ装置。 ２ 所定のビツトレートを有する複数個の伝送線
路を介して受信された複数個のPCMチヤネルを、
同じビツトレートまたは異なるビツトレートを有
する選択された伝送線路に経路設定（選択）する
ための装置として構成されたマルチプレクサ／デ
マルチプレクサ装置において、 該装置は、 (a) 個々の低速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第１端
子と、 (b) 個々の低速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第２端
子と、 (c) 個々の高速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第３端
子と、 (d) 個々の高速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第４端
子と、さらに、 (e) バス相互接続装置とが設けられており、該バ
ス相互接続装置は、 (1) 複数個の送信バスデータ線路と、 (2) 複数個の送信バスアドレス線路と、 (3) 複数個の受信バスデータ線路と、 (4) 複数個の受信バスアドレス線路とを有して
おり、この場合、前記バス線路はそれぞれ、
PCMサンプルおよび宛先アドレスを並列伝
送するための複数線路束にグループ分けされ
ており、 (f) さらに前記経路設定（選択）するための装置
は複数個の低速モジユールを有しており、 各低速モジユールは、前記複数個の第１端子
を前記送信バスデータ線路束の各々と結合（ス
イツチング接続）し、かつ前記複数個の第２端
子を各前記受信バスデータ線路束の各々と結合
し、さらに各低速モジユールは、前記送信バス
アドレス線路束の各々と、前記受信バスアドレ
ス線路束の各々とに接続されており、 (g) さらに前記経路設定するための装置は複数個
の高速モジユールを有しており、 各高速モジユールは、１つの第３端子を前記
受信バスデータ線路束のうちの別個の１つと結
合し、かつ１つの第４端子を前記送信バスデー
タ線路束の別個の１つと結合し、 さらに各高速モジユールは、前記送信バスア
ドレス線路の別個の１つの束と、ならびに前記
受信バスアドレス線路の別個の１つの束とも接
続されており、 さらにこの場合、各PCMハイウエイ上の各
PCMチヤネルはただ１つのアドレスと対応づけ
られており、 さらに各モジユールは、前記バスアドレス線路
からのアドレスを供給しかつ受信する手段を有し
ており、これにより１つのPCMサンプルが１つ
のデータバスに加えられるときは常に、宛先アド
レスをアドレスバスへ供給するようにし、 さらにこの場合、第１端子または第３端子にお
ける１つのPCMチヤネルにて受信された各PCM
サンプルは、第２端子または第４端子にて送出伝
送するために他のいずれかのPCMチヤネルへ経
路設定されるようにし、 前記バス相互接続装置は、個々の伝送群に多重
化されパルス符号変調された複数個の通信チヤネ
ルを経路設定するように構成されており、 上記バス相互接続装置は、少なくとも毎秒約
1.544Mbitのビツトレートで動作する少なくとも
１つの比較的低速な伝送群と、毎秒1.544Mbitで
ある前記ビツトレートよりも高いビツトレートで
動作する比較的高速な伝送群とを有しており、こ
の場合、前記高速ビツトレートは前記低ビツトレ
ートの倍数ではなく、かつ互いに非同期であり、 さらに前記バス相互接続装置には、 各伝送群によるバス系へのアクセス手段のため
の複数個のポートを有するデータバスが設けられ
ており、前記アクセス手段によつて、並列データ
形式のデータがデータバスへ送信されかつ該デー
タバスから受信されるようにし、さらに少なくと
も１つの比較的高速な伝送群に対応づけられたラ
ンダムアクセスメモリ内の個々の記憶場所に、前
記データバスへまたは前記データバスにより供給
されるデータを一時記憶するために、ただ１つの
記憶場合と関連づけられたデータを送信または受
信するアドレスバスが設けられており、この場
合、前記ランダムアクセスメモリは、前記比較的
低速な群の８ビツトのサンプルをランダムアクセ
スメモリのインプツトレジスタ内に記憶するよう
に構成されており、 さらに前記バス相互接続装置は、 前記比較的低速な伝送群の８ビツトのサンプル
を前記比較的高速な伝送群のうちの少なくとも１
つに多重化するための手段と、前記多重化された
高速伝送群を送出伝送のための伝送線路と結合す
るための手段とを有することを特徴とする、 マルチプレクサ／デマルチプレクサ装置。 ３ 各伝送群には、個々の伝送群のシリアル伝送
ビツト流出力を、高速バス系のアクセスならびに
伝送のためにパラレル形式に変換するためのシリ
アル−パラレル変換器が設けられている、特許請
求の範囲第２項記載のマルチプレクサ／デマルチ
プレクサ装置。 ４ 高速伝送群に設けられた前記シリアル−パラ
レル変換器は、データバスへのデータ供給を同期
化するクロツク発生器によりクロツク制御される
データバス制御手段により制御されて、データバ
スインターフエース手段を介してパラレルデータ
流をデータバスへ供給するようにした、特許請求
の範囲第３項記載のマルチプレクサ／デマルチプ
レクサ装置。 ５ 各伝送群には、送出伝送のためにバス系から
アクセスされたパラレルデータ出力をシリアルデ
ータ流へ変換するパラレル−シリアル変換器が設
けられている、特許請求の範囲第２項記載のマル
チプレクサ／デマルチプレクサ装置。 ６ 入力レジスタが前記パラレル−シリアル変換
器とバス系との間に接続されている、特許請求の
範囲第５項記載のマルチプレクサ／デマルチプレ
クサ装置。 ７ 前記データバスは、４つの伝送バスデータ線
路と４つの受信バスデータ線路とを有しており、
この場合、１つの伝送バスデータ線路と１つの受
信バスデータ線路は、４つの高速DS3伝送群の
各々のために用いられる、特許請求の範囲第２項
記載のマルチプレクサ／デマルチプレクサ装置。 ８ 前記データバスは、パラレルデータ形式のア
ナログ信号またはデイジタル信号の８ビツトのサ
ンプルを経路設定するための８つの線路を有す
る、特許請求の範囲第７項記載のマルチプレク
サ／デマルチプレクサ装置。 ９ バス系とのインターフエースをなす伝送群の
送信回路および受信回路は、HCMOSロジツクを
有しており、さらにバス系の動作をクロツク制御
するクロツク周波数は約6MHzである、特許請求
の範囲第２項記載のマルチプレクサ／デマルチプ
レクサ装置。 １０ 前記アドレスバスは、送信バスアドレス線
路と受信バスアドレス線路とを有する、特許請求
の範囲第２項記載のマルチプレクサ／デマルチプ
レクサ装置。 １１ 各バスアドレス線路は、ランダムアクセス
メモリの８ビツトのアドレスを経路設定するため
の８つの線路を有する、特許請求の範囲第１０項
記載のマルチプレクサ／デマルチプレクサ装置。 １２ 所定のビツトレートを有する複数個の伝送
線路を介して受信された複数個のPCMチヤネル
を、同じビツトレートまたは異なるビツトレート
を有する選択された伝送線路に経路設定（選択）
するための装置として構成されたマルチプレク
サ／デマルチプレクサ装置において、 該装置は、 (a) 個々の低速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第１端
子と、 (b) 個々の低速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第２端
子と、 (c) 個々の高速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第３端
子と、 (d) 個々の高速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第４端
子と、さらに、 (e) バス相互接続装置とが設けられており、該バ
ス相互接続装置は、 (1) 複数個の送信バスデータ線路と、 (2) 複数個の送信バスアドレス線路と、 (3) 複数個の受信バスデータ線路と、 (4) 複数個の受信バスアドレス線路とを有して
おり、この場合、前記バス線路はそれぞれ、
PCMサンプルおよび宛先アドレスを並列伝
送するための複数線路束にグループ分けされ
ており、 (f) さらに前記経路設定（選択）するための装置
は複数個の低速モジユールを有しており、 各低速モジユールは、前記複数個の第１端子
を前記送信バスデータ線路束の各々と結合（ス
イツチング接続）し、かつ前記複数個の第２端
子を各前記受信バスデータ線路束の各々と結合
し、さらに各低速モジユールは、前記送信バス
アドレス線路束の各々と、前記受信バスアドレ
ス線路束の各々とに接続されており、 (g) さらに前記経路設定するための装置は複数個
の高速モジユールを有しており、 各高速モジユールは、１つの第３端子を前記
受信バスデータ線路束のうちの別個の１つと結
合し、かつ１つの第４端子を前記送信バスデー
タ線路束の別個の１つと結合し、 さらに各高速モジユールは、前記送信バスア
ドレス線路の別個の１つの束と、ならびに前記
受信バスアドレス線路の別個の１つの束とも接
続されており、 さらにこの場合、各PCMハイウエイ上の各
PCMチヤネルはただ１つのアドレスと対応づけ
られており、 さらに各モジユールは、前記バスアドレス線路
からのアドレスを供給しかつ受信する手段を有し
ており、これにより１つのPCMサンプルが１つ
のデータバスに加えられるときは常に、宛先アド
レスをアドレスバスへ供給するようにし、 さらにこの場合、第１端子または第３端子にお
ける１つのPCMチヤネルにて受信された各PCM
サンプルは、第２端子または第４端子にて送出伝
送するために他のいずれかのPCMチヤネルへ経
路設定されるようにし、 さらに前記バス相互接続装置は、少なくとも毎
秒約1.544Mbitのビツトレートで動作するパルス
符号変調された複数個の低速チヤネルまたは低速
チヤネル群と、毎秒1.544Mbitの前記ビツトレー
トよりも高速で動作するパルス符号変調された複
数個の高速チヤネル群との間で異なる伝送レート
の複数個の信号を相互接続するように構成されて
おり、 前記高ビツトレートは前記低ビツトレートの倍
数ではなくかつ前記高速チヤネル群と低速チヤネ
ル群は互いに非同期であり、 さらに当該装置には、 パルス符号変調されたデータを伝送および受信
するバス線路と、伝送および受信アドレスバス線
路とを同数有するバス系が設けられており、この
場合、前記伝送および受信アドレスバス線路は、
パルス符号変調された個々のチヤネルの１つの特
有のアドレスを経路設定のため選定（選択）する
ものであり、 さらに前記の非同期的関係を有する相異なるレ
ートの信号間で内部同期化を行なうバイトスタツ
フイング手段が設けられており、この場合、前記
パルス符号変調された複数個のチヤネルのうちの
１つにて受信されたパルス符号変調された各サン
プルは、送出伝送のためにバス系を介してパルス
符号変調された他のいずれかのチヤネルに経路設
定され、 さらにパルス符号変調された所定の低速チヤネ
ル群を、送出伝送のためにパルス符号変調された
所定の高速チヤネル群に多重化するための多重化
手段が設けられていること特徴とする、 マルチプレクサ／デマルチプレクサ装置。 １３ 所定のビツトレートを有する複数個の伝送
線路を介して受信された複数個のPCMチヤネル
を、同じビツトレートまたは異なるビツトレート
を有する選択された伝送線路に経路設定（選択）
するための装置として構成されたマルチプレク
サ／デマルチプレクサ装置において、 該装置は、 (a) 個々の低速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第１端
子と、 (b) 個々の低速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第２端
子と、 (c) 個々の高速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第３端
子と、 (d) 個々の高速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第４端
子と、さらに、 (e) バス相互接続装置とが設けられており、該バ
ス相互接続装置は、 (1) 複数個の送信バスデータ線路と、 (2) 複数個の送信バスアドレス線路と、 (3) 複数個の受信バスデータ線路と、 (4) 複数個の受信バスアドレス線路とを有して
おり、この場合、前記バス線路はそれぞれ、
PCMサンプルおよび宛先アドレスを並列伝
送するための複数線路束にグループ分けされ
ており、 (f) さらに前記経路設定（選択）するための装置
は複数個の低速モジユールを有しており、 各低速モジユールは、前記複数個の第１端子
を前記送信バスデータ線路束の各々と結合（ス
イツチング接続）し、かつ前記複数個の第２端
子を各前記受信バスデータ線路束の各々と結合
し、さらに各低速モジユールは、前記送信バス
アドレス線路束の各々と、前記受信バスアドレ
ス線路束の各々とに接続されており、 (g) さらに前記経路設定するための装置は複数個
の高速モジユールを有しており、 各高速モジユールは、１つの第３端子を前記
受信バスデータ線路束のうちの別個の１つと結
合し、かつ１つの第４端子を前記送信バスデー
タ線路束の別個の１つと結合し、 さらに各高速モジユールは、前記送信バスア
ドレス線路の別個の１つの束と、ならびに前記
受信バスアドレス線路の別個の１つの束とも接
続されており、 さらにこの場合、各PCMハイウエイ上の各
PCMチヤネルはただ１つのアドレスと対応づけ
られており、 さらに各モジユールは、前記バスアドレス線路
からのアドレスを供給しかつ受信する手段を有し
ており、これにより１つのPCMサンプルが１つ
のデータバスに加えられるときは常に、宛先アド
レスをアドレスバスへ供給するようにし、 さらにこの場合、第１端子または第３端子にお
ける１つのPCMチヤネルにて受信された各PCM
サンプルは、第２端子または第４端子にて送出伝
送するために他のいずれかのPCMチヤネルへ経
路設定されるようにし、 さらに前記バス相互接続装置は、少なくとも毎
秒約1.544Mbitのビツトレートで動作する、パル
ス符号変調された複数個の低速チヤネルまたは低
速チヤネル群と、毎秒1.544Mbitの前記ビツトレ
ートよりも著しく高速で動作する、パルス符号変
調された高速チヤネル群とをクロスコネクト（相
互接続）するように構成されており、前記高速チ
ヤネルおよび低速チヤネルは互いに非同期であ
り、 さらに上記クロスコネクトを行なう装置には、 パルス符号変調されたデータを伝送および受信
するバス線路と、伝送および受信バス線路とを同
数有するバス系が設けられており、前記伝送およ
び受信アドレスバス線路は、１つの低速チヤネル
群におけるパルス符号変調された個々のチヤネル
の１つの特有のアドレスを経路設定するためのも
のであり、 前記複数個の低速チヤネル群のうちの１つのチ
ヤネル群におけるパルス符号変調された複数個の
チヤネルの１つにて受信された、パルス符号変調
された各サンプルは、送出伝送のために前記バス
系を介して、他の低速チヤネル群のパルス符号変
調された１つの所定のチヤネルへ経路設定される
か、あるいは１つの高速チヤネル群へ多重化され
るように構成されており、 さらに送出伝送のために、パルス符号変調され
た所定の低速チヤネルを、１つの所定の高速チヤ
ネル群へ多重化するための少なくとも１つの多重
化手段が設けられており、上記多重化は、前記高
速チヤネル群のビツトレートと前記低速チヤネル
群のビツトレートは、両方とも互いに倍数および
非倍数であり、かつ内部的に同期化されるように
行われることを特徴とする、 マルチプレクサ／デマルチプレクサ装置。 １４ 所定のビツトレートを有する複数個の伝送
線路を介して受信された複数個のPCMチヤネル
を、同じビツトレートまたは異なるビツトレート
を有する選択された伝送線路に経路設定（選択）
するための装置として構成されたマルチプレク
サ／デマルチプレクサ装置において、 該装置は、 (a) 個々の低速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第１端
子と、 (b) 個々の低速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第２端
子と、 (c) 個々の高速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第３端
子と、 (d) 個々の高速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第４端
子と、さらに、 (e) バス相互接続装置とが設けられており、該バ
ス相互接続装置は、 (1) 複数個の送信バスデータ線路と、 (2) 複数個の送信バスアドレス線路と、 (3) 複数個の受信バスデータ線路と、 (4) 複数個の受信バスアドレス線路とを有して
おり、この場合、前記バス線路はそれぞれ、
PCMサンプルおよび宛先アドレスを並列伝
送するための複数線路束にグループ分けされ
ており、 (f) さらに前記経路設定（選択）するための装置
は複数個の低速モジユールを有しており、 各低速モジユールは、前記複数個の第１端子
を前記送信バスデータ線路束の各々と結合（ス
イツチング接続）し、かつ前記複数個の第２端
子を各前記受信バスデータ線路束の各々と結合
し、さらに各低速モジユールは、前記送信バス
アドレス線路束の各々と、前記受信バスアドレ
ス線路束の各々とに接続されており、 (g) さらに前記経路設定するための装置は複数個
の高速モジユールを有しており、 各高速モジユールは、１つの第３端子を前記
受信バスデータ線路束のうちの別個の１つと結
合し、かつ１つの第４端子を前記送信バスデー
タ線路束の別個の１つと結合し、 さらに各高速モジユールは、前記送信バスア
ドレス線路の別個の１つの束と、ならびに前記
受信バスアドレス線路の別個の１つの束とも接
続されており、 さらにこの場合、各PCMハイウエイ上の各
PCMチヤネルはただ１つのアドレスと対応づけ
られており、 さらに各モジユールは、前記バスアドレス線路
からのアドレスを供給しかつ受信する手段を有し
ており、これにより１つのPCMサンプルが１つ
のデータバスに加えられるときは常に、宛先アド
レスをアドレスバスへ供給するようにし、 さらにこの場合、第１端子または第３端子にお
ける１つのPCMチヤネルにて受信された各PCM
サンプルは、第２端子または第４端子にて送出伝
送するために他のいずれかのPCMチヤネルへ経
路設定されるようにし、 さらに前記バス相互接続装置は、少なくとも毎秒
約1.544Mbitのビツトレートで動作するパルス符
号変調された複数個の低速チヤネルまたは低速チ
ヤネル群と、毎秒1.544Mbitの前記ビツトレート
よりも高速で動作するパルス符号変調された複数
個の高速チヤネル群と間で異なる伝送レートの複
数個の信号を相互接続するように構成されてお
り、前記高ビツトレートは前記低ビツトレートの
倍数ではなく、かつ前記高速チヤネル群と低速チ
ヤネル群は互いに非同期であり、 さらに前記バス相互接続装置には、 低ビツトレートの入来、送出、デイジタル信号
（DS0，DS1，DS2，DS3）用の低速デイジタル
キヤリヤ線路を低速または高速デイジタルキヤリ
ヤ線路へ相互接続する相互接続（クロスコネク
ト）装置をインターフエーシングするように構成
された低速デイジタルキヤリヤ線路のターミナル
モジユールが設けられており、この場合、前記高
速デイジタルキヤリヤ線路は互いに非同期である
データレートを有する、低速デイジタルキヤリヤ
線路のターミナルモジユールを有しており、 さらにランダムアクセスメモリ（RAM）にロ
ードするために、相互接続装置への伝送方向にシ
リアル−パラレル変換器が設けられており、この
場合、前記相互接続装置はバス系であつて、該バ
ス系を介して、バス系パルス符号で変調されたキ
ヤリヤDSOチヤネルのデータが並列に送信され、 さらに上記ランダムアクセスメモリは当該の相
互接続装置を介しての並列デイジタル伝送の前
に、パルス符号変調された複数個のDSOチヤネ
ルに相応するデータをエラステイツクに一時記憶
するように構成されており、該ランダムアクセス
メモリは、前期パルス符号変調された複数個の
DOSチヤネルに相応するデータを、他のデイジ
タルキヤリヤ線路−ターミナルモジユールにより
送信されるデータとともに、相互接続装置を介し
ての上記並列データ送信前に伝送されるものであ
り、 前記パルス符号変調された複数個のDSOチヤ
ネルに相応するデータは、他のデイジタルキヤリ
ヤ線路のターミナルモジユールにより送信される
データとともに、相互接続装置を介しての並列デ
ータ送信よりも前に送信されるものであり、 さらに前記ランダムアクセスメモリの容量は、
低速デイジタルキヤリヤ線路のターミナルモジユ
ールにより送信されるパルス符号変調されたキヤ
リヤDSOチヤネルの数によつて決定されており、 さらにランダムアクセスメモリをアドレス指定
するためのアドレスバス受信装置が設けられてお
り、該アドレスバス受信装置は、相互接続装置を
介しての、パルスコード変調された複数個の
DSOチヤネルの並列データ送信を開始させ、 さらに相互接続装置からの受信方向にパラレル
−シリアル変換器が設けられており、該パラレル
−シリアル変換器は、パルス符号変調されたキヤ
リヤDSOチヤネルデータをランダムアクセスメ
モリから取り出して、割り当てられた１つの（所
定の）デイジタルキヤリヤ線路を介して送信する
ために、マルチプレクサへシリアルデータ流を供
給するように構成されていることを特徴とする、 マルチプレクサ／デマルチプレクサ装置。 １５ 相互接続装置からの受信方向にフレームロ
ジツク手段が設けられており、該フレームロジツ
ク手段は、１つの低速キヤリヤ線路を介して送出
伝送するために、データ流へ通報ビツトを挿入す
るようにした特許請求の範囲第１４項記載のマル
チプレクサ／デマルチプレクサ装置。 １６ 所定のビツトレートを有する複数個の伝送
線路を介して受信された複数個のPCMチヤネル
を、同じビツトレートまたは異なるビツトレート
を有する選択された伝送線路に経路設定（選択）
するための装置として構成されたマルチプレク
サ／デマルチプレクサ装置において、 該装置は、 (a) 個々の低速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第１端
子と、 (b) 個々の低速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第２端
子と、 (c) 個々の高速デユプレクスPCMハイウエイの
入来伝送線路と接続するための複数個の第３端
子と、 (d) 個々の高速デユプレクスPCMハイウエイの
送出伝送線路と接続するための複数個の第４端
子と、さらに、 (e) バス相互接続装置とが設けられており、該バ
ス相互接続装置は、 (1) 複数個の送信バスデータ線路と、 (2) 複数個の送信バスアドレス線路と、 (3) 複数個の受信バスデータ線路と、 (4) 複数個の受信バスアドレス線路とを有して
おり、この場合、前記バス線路はそれぞれ、
PCMサンプルおよび宛先アドレスを並列伝
送するための複数線路束にグループ分けされ
ており、 (f) さらに前記経路設定（選択）するための装置
は複数個の低速モジユールを有しており、 各低速モジユールは、前記複数個の第１端子
を前記送信バスデータ線路束の各々と結合（ス
イツチング接続）し、かつ前記複数個の第２端
子を各前記受信バスデータ線路束の各々と結合
し、さらに各低速モジユールは、前記送信バス
アドレス線路束の各々と、前記受信バスアドレ
ス線路束の各々とに接続されており、 (g) さらに前記経路設定するための装置は複数個
の高速モジユールを有しており、 各高速モジユールは、１つの第３端子を前記
受信バスデータ線路束のうちの別個の１つと結
合し、かつ１つの第４端子を前記送信バスデー
タ線路束の別個の１つと結合し、 さらに各高速モジユールは、前記送信バスア
ドレス線路の別個の１つの束と、ならびに前記
受信バスアドレス線路の別個の１つの束とも接
続されており、 さらにこの場合、各PCMハイウエイ上の各
PCMチヤネルはただ１つのアドレスと対応づけ
られており、 さらに各モジユールは、前記バスアドレス線路
からのアドレスを供給しかつ受信する手段を有し
ており、これにより１つのPCMサンプルが１つ
のデータバスに加えられるときは常に、宛先アド
レスをアドレスバスへ供給するようにし、 さらにこの場合、第１端子または第３端子にお
ける１つのPCMチヤネルにて受信された各PCM
サンプルは、第２端子または第４端子にて送出伝
送するために他のいずれかのPCMチヤネルへ経
路設定されるようにし、 さらに、複数個のDS1デイジタルキヤリヤ線路
の終端をなす低速デイジタルキヤリヤ線路のター
ミナルモジユールが設けられており、 該ターミナルモジユールには、 相互接続される送信データバス線路とのパラレ
ルデータ・インターフエースをなす送信バスイン
ターフエース回路と、相互接続される受信データ
バス線路とのパラレルデータインターフエースを
なす受信バスインターフエース回路とが設けられ
ており、 前記送信バスインターフエース回路と受信バス
インターフエース回路はそれぞれ、データを一時
記憶するためのランダムアクセスメモリを有して
おり、各ランダムアクセスメモリはアドレスバス
受信装置によつてアドレス指定され、 さらに前記ランダムアクセスメモリはそれぞ
れ、少なくとも１つのDS3デイジタルキヤリヤ線
路の終端をなす高速デイジタルキヤリヤ線路のタ
ーミナルモジユールにより、アドレスバスを介し
てアドレスバス受信装置へ送信されるアドレス信
号に応答し、 さらにデマルチプレクサとシリアル−パラレル
変換器とが設けられており、 前記シリアル−パラレル変換器は、DS1デイジ
タルキヤリヤ線路からのデータをランダムアクセ
スメモリにロードするようにし、そのため前記メ
モリの個々のアドレスは、個々のタイムスロツト
にて終端するDSOチヤネルの少なくとも１つの
データサンプルを有しており、この場合、前記高
速デイジタルキヤリヤ線路のターミナルは、前記
DS3線路とは非同期である前記DS1線路からのデ
ータを結合するための手段を有しており、その
際、前記DS3データは、多重化されていないDS1
データを含むようにしたことを特徴とする、 マルチプレクサ／デマルチプレクサ装置。 １７ 前記受信バスインターフエース回路は、マ
ルチプレクサとパラレル−シリアル変換器とを有
しており、該パラレル−シリアル変換器は、ラン
ダムアクセスメモリのデータをアクセスし、さら
に、高速デイジタルキヤリヤ線路のターミナルモ
ジユールのアドレス通報により決定される１つの
DS1デイジタルキヤリヤ線路の所定のDS0チヤネ
ルを介して送信するために、データのフオーマツ
トを整えるようにした、特許請求の範囲第１６項
記載のマルチプレクサ／デマルチプレクサ装置。
Applications Claiming Priority (3)
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| Publication Number | Publication Date |
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| JPS61191133A JPS61191133A (ja) | 1986-08-25 |
| JPH0435091B2 true JPH0435091B2 (ja) | 1992-06-10 |
Family
ID=24745921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285925A Granted JPS61191133A (ja) | 1984-12-20 | 1985-12-20 | マルチプレクサ／デマルチプレクサ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4685101A (ja) |
| JP (1) | JPS61191133A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815074A (en) * | 1986-08-01 | 1989-03-21 | General Datacomm, Inc. | High speed bit interleaved time division multiplexer for multinode communication systems |
| US4933955A (en) * | 1988-02-26 | 1990-06-12 | Silicon General, Inc. | Timing generator |
| JPH0773394B2 (ja) * | 1988-03-09 | 1995-08-02 | 富士通株式会社 | 異種通信網の一元的通信網への統合方法 |
| US5212475A (en) * | 1988-05-18 | 1993-05-18 | Siemens Aktiengesellschaft | Method for generating an alarm inhibit signal |
| GB8814584D0 (en) * | 1988-06-20 | 1988-07-27 | Plessey Telecomm | Pcm communication system |
| JPH0691507B2 (ja) * | 1988-08-05 | 1994-11-14 | 三菱電機株式会社 | 多重化装置 |
| US5033064A (en) * | 1988-12-09 | 1991-07-16 | Transwitch Corporation | Clock dejitter circuit for regenerating DS1 signal |
| EP0395780A1 (de) * | 1989-05-03 | 1990-11-07 | Siemens Aktiengesellschaft | Flexibler Multiplexer |
| US5425022A (en) * | 1989-06-16 | 1995-06-13 | British Telecommunications Public Limited Company | Data switching nodes |
| US5297180A (en) * | 1989-11-17 | 1994-03-22 | Transwitch Corporation | Digital clock dejitter circuits for regenerating clock signals with minimal jitter |
| US5157655A (en) * | 1990-10-31 | 1992-10-20 | Transwitch Corp. | Apparatus for generating a ds-3 signal from the data component of an sts-1 payload signal |
| US5317567A (en) * | 1991-09-12 | 1994-05-31 | The United States Of America As Represented By The Secretary Of The Air Force | Multi-speaker conferencing over narrowband channels |
| JPH05168073A (ja) * | 1991-12-19 | 1993-07-02 | Mitsubishi Electric Corp | 共通線信号挿抜装置 |
| US6104724A (en) * | 1993-09-20 | 2000-08-15 | Transwitch Corp. | Asynchronous data transfer and source traffic control system |
| DE69431846T2 (de) * | 1993-09-20 | 2003-07-17 | Transwitch Corp | System für asynchronen datentransfer und steuerung des quellenverkehrs |
| SE503702C2 (sv) * | 1993-10-12 | 1996-08-05 | Ericsson Telefon Ab L M | Signalbearbetande enhet vilken omvandlar ingående överföringshastighet till en därifrån skild utgående överföringshastighet |
| US5548534A (en) * | 1994-07-08 | 1996-08-20 | Transwitch Corporation | Two stage clock dejitter circuit for regenerating an E4 telecommunications signal from the data component of an STS-3C signal |
| US6175571B1 (en) | 1994-07-22 | 2001-01-16 | Network Peripherals, Inc. | Distributed memory switching hub |
| US5812792A (en) * | 1994-07-22 | 1998-09-22 | Network Peripherals, Inc. | Use of video DRAM for memory storage in a local area network port of a switching hub |
| US6590899B1 (en) * | 1996-12-31 | 2003-07-08 | Alcatel Usa Sourcing, L.P. | System for consolidating telecommunications traffic onto a minimum number of output paths |
| US5974050A (en) * | 1996-12-31 | 1999-10-26 | Alcatel Usa Sourcing, L.P. | System, device, and method for consolidating frame information into a minimum of output links |
| US5991310A (en) * | 1997-02-26 | 1999-11-23 | Dynamic Telecom Enginering, L.L.C. | Method and apparatus for bypassing a local exchange carrier to permit an independent central office to provide local calling services |
| US6363080B1 (en) * | 1997-02-26 | 2002-03-26 | Lightsource Telecom Llc | Method and apparatus for bypassing a local exchange carrier using analog in-band signaling |
| US6400713B1 (en) | 1998-06-30 | 2002-06-04 | Alcatel Usa Sourcing, L.P. | Integrated element manager and integrated multi-services access platform |
| US6529599B1 (en) | 1998-07-07 | 2003-03-04 | Nec America, Inc. | Flexible tributary unit protection method for a trunk-multiplexed metallic interface |
| US6205155B1 (en) | 1999-03-05 | 2001-03-20 | Transwitch Corp. | Apparatus and method for limiting data bursts in ATM switch utilizing shared bus |
| JP2001320747A (ja) * | 2000-05-11 | 2001-11-16 | Nec Corp | マトリクススイッチ回路 |
| US6654822B1 (en) * | 2000-06-28 | 2003-11-25 | Intel Corporation | Cascadable cross connect architecture |
| US6707816B1 (en) | 2000-06-29 | 2004-03-16 | Intel Corporation | Integrated signaling / payload cross connect architecture |
| US7180891B1 (en) * | 2002-01-25 | 2007-02-20 | Advanced Micro Devices, Inc. | Method of transferring data to multiple units operating in a lower-frequency domain |
| US7313151B2 (en) * | 2002-02-06 | 2007-12-25 | Transwitch Corporation | Extendible asynchronous and synchronous interface bus for broadband access |
| US7239651B2 (en) * | 2002-03-11 | 2007-07-03 | Transwitch Corporation | Desynchronizer having ram based shared digital phase locked loops and sonet high density demapper incorporating same |
| US7111226B1 (en) * | 2002-05-31 | 2006-09-19 | Broadcom Corporation | Communication decoder employing single trellis to support multiple code rates and/or multiple modulations |
| US7274657B2 (en) * | 2002-12-23 | 2007-09-25 | Transwitch Corporation | Methods and apparatus for providing redundancy in an asynchronous data transfer and source traffic control system |
| US7342885B2 (en) * | 2003-01-15 | 2008-03-11 | Transwitch Corporation | Method and apparatus for implementing a backpressure mechanism in an asynchronous data transfer and source traffic control system |
| US7430201B1 (en) | 2003-03-21 | 2008-09-30 | Transwitch Corporation | Methods and apparatus for accessing full bandwidth in an asynchronous data transfer and source traffic control system |
| US7613213B2 (en) * | 2004-08-23 | 2009-11-03 | Transwitch Corporation | Time multiplexed SONET line processing |
| EP2262139A1 (en) * | 2009-06-12 | 2010-12-15 | Alcatel Lucent | Variable bitrate equipment |
| US10078612B2 (en) * | 2014-07-28 | 2018-09-18 | Intel Corporation | Mode selective balanced encoded interconnect |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2416596A1 (fr) * | 1978-02-07 | 1979-08-31 | Telecommunications Sa | Systeme de transmission numerique multipoint a division du temps |
| US4322844A (en) * | 1979-09-20 | 1982-03-30 | International Telephone And Telegraph Corporation | Transmitter-receiver synchronizer |
| US4340961A (en) * | 1980-03-06 | 1982-07-20 | Atomic Energy Of Canada Limited | Distributed multi-port communications system |
| JPS5833334A (ja) * | 1981-08-21 | 1983-02-26 | Hitachi Ltd | 時分割多重化装置 |
| US4530093A (en) * | 1983-07-05 | 1985-07-16 | International Standard Electric Corporation | PCM Telecommunications system for voice and data |
| US4570257A (en) * | 1984-02-14 | 1986-02-11 | Rosemount Inc. | Communication system with slot time error detection |
-
1984
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-
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| Publication number | Publication date |
|---|---|
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