JPH04180499A - 時間スイッチ - Google Patents
時間スイッチInfo
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- JPH04180499A JPH04180499A JP31052190A JP31052190A JPH04180499A JP H04180499 A JPH04180499 A JP H04180499A JP 31052190 A JP31052190 A JP 31052190A JP 31052190 A JP31052190 A JP 31052190A JP H04180499 A JPH04180499 A JP H04180499A
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- JP
- Japan
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- data
- highway
- circuit
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- 230000015654 memory Effects 0.000 claims abstract description 57
- 238000006243 chemical reaction Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルスイッチング回路に利用する。特
に、サブレートスイツチング手段に関する。
に、サブレートスイツチング手段に関する。
本発明は、時間スイッチにおいて、
タイムスロット内の１ビツトのデータを選択制御するこ
とにより、 サブレートスイツチングを行うことができるようにした
ものである。
とにより、 サブレートスイツチングを行うことができるようにした
ものである。
従来の技術の説明用文献としてディジタルコミュニケー
ションシリーズディジタル電話交換、著者 秋山稔、五
嶋−彦、島崎誠彦、発行所 産業図書株式会社、Ｐ２６
．２． ２． １時間スイッチと空間スイッチの１部を
引用する。
ションシリーズディジタル電話交換、著者 秋山稔、五
嶋−彦、島崎誠彦、発行所 産業図書株式会社、Ｐ２６
．２． ２． １時間スイッチと空間スイッチの１部を
引用する。
時間スイッチは具体的には第８図のように構成される。
情報メモリは周期的に到来するｎチャネルの各タイムス
ロットの最新のビット情報を一時的に蓄えるメモリであ
り、たとえば１タイムスロツトが８ビツトなら８ｎビツ
トのＩＣメモリから構成され、書込み制御メモリは入ハ
イウェイの各チャネル対応に制御情報が記入され、その
内容が循環的に読み出される。この制御情報は対応する
入チャネルを出側のどのチャネルに切り換えるかを指定
するもので、たとえば、入側の第１チヤネルを出側の第
２チヤネルに変換する場合には書込み制御メモリの第１
チヤネル目に＃２と書き込んでおき、書込み回路はこれ
をみて入ハイウェイの第１チヤネルのタイムスロット情
報Ａを情報メモリの第２チヤネル目に書き込む。読取り
回路はカウンタからの出力により情報メモリを循環的に
読み出し、これが出ハイウェイに送り出される。制御情
報は呼の生起時点で記入され、呼が終了するまで保持さ
れる。第８図は指定書込み、順序読出しの例であるが、
書込み制御メモリを出側につけて、順序書込み、指定読
出し形式とすることもできる。
ロットの最新のビット情報を一時的に蓄えるメモリであ
り、たとえば１タイムスロツトが８ビツトなら８ｎビツ
トのＩＣメモリから構成され、書込み制御メモリは入ハ
イウェイの各チャネル対応に制御情報が記入され、その
内容が循環的に読み出される。この制御情報は対応する
入チャネルを出側のどのチャネルに切り換えるかを指定
するもので、たとえば、入側の第１チヤネルを出側の第
２チヤネルに変換する場合には書込み制御メモリの第１
チヤネル目に＃２と書き込んでおき、書込み回路はこれ
をみて入ハイウェイの第１チヤネルのタイムスロット情
報Ａを情報メモリの第２チヤネル目に書き込む。読取り
回路はカウンタからの出力により情報メモリを循環的に
読み出し、これが出ハイウェイに送り出される。制御情
報は呼の生起時点で記入され、呼が終了するまで保持さ
れる。第８図は指定書込み、順序読出しの例であるが、
書込み制御メモリを出側につけて、順序書込み、指定読
出し形式とすることもできる。
このような従来の時間スイッチでは、タイムスロット単
位での切替えとなっているので、タイムスロット内の数
ビットを使用するサブレートのスイッチングが行えない
欠点がある。
位での切替えとなっているので、タイムスロット内の数
ビットを使用するサブレートのスイッチングが行えない
欠点がある。
本発明は、このような欠点を除去するもので、サブレー
トスイツチングを行える時間スイッチを提供することを
目的とする。
トスイツチングを行える時間スイッチを提供することを
目的とする。
本発明は、第一複数個のビットをもつタイムスロットの
第二複数個からなる入データが経由する入ハイウェイと
、上記第一複数個のビットをもつタイムスロットの上記
第二複数個からなる出データが経由する出ハイウェイと
の間の経路に挿入され、入データの内容がアドレスの順
序に循環的に書き込まれる記憶手段と、上記出ハイウェ
イに与えられる出データのタイムスロットの順序を示す
タイムスロット配列データを格納する領域をもつ読取り
制御メモリと、このタイムスロ＝・ト配列データを上記
記憶手段に与えて入データのタイムスロットを所定の順
序で読取る読取り回路とを備えた時間スイッチにおいて
、上記読取り制御メモリは、出データのタイムスロット
がもつビットと入ハイウェイ上のビットとの対応付けを
行うビット配列データを格納する領域をもち、上記記憶
手段と上記出ハイウェイとの間の経路に挿入されたセレ
クタを備え、上記読取り回路は、ビット配列データを上
記セレクタに与える手段を備えたことを特徴とする。
第二複数個からなる入データが経由する入ハイウェイと
、上記第一複数個のビットをもつタイムスロットの上記
第二複数個からなる出データが経由する出ハイウェイと
の間の経路に挿入され、入データの内容がアドレスの順
序に循環的に書き込まれる記憶手段と、上記出ハイウェ
イに与えられる出データのタイムスロットの順序を示す
タイムスロット配列データを格納する領域をもつ読取り
制御メモリと、このタイムスロ＝・ト配列データを上記
記憶手段に与えて入データのタイムスロットを所定の順
序で読取る読取り回路とを備えた時間スイッチにおいて
、上記読取り制御メモリは、出データのタイムスロット
がもつビットと入ハイウェイ上のビットとの対応付けを
行うビット配列データを格納する領域をもち、上記記憶
手段と上記出ハイウェイとの間の経路に挿入されたセレ
クタを備え、上記読取り回路は、ビット配列データを上
記セレクタに与える手段を備えたことを特徴とする。
情報メモリを読み出すときに、出ハイウェイに設けられ
たセレクタに制御信号を送り、タイムスロット内の１ビ
ツトのデータを選択する。これにより、サブレートスイ
ツチングが行える。
たセレクタに制御信号を送り、タイムスロット内の１ビ
ツトのデータを選択する。これにより、サブレートスイ
ツチングが行える。
以下、本発明の一実施例について図面を参照して説明す
る。第２図は本発明の一実施例のブロック図である。本
実施例は１タイムスロツト８ビツトの３３タイムスロツ
トから成る２、 １１２Ｍｂｐｓの人力ハイウェイ１〜
１６を１タイムスロツト８ビツトの３３タイムスロツト
から成る２、 １１２Ｍｂｐｓの出力ハイウェイ１〜１
６ヘスイツチングする回路について説胡する。シリアル
パラレル変換回路１０１〜１１６は２、１１２ＭｂｐＳ
のシリアルデータを２６４Ｋｂｐｓの８ビツトパラレル
データに変換する回路で、多重化回路２００はこのシリ
アルパラレル変換回路１０１〜１１６により２６４Ｋｂ
ｐｓの８ビツトパラレルデータに変換されたデータをシ
リアルパラレル変換回路１０１から順番に４．２２４Ｍ
ｂｐｓの８ビツトパラレルデータに多重化する回路であ
る。１６本の２．１１２Ｍｂｐｓの入力ハイウェイ１〜
１６はシリアルパラレル変換回路１０１〜１１６と多重
化回路２００により第３図に示すように４．２２４Ｍｂ
ｐｓの８ビツトパラレルデータに多重される。書込み回
路３００は、８ （ピッ）） Ｘ３３ （タイムスロッ
ト） Ｘ１６ （ハイウェイ） ＝５２８バイトのＩ
Ｃメモリから成る情報メモリ５００ にカウンタ４００
の指示によりメモリのアドレスの若番順に多重化回路２
００からの４．２２４Ｍｂｐｓの８ビツトパラレルデー
タを循環的に書き込んでいく。これにより情報メモリ５
００の各アドレスには第４図に示すように周期的に入力
ハイウェイ１〜１６の各タイムスロットの最新のビット
情報が一時的に書き込まれる。読取り制御メモリ６００
は、読取り回路７００に指示する情報メモリ５００の
読取りデータのアドレスと、セレクタ８００に送る制御
情報を書き込んでおくメモリであり、その内容が３３．
７９２Ｍｂｐｓの速さで循環的に読み出される。この制
御情報は対応する入チャネルを出側のどのチャネルに切
り換えるかを指定する。読取り回路７００は読取り制御
メモリ６００によって指示された情報メモリ５００のア
ドレスの８ビツトデータを３３．７９２Ｍｂｐｓでパラ
レルに読み出す回路であり、セレクタ８００は８ビツト
パラレルデータから１ビツトのデータを選択するセレク
タ回路である。シリアルパラレル変換回路９００は、セ
レクタ８００からの３３．７９２Ｍｂｐｓのシリアルデ
ータを４．２２４Ｍｂｐｓ の８ビツトパラレルデータ
に変換する回路である。レジスタ１００１〜１０１６は
、シリアルパラレル変換回路の４．２２４Ｍｂｐｓの８
ビツトパラレルデータをレジスタ１００１から順番に１
６分割して登録する回路である。レジスタ１００１には
、２６４Ｋｂｐｓのデータとして、４．２２４Ｍｂｐｓ
の８ビツトパラレルデータを最初から１６間隔で登録す
る。パラレルシリアル変換回路１１０１〜１１１６は、
２６４Ｋｂｐｓの８ビツトパラレルデータを２．１１２
Ｍｂｐｓのシリアルデータに変換する回路である。パラ
レルシリアル変換回路１１０１〜１１１６のそれぞれは
、レジスタ１００１〜１０１６の２６４Ｋｂｐｓの８ビ
ツトパラレルデータを２．１１２Ｍｂｐｓのシリアルデ
ータに変換する。３３．７９２Ｍｂｐｓのシリアルデー
タがシリアルパラレル変換回路９００、レジスタ１００
１〜１０１６およびパラレルシリアル変換回路１１０１
〜１１１６によって２．１１２Ｍｂｐｓの出力ハイウェ
イ１〜１６０１６本に変換される様子を第５図に示す。
る。第２図は本発明の一実施例のブロック図である。本
実施例は１タイムスロツト８ビツトの３３タイムスロツ
トから成る２、 １１２Ｍｂｐｓの人力ハイウェイ１〜
１６を１タイムスロツト８ビツトの３３タイムスロツト
から成る２、 １１２Ｍｂｐｓの出力ハイウェイ１〜１
６ヘスイツチングする回路について説胡する。シリアル
パラレル変換回路１０１〜１１６は２、１１２ＭｂｐＳ
のシリアルデータを２６４Ｋｂｐｓの８ビツトパラレル
データに変換する回路で、多重化回路２００はこのシリ
アルパラレル変換回路１０１〜１１６により２６４Ｋｂ
ｐｓの８ビツトパラレルデータに変換されたデータをシ
リアルパラレル変換回路１０１から順番に４．２２４Ｍ
ｂｐｓの８ビツトパラレルデータに多重化する回路であ
る。１６本の２．１１２Ｍｂｐｓの入力ハイウェイ１〜
１６はシリアルパラレル変換回路１０１〜１１６と多重
化回路２００により第３図に示すように４．２２４Ｍｂ
ｐｓの８ビツトパラレルデータに多重される。書込み回
路３００は、８ （ピッ）） Ｘ３３ （タイムスロッ
ト） Ｘ１６ （ハイウェイ） ＝５２８バイトのＩ
Ｃメモリから成る情報メモリ５００ にカウンタ４００
の指示によりメモリのアドレスの若番順に多重化回路２
００からの４．２２４Ｍｂｐｓの８ビツトパラレルデー
タを循環的に書き込んでいく。これにより情報メモリ５
００の各アドレスには第４図に示すように周期的に入力
ハイウェイ１〜１６の各タイムスロットの最新のビット
情報が一時的に書き込まれる。読取り制御メモリ６００
は、読取り回路７００に指示する情報メモリ５００の
読取りデータのアドレスと、セレクタ８００に送る制御
情報を書き込んでおくメモリであり、その内容が３３．
７９２Ｍｂｐｓの速さで循環的に読み出される。この制
御情報は対応する入チャネルを出側のどのチャネルに切
り換えるかを指定する。読取り回路７００は読取り制御
メモリ６００によって指示された情報メモリ５００のア
ドレスの８ビツトデータを３３．７９２Ｍｂｐｓでパラ
レルに読み出す回路であり、セレクタ８００は８ビツト
パラレルデータから１ビツトのデータを選択するセレク
タ回路である。シリアルパラレル変換回路９００は、セ
レクタ８００からの３３．７９２Ｍｂｐｓのシリアルデ
ータを４．２２４Ｍｂｐｓ の８ビツトパラレルデータ
に変換する回路である。レジスタ１００１〜１０１６は
、シリアルパラレル変換回路の４．２２４Ｍｂｐｓの８
ビツトパラレルデータをレジスタ１００１から順番に１
６分割して登録する回路である。レジスタ１００１には
、２６４Ｋｂｐｓのデータとして、４．２２４Ｍｂｐｓ
の８ビツトパラレルデータを最初から１６間隔で登録す
る。パラレルシリアル変換回路１１０１〜１１１６は、
２６４Ｋｂｐｓの８ビツトパラレルデータを２．１１２
Ｍｂｐｓのシリアルデータに変換する回路である。パラ
レルシリアル変換回路１１０１〜１１１６のそれぞれは
、レジスタ１００１〜１０１６の２６４Ｋｂｐｓの８ビ
ツトパラレルデータを２．１１２Ｍｂｐｓのシリアルデ
ータに変換する。３３．７９２Ｍｂｐｓのシリアルデー
タがシリアルパラレル変換回路９００、レジスタ１００
１〜１０１６およびパラレルシリアル変換回路１１０１
〜１１１６によって２．１１２Ｍｂｐｓの出力ハイウェ
イ１〜１６０１６本に変換される様子を第５図に示す。
読取り制御メモリ６００のアドレスと出力ハイウェイ１
〜１６の各タイムスロットとの関係を第６図に示す。
〜１６の各タイムスロットとの関係を第６図に示す。
この実施例は、第１図ないし第３図に示すように、８個
のビットをもつタイムスロットの３３個からなる大デー
タが経由する入ハイウェイと、８個のビットをもつタイ
ムスロットの３３個からなる出データが経由する出ハイ
ウェイとの間の経路に挿入され、入データの内容がアド
レスの順序に循環的に書き込まれる記憶手段である書込
み回路３００、カウンタ４００および情報メモリ５００
と、上記出ハイウェイに与えられる出テ′−夕のタイム
スロットの順序を示すタイムスロット配列データを格納
する領域をもつ読取り制御メモリ６００と、このタイム
スロット配列データを上記記憶手段に与えて大データの
タイムスロットを所定の順序で読取る読取り回路７００
とを備え、さらに、本発明の特徴とする手段として、読
取り制御メモリ６００は、出データのタイムスロットが
もつビットと大ハイウェイ上のビットとの対応付けを行
うビット配列データを格納する領域をもち、上記記憶手
段と上記出ハイウェイとの間の経路に挿入されたセレク
タ８００を備え、読取り回路７００は、ビット配列デー
タを上記セレクタに与える手段を備える。
のビットをもつタイムスロットの３３個からなる大デー
タが経由する入ハイウェイと、８個のビットをもつタイ
ムスロットの３３個からなる出データが経由する出ハイ
ウェイとの間の経路に挿入され、入データの内容がアド
レスの順序に循環的に書き込まれる記憶手段である書込
み回路３００、カウンタ４００および情報メモリ５００
と、上記出ハイウェイに与えられる出テ′−夕のタイム
スロットの順序を示すタイムスロット配列データを格納
する領域をもつ読取り制御メモリ６００と、このタイム
スロット配列データを上記記憶手段に与えて大データの
タイムスロットを所定の順序で読取る読取り回路７００
とを備え、さらに、本発明の特徴とする手段として、読
取り制御メモリ６００は、出データのタイムスロットが
もつビットと大ハイウェイ上のビットとの対応付けを行
うビット配列データを格納する領域をもち、上記記憶手
段と上記出ハイウェイとの間の経路に挿入されたセレク
タ８００を備え、読取り回路７００は、ビット配列デー
タを上記セレクタに与える手段を備える。
次に、入力ハイウェイ２のタイムスロット２を８カハイ
ウェイ１のタイムスロット１にスイッチングする６４Ｋ
ｂｐｓのスイッチングの場合の動作を説明する。
ウェイ１のタイムスロット１にスイッチングする６４Ｋ
ｂｐｓのスイッチングの場合の動作を説明する。
入力ハイウェイ２のタイムスロット２のデータは、シリ
アルパラレル変換回路１０２ と多重化回路２００を経
て書込み回路３００ とカウンタ４００により情報メモ
リ５００のアドレス１８の部分に周期的に記録される。
アルパラレル変換回路１０２ と多重化回路２００を経
て書込み回路３００ とカウンタ４００により情報メモ
リ５００のアドレス１８の部分に周期的に記録される。
出力ハイウェイ１のタイムスロット１にデータを出すた
めには、読取り制御メモリ６００のアドレス１〜８に情
報メモリ５００のアドレス１８を示す内容と８ビツト中
の１ビツトを選択するための制御情報をアドレス１には
Ｄｌ、アドレス２にはＤ２、アドレス３にはＤ３、アド
レス４にはＤ４、アドレス５にはＤ５、アドレス６には
Ｄ６、アドレス７にはＤｌ、アドレス８にはＤ８を選択
するように設定する。これにより、情報メモリ５００の
アドレス１８のタイムスロットデータは、Ｄｌ、Ｄ２、
−１Ｄ８の並びのシリアルデータとしてシリアルパラレ
ル変換回路９００へ入力される。このデータは、シリア
ルパラレル変換回路９００、レジスタ１００１およびパ
ラレルシリアル変換回路１１０１によって出力ハイウェ
イ１のタイムスロット１のデータとして出力される。
めには、読取り制御メモリ６００のアドレス１〜８に情
報メモリ５００のアドレス１８を示す内容と８ビツト中
の１ビツトを選択するための制御情報をアドレス１には
Ｄｌ、アドレス２にはＤ２、アドレス３にはＤ３、アド
レス４にはＤ４、アドレス５にはＤ５、アドレス６には
Ｄ６、アドレス７にはＤｌ、アドレス８にはＤ８を選択
するように設定する。これにより、情報メモリ５００の
アドレス１８のタイムスロットデータは、Ｄｌ、Ｄ２、
−１Ｄ８の並びのシリアルデータとしてシリアルパラレ
ル変換回路９００へ入力される。このデータは、シリア
ルパラレル変換回路９００、レジスタ１００１およびパ
ラレルシリアル変換回路１１０１によって出力ハイウェ
イ１のタイムスロット１のデータとして出力される。
次に、サブレートのスイッチングの例として、入力ハイ
ウェイ２のタイムスロット２のＤｌおよびＤ２からなる
サブレートデータを出力ハイウェイ１のタイムスロット
１のＤ３およびＤ４ヘスイツチングする１６Ｋｂｐｓの
スイッチングの場合を説明する。
ウェイ２のタイムスロット２のＤｌおよびＤ２からなる
サブレートデータを出力ハイウェイ１のタイムスロット
１のＤ３およびＤ４ヘスイツチングする１６Ｋｂｐｓの
スイッチングの場合を説明する。
入力ハイウェイ２のタイムスロット２のデータは、シリ
アルパラレル変換回路１０２と多重化回路２００ とを
通って、書込み回路３００ とカウンタ４００とにより
情報メモリ５００のアドレス１８の部分に周期的に書き
込まれる。出力ハイウェイ１のタイムスロット１のＤ３
およびＤ４ヘデータをスイッチングするためには、読取
り制御メモリ６００のアドレス３に情報メモリ５００の
アドレス１８を示す内容とＤｌを選択する情報を、アド
レス４には情報メモリ５００のアドレス１８を示す内容
とＤ２を選択する情報を設定しておけば良い。後は読取
り回路７００とセレクタ８００とが読取り制御メモリ６
００の指示に従い周期的に必要なタイムスロットのビシ
トを選んでくれ、シリアルパラレル変換回路９００、レ
ジスタ１００１およびパラレルシリアル変換回路１１０
１により出力ハイウェイ１のタイムスロットｌのＤ３お
よびＤ４へ、入力ハイウェイ２のタイムスロットのＤｌ
およびＤ２のデータが出力され、サブレートのスイッチ
ングが実現できる。
アルパラレル変換回路１０２と多重化回路２００ とを
通って、書込み回路３００ とカウンタ４００とにより
情報メモリ５００のアドレス１８の部分に周期的に書き
込まれる。出力ハイウェイ１のタイムスロット１のＤ３
およびＤ４ヘデータをスイッチングするためには、読取
り制御メモリ６００のアドレス３に情報メモリ５００の
アドレス１８を示す内容とＤｌを選択する情報を、アド
レス４には情報メモリ５００のアドレス１８を示す内容
とＤ２を選択する情報を設定しておけば良い。後は読取
り回路７００とセレクタ８００とが読取り制御メモリ６
００の指示に従い周期的に必要なタイムスロットのビシ
トを選んでくれ、シリアルパラレル変換回路９００、レ
ジスタ１００１およびパラレルシリアル変換回路１１０
１により出力ハイウェイ１のタイムスロットｌのＤ３お
よびＤ４へ、入力ハイウェイ２のタイムスロットのＤｌ
およびＤ２のデータが出力され、サブレートのスイッチ
ングが実現できる。
以上、説明した実施例は書込み回路の速度が４．２２４
Ｍｂｐｓで読取り回路の速度が３３．７９２Ｍｂｐｓの
場合の例であるが、書込み回路の速度を４，２２４Ｍｂ
ｐｓ 、読取り回路の速度を１６．８９６ＭｂＪ］Ｓの
場合でも容易に回路を組むことができる。その実施例の
ブロック図を第７図に示す。
Ｍｂｐｓで読取り回路の速度が３３．７９２Ｍｂｐｓの
場合の例であるが、書込み回路の速度を４，２２４Ｍｂ
ｐｓ 、読取り回路の速度を１６．８９６ＭｂＪ］Ｓの
場合でも容易に回路を組むことができる。その実施例の
ブロック図を第７図に示す。
第一の実施例との違いは書込み回路、カウンタ情報メモ
リ、読取り制御メモリ、読取り回路、セレクタおよびシ
リアルパラレル変換回路をそれぞれ２個使っている点で
ある。情報メモリ５０１および５０２には、４．２２４
Ｍｂｐｓの速さで書込み回路３０１および３０２とカウ
ンタ４０１および４０２によって入力ハイウェイ１〜１
６のデータを書込む。読取り制御メモリ６０１は出力ハ
イウェイ１〜８にスイッチングする場合に読取り回路７
０１に情報メモリ５０１のアドレスと、セレクタ８０１
に８ビツト中の１ビツトを選択する制御情報を１６．
８９６Ｍｂｐｓの速さで送る。読取り制御メモリ６０２
は、出力ハイウェイ９〜１６にスイッチングする場合に
、読取り回路７０２に情報メモリ５０２のアドレスを、
またセレクタ８０２に８ビツト中の１ビツトを選択する
制御情報を１６．８９６Ｍｂｐｓの速さで送る。読取り
速度を３３．７９２Ｍｂｐｓから半分の１６．８９６Ｍ
ｂｐｓにすると、スイッチング出力ハイウェイ数も半分
の８本となってしまうので、入力チャネル数と出力チャ
ネル数を同じにするために書込み回路以降を２つに分け
て回路を構成すれば良い。このように書込み速度と読取
り速度は回路構成を工夫することにより自由に設定する
ことが可能であり、入力チャネル数と出力チャネル数と
を同じにすることを考慮に入れると、読取り速度と回路
構成数との掛算が書込み速度の８倍であれば良く、読取
り制御メモリアドレスは情報メモリアドレスの８倍を回
路構成数で割ったアドレス数であれば良いことになる。
リ、読取り制御メモリ、読取り回路、セレクタおよびシ
リアルパラレル変換回路をそれぞれ２個使っている点で
ある。情報メモリ５０１および５０２には、４．２２４
Ｍｂｐｓの速さで書込み回路３０１および３０２とカウ
ンタ４０１および４０２によって入力ハイウェイ１〜１
６のデータを書込む。読取り制御メモリ６０１は出力ハ
イウェイ１〜８にスイッチングする場合に読取り回路７
０１に情報メモリ５０１のアドレスと、セレクタ８０１
に８ビツト中の１ビツトを選択する制御情報を１６．
８９６Ｍｂｐｓの速さで送る。読取り制御メモリ６０２
は、出力ハイウェイ９〜１６にスイッチングする場合に
、読取り回路７０２に情報メモリ５０２のアドレスを、
またセレクタ８０２に８ビツト中の１ビツトを選択する
制御情報を１６．８９６Ｍｂｐｓの速さで送る。読取り
速度を３３．７９２Ｍｂｐｓから半分の１６．８９６Ｍ
ｂｐｓにすると、スイッチング出力ハイウェイ数も半分
の８本となってしまうので、入力チャネル数と出力チャ
ネル数を同じにするために書込み回路以降を２つに分け
て回路を構成すれば良い。このように書込み速度と読取
り速度は回路構成を工夫することにより自由に設定する
ことが可能であり、入力チャネル数と出力チャネル数と
を同じにすることを考慮に入れると、読取り速度と回路
構成数との掛算が書込み速度の８倍であれば良く、読取
り制御メモリアドレスは情報メモリアドレスの８倍を回
路構成数で割ったアドレス数であれば良いことになる。
本発胡は、以上説明したように、時間スイッチの出力ハ
イウェイにセレクタを取り付け、情報メモリを読み出す
ときに同時にセレクタに制御信号を送り、タイムスロッ
ト内の１ビツトのデータを選択することにより、サブレ
ートスイツチングを実現できる効果がある。
イウェイにセレクタを取り付け、情報メモリを読み出す
ときに同時にセレクタに制御信号を送り、タイムスロッ
ト内の１ビツトのデータを選択することにより、サブレ
ートスイツチングを実現できる効果がある。
また、情報メモリへの書込み速度と読取り速度とは回路
構成により可変であり、ある程度自由に選ぶことが可能
であり、読み取り速度を書き込み速度よりもｎ倍（ｎは
サブレート分割数）にすることにより、少ない回路規模
でサブレートスイッチを構成できる効果がある。
構成により可変であり、ある程度自由に選ぶことが可能
であり、読み取り速度を書き込み速度よりもｎ倍（ｎは
サブレート分割数）にすることにより、少ない回路規模
でサブレートスイッチを構成できる効果がある。
第１図は、本発明実施例の構成を示すブロック図。
第２図は、本発明実施例の第１使用例を示すブロック図
。 第３図は、入力ハイウェイがシリアルパラレル変換回路
と多重化回路とで変換される過程を示す図。 第４図は、情報メモリに書き込まれる入力ハイウェイの
タイムスロットと情報メモリのアドレスとの関係を示す
図。 第５図は、セレクタの出力がシリアルパラレル変換回路
、レジスタ、パラレルシリアル変換回路で出力ハイウェ
イに変換される過程を示す図。 第６図は、読取り制御メモリのアドレスと出力ハイウェ
イのタイムスロットデータとの関係を示す図。 第７図は、本発明実施例の第二使用例を示すブロック図
。 第８図は、従来例の構成を示すブロック図。 ５０．５１．５２・・・時間スイッチ、１０１〜１１６
・・・シリアルパラレル変換回路、２００・・・多重化
回路、３００〜３０２・・・書込み回路、４００〜４０
２・・・カウンタ、５００〜５０２・・・情報メモＬ６
００〜６０２・・・読取り制御メモリ、７００〜７０２
・・・読取り回路、８００〜８０２・・・セレクタ、９
００〜９０２・・・シリアルパラレル変換回路、１００
１〜１０１６・・・レジスタ、１１０１〜１１１６・・
・パラレルシリアル変換回路。
。 第３図は、入力ハイウェイがシリアルパラレル変換回路
と多重化回路とで変換される過程を示す図。 第４図は、情報メモリに書き込まれる入力ハイウェイの
タイムスロットと情報メモリのアドレスとの関係を示す
図。 第５図は、セレクタの出力がシリアルパラレル変換回路
、レジスタ、パラレルシリアル変換回路で出力ハイウェ
イに変換される過程を示す図。 第６図は、読取り制御メモリのアドレスと出力ハイウェ
イのタイムスロットデータとの関係を示す図。 第７図は、本発明実施例の第二使用例を示すブロック図
。 第８図は、従来例の構成を示すブロック図。 ５０．５１．５２・・・時間スイッチ、１０１〜１１６
・・・シリアルパラレル変換回路、２００・・・多重化
回路、３００〜３０２・・・書込み回路、４００〜４０
２・・・カウンタ、５００〜５０２・・・情報メモＬ６
００〜６０２・・・読取り制御メモリ、７００〜７０２
・・・読取り回路、８００〜８０２・・・セレクタ、９
００〜９０２・・・シリアルパラレル変換回路、１００
１〜１０１６・・・レジスタ、１１０１〜１１１６・・
・パラレルシリアル変換回路。
Claims (1)
- 【特許請求の範囲】 １、第一複数個のビットをもつタイムスロットの第二複
数個からなる入データが経由する入ハイウェイと、上記
第一複数個のビットをもつタイムスロットの上記第二複
数個からなる出データが経由する出ハイウェイとの間の
経路に挿入され、入データの内容がアドレスの順序に循
環的に書き込まれる記憶手段と、 上記出ハイウェイに与えられる出データのタイムスロッ
トの順序を示すタイムスロット配列データを格納する領
域をもつ読取り制御メモリと、このタイムスロット配列
データを上記記憶手段に与えて入データのタイムスロッ
トを所定の順序で読取る読取り回路と を備えた時間スイッチにおいて、 上記読取り制御メモリは、出データのタイムスロットが
もつビットと入ハイウェイ上のビットとの対応付けを行
うビット配列データを格納する領域をもち、 上記記憶手段と上記出ハイウェイとの間の経路に挿入さ
れたセレクタを備え、 上記読取り回路は、ビット配列データを上記セレクタに
与える手段を備えた ことを特徴とする時間スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31052190A JPH04180499A (ja) | 1990-11-15 | 1990-11-15 | 時間スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31052190A JPH04180499A (ja) | 1990-11-15 | 1990-11-15 | 時間スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180499A true JPH04180499A (ja) | 1992-06-26 |
Family
ID=18006234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31052190A Pending JPH04180499A (ja) | 1990-11-15 | 1990-11-15 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553026B1 (en) | 1998-07-09 | 2003-04-22 | Nec Corporation | Communication path switching apparatus, communication path switching method, and computer program product for controlling communication path switching system |
-
1990
- 1990-11-15 JP JP31052190A patent/JPH04180499A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553026B1 (en) | 1998-07-09 | 2003-04-22 | Nec Corporation | Communication path switching apparatus, communication path switching method, and computer program product for controlling communication path switching system |
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