JP3116872B2 - インタフェース変換装置 - Google Patents
インタフェース変換装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、異なるフォーマッ
ト構成の信号回線を収容するインタフェース変換装置に
係わり、特に効率的に複数のフォーマット構成の信号回
線を収容するとともに容易にその収容構成の変更が可能
なインタフェース変換装置に関する。
ト構成の信号回線を収容するインタフェース変換装置に
係わり、特に効率的に複数のフォーマット構成の信号回
線を収容するとともに容易にその収容構成の変更が可能
なインタフェース変換装置に関する。
【０００２】
【従来の技術】加入者系交換機は、通信用途の多様化に
ともない、従来のアナログ加入者回線とは異なるフォー
マット構成の回線を収容する必要性が高まっている。こ
の状況で、収容する回線のフォーマット構成の違いを吸
収する機能を有するインタフェース変換装置が発明され
ており、その中に特開平４−７２９３０の「加入者系多
重方式」を用いたインタフェース変換装置がある。
ともない、従来のアナログ加入者回線とは異なるフォー
マット構成の回線を収容する必要性が高まっている。こ
の状況で、収容する回線のフォーマット構成の違いを吸
収する機能を有するインタフェース変換装置が発明され
ており、その中に特開平４−７２９３０の「加入者系多
重方式」を用いたインタフェース変換装置がある。
【０００３】図１１は、このような従来のインタフェー
ス変換装置の構成を表わしたものである。このインタフ
ェース変換装置は、多重装置１１０１内に、外部の図示
しない加入者系交換局からの信号回線が入出力される分
離多重回路１１０２と、基本インタフェース用変換回路
１１０３1 ，…，１１０３n と、加入者用変換回路１１
０４1 ，…，１１０４n から構成されている。基本イン
タフェース用変換回路１１０３1 ，…，１１０３n に
は、それぞれ基本インタフェース回路１１０５1，…，
１１０５n が接続されており、加入者用変換回路１１０
４1 ，…，１１０４n には、それぞれ加入者回路１１０
６1 ，…，１１０６n が接続されている。
ス変換装置の構成を表わしたものである。このインタフ
ェース変換装置は、多重装置１１０１内に、外部の図示
しない加入者系交換局からの信号回線が入出力される分
離多重回路１１０２と、基本インタフェース用変換回路
１１０３1 ，…，１１０３n と、加入者用変換回路１１
０４1 ，…，１１０４n から構成されている。基本イン
タフェース用変換回路１１０３1 ，…，１１０３n に
は、それぞれ基本インタフェース回路１１０５1，…，
１１０５n が接続されており、加入者用変換回路１１０
４1 ，…，１１０４n には、それぞれ加入者回路１１０
６1 ，…，１１０６n が接続されている。
【０００４】基本インタフェース回路１１０５1 ，…，
１１０５n からの通信データは、それぞれに接続されて
いる基本インタフェース回路１１０３1 ，…，１１０３
n で共通フォーマットに変換された後、分離多重回路１
１０２によって多重化され、図示しない加入者系交換局
に送出される。加入者回路１１０６1 ，…，１１０６ n
からの通信データは、それぞれに接続されている加入者
用変換回路１１０４1，…，１１０４n で共通フォーマ
ットに変換された後、分離多重回路１１０２によって多
重化され、図示しない加入者系交換局に送出されること
になる。また、図示しない加入者系交換局から送出され
た多重信号は、分離多重回路１１０２によって対応する
インタフェースを有する変換回路に分配され、それぞれ
のインタフェース変換回路において個別フォーマットに
変換される。
１１０５n からの通信データは、それぞれに接続されて
いる基本インタフェース回路１１０３1 ，…，１１０３
n で共通フォーマットに変換された後、分離多重回路１
１０２によって多重化され、図示しない加入者系交換局
に送出される。加入者回路１１０６1 ，…，１１０６ n
からの通信データは、それぞれに接続されている加入者
用変換回路１１０４1，…，１１０４n で共通フォーマ
ットに変換された後、分離多重回路１１０２によって多
重化され、図示しない加入者系交換局に送出されること
になる。また、図示しない加入者系交換局から送出され
た多重信号は、分離多重回路１１０２によって対応する
インタフェースを有する変換回路に分配され、それぞれ
のインタフェース変換回路において個別フォーマットに
変換される。
【０００５】以前の加入者系交換機では、回線の１フレ
ーム内で表わされる基本インタフェース回路のフォーマ
ット構成と加入者回路のフォーマット構成が異なるた
め、そのまま多重化して通信することが不可能であっ
た。しかし、このインタフェース変換装置では、加入者
回路の８ビットのフォーマット構成に合わせるために、
８ビットの音声信号と１ビットの制御信号からなる基本
インタフェース回路のフォーマット構成の組み替えを行
うようになっている。このようにフォーマット構成を再
構成することにより、複数の異なるフォーマット構成を
もつ回線に対して、１つの多重装置で容易に多重化する
ことができる。
ーム内で表わされる基本インタフェース回路のフォーマ
ット構成と加入者回路のフォーマット構成が異なるた
め、そのまま多重化して通信することが不可能であっ
た。しかし、このインタフェース変換装置では、加入者
回路の８ビットのフォーマット構成に合わせるために、
８ビットの音声信号と１ビットの制御信号からなる基本
インタフェース回路のフォーマット構成の組み替えを行
うようになっている。このようにフォーマット構成を再
構成することにより、複数の異なるフォーマット構成を
もつ回線に対して、１つの多重装置で容易に多重化する
ことができる。
【０００６】図１２は、このようなフォーマットの再構
成の内容を表わしたものである。３２ビット固定長のラ
インＬ１〜Ｌｎで構成される１フレーム１２２０では、
ラインＬ１には加入者回線伝送データ１２０１が、ライ
ンＬ４には基本インタフェース回線伝送データ１２１０
が、新フォーマットとして再構成されるようになってい
る。加入者回線音声データ１２０１は、３２ビットの伝
送データのうち、８ビットの音声データ１２０２と、８
ビットの無効ビット１２０３、１２０４、１２０５から
構成されている。また、基本インタフェース回線伝送デ
ータ１２１０は、３２ビットの伝送データのうち、８ビ
ットの有効通信データ１２１１、１２１２と、有効通信
データ１２１１に対応した１ビットの制御信号１２１３
と、有効通信データ１２１２に対応した１ビットの制御
信号１２１４と、６ビットの無効ビット１２１５と、８
ビットの無効ビット１２１６から構成されている。この
ように１ライン内で余分なビット位置に無効ビットを設
定することによって、加入者回線音声データ１２０１と
基本インタフェース回線伝送データ１２１０とも同じ３
２ビット長の１ラインデータとして認識することができ
るので、容易に多重化することができるようになる。
成の内容を表わしたものである。３２ビット固定長のラ
インＬ１〜Ｌｎで構成される１フレーム１２２０では、
ラインＬ１には加入者回線伝送データ１２０１が、ライ
ンＬ４には基本インタフェース回線伝送データ１２１０
が、新フォーマットとして再構成されるようになってい
る。加入者回線音声データ１２０１は、３２ビットの伝
送データのうち、８ビットの音声データ１２０２と、８
ビットの無効ビット１２０３、１２０４、１２０５から
構成されている。また、基本インタフェース回線伝送デ
ータ１２１０は、３２ビットの伝送データのうち、８ビ
ットの有効通信データ１２１１、１２１２と、有効通信
データ１２１１に対応した１ビットの制御信号１２１３
と、有効通信データ１２１２に対応した１ビットの制御
信号１２１４と、６ビットの無効ビット１２１５と、８
ビットの無効ビット１２１６から構成されている。この
ように１ライン内で余分なビット位置に無効ビットを設
定することによって、加入者回線音声データ１２０１と
基本インタフェース回線伝送データ１２１０とも同じ３
２ビット長の１ラインデータとして認識することができ
るので、容易に多重化することができるようになる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来のインタフェース変換装置では、収容する個々の回線
のフォーマット構成に対応した変換回路が必要になる。
そのため、通常は複数回線を収容できる変換回路を用い
るため、特定のフォーマット構成の変換回路を用いた場
合、他の加入者回線を効率的に収容できなくなる。ま
た、新たなフォーマット構成の加入者回線を収容すると
きには、従来の変換回路の制御回路などの変更が必要に
なるので、保守性にも問題がある。また、加入者回路に
対応した制御信号を出力する必要があるため、制御回路
のファームウェアの規模が大きくなり、作成や評価のた
めに設計期間が長くなってしまうという問題がある。
来のインタフェース変換装置では、収容する個々の回線
のフォーマット構成に対応した変換回路が必要になる。
そのため、通常は複数回線を収容できる変換回路を用い
るため、特定のフォーマット構成の変換回路を用いた場
合、他の加入者回線を効率的に収容できなくなる。ま
た、新たなフォーマット構成の加入者回線を収容すると
きには、従来の変換回路の制御回路などの変更が必要に
なるので、保守性にも問題がある。また、加入者回路に
対応した制御信号を出力する必要があるため、制御回路
のファームウェアの規模が大きくなり、作成や評価のた
めに設計期間が長くなってしまうという問題がある。
【０００８】そこで本発明の目的は、複数の異なるフォ
ーマット構成を有する回線を効率的に収容し、また収容
する回線に変更が生じても容易に変更できるインタフェ
ース変換装置を提供することにある。
ーマット構成を有する回線を効率的に収容し、また収容
する回線に変更が生じても容易に変更できるインタフェ
ース変換装置を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）伝送情報としての回線信号を収容するととも
に、収容する回線信号のフォーマットの種類を表わす加
入者識別信号を出力する加入者回線収容手段と、（ロ）
この伝送情報と加入者回路制御情報が多重化された回線
多重信号の受信を行うとともに、この加入者回線収容手
段と交換機としての上位局との間の回線多重信号の多重
分離を行う多重分配手段と、（ハ）この加入者回線収容
手段によって出力された加入者識別信号に基づいて加入
者回線収容手段が収容する回線のフォーマットの種類を
識別する識別手段と、（ニ）複数の互いに異なるフォー
マット構成の変換を行うための制御信号情報を記憶する
制御情報記憶手段と、（ホ）この制御情報記憶手段か
ら、識別手段による識別結果と多重分配手段によって分
離された加入者回路制御情報に対応した制御信号情報を
出力する制御情報出力手段と、（ヘ）この制御情報出力
手段から出力された制御信号情報に基づいて、多重分配
手段へ入出力される回線信号のフォーマット構成と加入
者回線収容手段に入出力される回線信号のフォーマット
構成の変換を行うフォーマット変換手段とをインタフェ
ース変換装置に具備させる。
は、（イ）伝送情報としての回線信号を収容するととも
に、収容する回線信号のフォーマットの種類を表わす加
入者識別信号を出力する加入者回線収容手段と、（ロ）
この伝送情報と加入者回路制御情報が多重化された回線
多重信号の受信を行うとともに、この加入者回線収容手
段と交換機としての上位局との間の回線多重信号の多重
分離を行う多重分配手段と、（ハ）この加入者回線収容
手段によって出力された加入者識別信号に基づいて加入
者回線収容手段が収容する回線のフォーマットの種類を
識別する識別手段と、（ニ）複数の互いに異なるフォー
マット構成の変換を行うための制御信号情報を記憶する
制御情報記憶手段と、（ホ）この制御情報記憶手段か
ら、識別手段による識別結果と多重分配手段によって分
離された加入者回路制御情報に対応した制御信号情報を
出力する制御情報出力手段と、（ヘ）この制御情報出力
手段から出力された制御信号情報に基づいて、多重分配
手段へ入出力される回線信号のフォーマット構成と加入
者回線収容手段に入出力される回線信号のフォーマット
構成の変換を行うフォーマット変換手段とをインタフェ
ース変換装置に具備させる。
【００１０】すなわち請求項１記載の発明では、識別手
段により接続されている加入者回路のインタフェースの
種類を識別することができるようにしている。さらに、
この識別結果と多重分配手段によって分離された加入者
回路制御情報に基づいて制御情報記憶手段に記憶され
た、異なるフォーマット構成の変換を行うための制御信
号情報を得ることができるようにしている。これによ
り、異なるインタフェースを有する加入者回路に対して
共通の制御信号を用いることができるため、簡易なファ
ームウェアで異なるインタフェースを有する加入者回路
の回線を効率的に収容できるようになる。さらに収容回
線の構成に変更が生じても容易に対応することができる
ようになる。
段により接続されている加入者回路のインタフェースの
種類を識別することができるようにしている。さらに、
この識別結果と多重分配手段によって分離された加入者
回路制御情報に基づいて制御情報記憶手段に記憶され
た、異なるフォーマット構成の変換を行うための制御信
号情報を得ることができるようにしている。これによ
り、異なるインタフェースを有する加入者回路に対して
共通の制御信号を用いることができるため、簡易なファ
ームウェアで異なるインタフェースを有する加入者回路
の回線を効率的に収容できるようになる。さらに収容回
線の構成に変更が生じても容易に対応することができる
ようになる。
【００１１】請求項２記載の発明では、（イ）伝送情報
としての回線信号を収容するとともに、収容する回線信
号のフォーマットの種類を表わす加入者識別信号を出力
する加入者回線収容手段と、（ロ）伝送情報と加入者回
路制御情報が多重化された回線多重信号の受信を行うと
ともに、この加入者回線収容手段と交換機としての上位
局との間の回線多重信号の多重分離を行う多重分配手段
と、（ハ）加入者回線収容手段によって出力された加入
者識別信号に基づいて加入者回線収容手段が収容する回
線のフォーマットの種類を識別する識別手段と、（ニ）
この識別手段による識別結果と前記多重分配手段によっ
て分離された加入者回路制御情報に基づいた個別制御信
号を出力する個別制御手段と、（ホ）識別手段の識別結
果に対応したタイミング制御信号を出力するタイミング
制御手段と、（ヘ）個別制御信号とこのタイミング制御
信号に基づいて、多重分配手段へ入出力される回線信号
のフォーマット構成と加入者回線収容手段に入出力され
る回線信号のフォーマット構成の変換を行うフォーマッ
ト変換手段とをインタフェース変換装置に具備させる。
としての回線信号を収容するとともに、収容する回線信
号のフォーマットの種類を表わす加入者識別信号を出力
する加入者回線収容手段と、（ロ）伝送情報と加入者回
路制御情報が多重化された回線多重信号の受信を行うと
ともに、この加入者回線収容手段と交換機としての上位
局との間の回線多重信号の多重分離を行う多重分配手段
と、（ハ）加入者回線収容手段によって出力された加入
者識別信号に基づいて加入者回線収容手段が収容する回
線のフォーマットの種類を識別する識別手段と、（ニ）
この識別手段による識別結果と前記多重分配手段によっ
て分離された加入者回路制御情報に基づいた個別制御信
号を出力する個別制御手段と、（ホ）識別手段の識別結
果に対応したタイミング制御信号を出力するタイミング
制御手段と、（ヘ）個別制御信号とこのタイミング制御
信号に基づいて、多重分配手段へ入出力される回線信号
のフォーマット構成と加入者回線収容手段に入出力され
る回線信号のフォーマット構成の変換を行うフォーマッ
ト変換手段とをインタフェース変換装置に具備させる。
【００１２】すなわち請求項２記載の発明では、識別手
段により接続されている加入者回路のインタフェースの
種類を識別することができるようにしている。さらに、
この識別結果と多重分配手段によって分離された加入者
回路制御情報に基づいて個別制御信号とタイミング制御
信号によってフォーマット変換を行うようにしている。
これにより、異なるインタフェースを有する加入者回路
に対して共通の制御信号を用いることができるため、小
規模で容易に異なるインタフェースを有する加入者回路
の回線を効率的に収容できるようになる。
段により接続されている加入者回路のインタフェースの
種類を識別することができるようにしている。さらに、
この識別結果と多重分配手段によって分離された加入者
回路制御情報に基づいて個別制御信号とタイミング制御
信号によってフォーマット変換を行うようにしている。
これにより、異なるインタフェースを有する加入者回路
に対して共通の制御信号を用いることができるため、小
規模で容易に異なるインタフェースを有する加入者回路
の回線を効率的に収容できるようになる。
【００１３】請求項３記載の発明では、請求項２記載の
インタフェース変換装置で、個別制御手段は、識別手段
の識別結果と加入者回路制御情報に対応した個別制御信
号情報を記憶する個別制御信号記憶手段を有し、この個
別制御信号記憶手段から、識別結果と加入者回路制御情
報に基づいて個別制御信号を出力することを特徴として
いる。
インタフェース変換装置で、個別制御手段は、識別手段
の識別結果と加入者回路制御情報に対応した個別制御信
号情報を記憶する個別制御信号記憶手段を有し、この個
別制御信号記憶手段から、識別結果と加入者回路制御情
報に基づいて個別制御信号を出力することを特徴として
いる。
【００１４】すなわち請求項３記載の発明では、個別制
御信号を個別制御信号記憶手段から出力するようにして
いる。これにより、個別制御信号記憶手段の記憶内容を
変更すれば、簡易なファームウェアで異なるインタフェ
ースを有する加入者回路の回線を効率的に収容でき、収
容回線の構成に変更が生じても容易に対応することがで
きるようになる。
御信号を個別制御信号記憶手段から出力するようにして
いる。これにより、個別制御信号記憶手段の記憶内容を
変更すれば、簡易なファームウェアで異なるインタフェ
ースを有する加入者回路の回線を効率的に収容でき、収
容回線の構成に変更が生じても容易に対応することがで
きるようになる。
【００１５】請求項４記載の発明では、請求項２記載の
インタフェース変換装置で、タイミング制御手段は、識
別手段の識別結果に対応したタイミング制御信号情報を
記憶するタイミング制御信号記憶手段と、このタイミン
グ制御信号記憶手段から、識別結果に基づいてタイミン
グ制御信号を出力することを特徴としている。
インタフェース変換装置で、タイミング制御手段は、識
別手段の識別結果に対応したタイミング制御信号情報を
記憶するタイミング制御信号記憶手段と、このタイミン
グ制御信号記憶手段から、識別結果に基づいてタイミン
グ制御信号を出力することを特徴としている。
【００１６】すなわち請求項４記載の発明では、タイミ
ング制御信号をタイミング制御信号記憶手段から出力す
るようにしている。これにより、タイミング制御信号記
憶手段の記憶内容を変更すれば、簡易なファームウェア
で異なるインタフェースを有する加入者回路の回線を効
率的に収容でき、収容回線の構成に変更が生じても容易
に対応することができるようになる。
ング制御信号をタイミング制御信号記憶手段から出力す
るようにしている。これにより、タイミング制御信号記
憶手段の記憶内容を変更すれば、簡易なファームウェア
で異なるインタフェースを有する加入者回路の回線を効
率的に収容でき、収容回線の構成に変更が生じても容易
に対応することができるようになる。
【００１７】
【００１８】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１９】図１は本発明の一実施例におけるインタフ
ェース変換装置の構成を表わしたものである。以下、こ
のインタフェース変換装置が２．０４８Ｍｂｐｓのイン
タフェースを有し、４回線を収容した８種類の加入者回
路で、交換機である上位局からの制御信号が１６種類で
あるとする。このインタフェース変換装置は、回線制御
部１０１と、複数のインタフェース変換回路１０２1 ，
１０２2 ，…，１０２ n とを有している。これらのイン
タフェース変換回路１０２1 ，１０２2 ，…，１０２n
には、それぞれ異なるフォーマット構成を有する加入者
回路１０３1 ，１０３2 ，…，１０３n が接続されてい
る。インタフェース変換回路１０２2 ，…，１０２n の
構成は、インタフェース変換回路１０２1 のそれと基本
的に同一であるので、これらの変換回路の図示は省略す
る。したがって、このインタフェース変換装置について
は、インタフェース変換回路１０２1 に着目して説明を
行う。
ェース変換装置の構成を表わしたものである。以下、こ
のインタフェース変換装置が２．０４８Ｍｂｐｓのイン
タフェースを有し、４回線を収容した８種類の加入者回
路で、交換機である上位局からの制御信号が１６種類で
あるとする。このインタフェース変換装置は、回線制御
部１０１と、複数のインタフェース変換回路１０２1 ，
１０２2 ，…，１０２ n とを有している。これらのイン
タフェース変換回路１０２1 ，１０２2 ，…，１０２n
には、それぞれ異なるフォーマット構成を有する加入者
回路１０３1 ，１０３2 ，…，１０３n が接続されてい
る。インタフェース変換回路１０２2 ，…，１０２n の
構成は、インタフェース変換回路１０２1 のそれと基本
的に同一であるので、これらの変換回路の図示は省略す
る。したがって、このインタフェース変換装置について
は、インタフェース変換回路１０２1 に着目して説明を
行う。
【００２０】回線制御部１０１は、外部の図示しない上
位局からの多重信号を入出力する上位多重分配回路１０
４と、この上位多重分配回路１０４に接続されている制
御回路１０５と下位多重分配回路１０６から構成されて
いる。制御回路１０５は、上位局から入力された多重信
号に多重化された制御信号が、上位多重分配回路１０４
によって分離されて入力されるようになっている。下位
多重分配回路１０６は、上位多重分配回路１０４から回
線信号が入力されたときには、その多重化された回線信
号を対応する加入者回路１０３1 ，１０３2 ，…，１０
３n に対して分配するようになっている。このとき、イ
ンタフェース変換回路では、それぞれの加入者回路に対
応した個別フォーマットに変換するようになっている。
また、下位多重分配回路１０６は、インタフェース変換
回路１０２1 ，１０２2 ，…，１０２n から伝送信号１
１７1 ，１１７2 ，…，１１７n が出力されるときに
は、上位多重分配回路１０４に対して、これらの伝送信
号を多重して出力するようになっている。これらの伝送
信号１１７1 ，１１７2 ，…，１１７n は、インタフェ
ース変換回路１０２1 ，１０２2 ，…，１０２n によっ
て、それぞれの加入者回路のインタフェースの個別フォ
ーマットから共通フォーマットへ変換されている。この
共通フォーマットは、回線制御部１０１から上位局へ送
出されるときのフォーマット構成である。
位局からの多重信号を入出力する上位多重分配回路１０
４と、この上位多重分配回路１０４に接続されている制
御回路１０５と下位多重分配回路１０６から構成されて
いる。制御回路１０５は、上位局から入力された多重信
号に多重化された制御信号が、上位多重分配回路１０４
によって分離されて入力されるようになっている。下位
多重分配回路１０６は、上位多重分配回路１０４から回
線信号が入力されたときには、その多重化された回線信
号を対応する加入者回路１０３1 ，１０３2 ，…，１０
３n に対して分配するようになっている。このとき、イ
ンタフェース変換回路では、それぞれの加入者回路に対
応した個別フォーマットに変換するようになっている。
また、下位多重分配回路１０６は、インタフェース変換
回路１０２1 ，１０２2 ，…，１０２n から伝送信号１
１７1 ，１１７2 ，…，１１７n が出力されるときに
は、上位多重分配回路１０４に対して、これらの伝送信
号を多重して出力するようになっている。これらの伝送
信号１１７1 ，１１７2 ，…，１１７n は、インタフェ
ース変換回路１０２1 ，１０２2 ，…，１０２n によっ
て、それぞれの加入者回路のインタフェースの個別フォ
ーマットから共通フォーマットへ変換されている。この
共通フォーマットは、回線制御部１０１から上位局へ送
出されるときのフォーマット構成である。
【００２１】インタフェース変換回路１０２1 は、加入
者回路１０３1 からの加入者識別信号１１１1 が接続さ
れているインタフェース識別回路１０７と、このインタ
フェース識別回路１０７から出力された識別結果信号１
１２と制御回路１０５から出力された制御信号１１３に
基づいて個別制御信号１１４を出力する制御信号変換回
路１０８と、インタフェース識別回路１０７から出力さ
れた識別結果信号１１２に基づいてタイミング制御信号
１１５を出力するタイミング信号生成回路１０９と、こ
の個別制御信号１１４とタイミング制御信号１１５に基
づいて下位多重分配回路１０６と加入者回路１０３1 と
の間の信号のフォーマット構成の変更を行うフォーマッ
ト変換回路１１０から構成されている。
者回路１０３1 からの加入者識別信号１１１1 が接続さ
れているインタフェース識別回路１０７と、このインタ
フェース識別回路１０７から出力された識別結果信号１
１２と制御回路１０５から出力された制御信号１１３に
基づいて個別制御信号１１４を出力する制御信号変換回
路１０８と、インタフェース識別回路１０７から出力さ
れた識別結果信号１１２に基づいてタイミング制御信号
１１５を出力するタイミング信号生成回路１０９と、こ
の個別制御信号１１４とタイミング制御信号１１５に基
づいて下位多重分配回路１０６と加入者回路１０３1 と
の間の信号のフォーマット構成の変更を行うフォーマッ
ト変換回路１１０から構成されている。
【００２２】このインタフェース変換装置は、加入者回
路１０３1 が出力する加入者識別信号１１１1 より、こ
の加入者回路のインタフェースの種類を識別することが
できるようになっている。加入者回路のインタフェース
の種類を識別した結果である識別結果信号１１２に基づ
いて、制御信号変換回路１１４とタイミング信号生成回
路１１５から出力した制御信号１１４，１１５により、
回線制御部１０１と加入者回路１０３1 の間の信号フォ
ーマット構成の変更を行うことができるようになってい
る。
路１０３1 が出力する加入者識別信号１１１1 より、こ
の加入者回路のインタフェースの種類を識別することが
できるようになっている。加入者回路のインタフェース
の種類を識別した結果である識別結果信号１１２に基づ
いて、制御信号変換回路１１４とタイミング信号生成回
路１１５から出力した制御信号１１４，１１５により、
回線制御部１０１と加入者回路１０３1 の間の信号フォ
ーマット構成の変更を行うことができるようになってい
る。
【００２３】図２は、図１に示した加入者回路の構成の
要部を表わしたものである。この加入者回路は、前述し
たように４回線を収容するため、加入者多重回路２０１
から４回線の加入者端末２０６に対応する加入者インタ
フェース回路２０２，２０３，２０４，２０５に接続さ
れている。加入者端末２０６からの伝送信号は、加入者
多重回路２０１によって多重化されて、対応するインタ
フェース変換回路１０２に対して出力されるようになっ
ている。また、対応するインタフェース変換回路１０２
から入力されている多重信号１１６は、加入者多重回路
２０１によって着信先である加入者インタフェース回路
２０２，２０３，２０４，２０５のいずれかに分離され
て入力されるようになっている。
要部を表わしたものである。この加入者回路は、前述し
たように４回線を収容するため、加入者多重回路２０１
から４回線の加入者端末２０６に対応する加入者インタ
フェース回路２０２，２０３，２０４，２０５に接続さ
れている。加入者端末２０６からの伝送信号は、加入者
多重回路２０１によって多重化されて、対応するインタ
フェース変換回路１０２に対して出力されるようになっ
ている。また、対応するインタフェース変換回路１０２
から入力されている多重信号１１６は、加入者多重回路
２０１によって着信先である加入者インタフェース回路
２０２，２０３，２０４，２０５のいずれかに分離され
て入力されるようになっている。
【００２４】加入者回路１０３1 は、加入者回路のイン
タフェースの種類を特定する加入者識別信号１１１1 を
出力するようになっている。このインタフェース変換装
置では、８種類の加入者回路があるので３ビット信号で
構成されている。この加入者回路が、タイプＡならば
“０００”とし、タイプＢならば“００１”とすること
によって、インタフェース変換回路１０２1 のインタフ
ェース識別回路は、接続されている加入者回路１０３1
のインタフェースの種類を識別することができるように
なる。
タフェースの種類を特定する加入者識別信号１１１1 を
出力するようになっている。このインタフェース変換装
置では、８種類の加入者回路があるので３ビット信号で
構成されている。この加入者回路が、タイプＡならば
“０００”とし、タイプＢならば“００１”とすること
によって、インタフェース変換回路１０２1 のインタフ
ェース識別回路は、接続されている加入者回路１０３1
のインタフェースの種類を識別することができるように
なる。
【００２５】図３は、このような加入者識別信号をイン
タフェース識別回路に出力する信号を具体的に表わした
ものである。このように、加入者回路１０３1 側で加入
者識別出力部３０１を備え、論理レベルの“Ｈ”を
“１”に、論理レベルの“Ｌ”を“０”に対応させるこ
とによって、インタフェース変換回路１０２1 に異なる
インタフェースを有する加入者回路を接続させると、こ
の加入者識別信号をインタフェース識別回路１０７でデ
コードして認識することができるようになっている。例
えば、加入者識別出力部３０２は、加入者識別信号とし
て“００１”を出力するので、タイプＢの加入者回路と
して識別できる。
タフェース識別回路に出力する信号を具体的に表わした
ものである。このように、加入者回路１０３1 側で加入
者識別出力部３０１を備え、論理レベルの“Ｈ”を
“１”に、論理レベルの“Ｌ”を“０”に対応させるこ
とによって、インタフェース変換回路１０２1 に異なる
インタフェースを有する加入者回路を接続させると、こ
の加入者識別信号をインタフェース識別回路１０７でデ
コードして認識することができるようになっている。例
えば、加入者識別出力部３０２は、加入者識別信号とし
て“００１”を出力するので、タイプＢの加入者回路と
して識別できる。
【００２６】このようにインタフェース識別回路１０７
は、加入者回路１０３1 からの加入者識別信号１１１1
によって、接続されているインタフェースの種類を識別
した結果を識別結果信号１１２として出力するようにな
っている。この識別結果信号１１２は、制御信号変換回
路１０８とタイミング信号生成回路１０９に入力されて
いる。これらの制御信号変換回路１０８とタイミング信
号生成回路１０９から出力された個別制御信号１１４と
タイミング制御信号１１５により、回線制御部１０１側
の共通フォーマット構成の回線信号と加入者回路１０３
1 側の個別フォーマット構成の回線信号間のフォーマッ
ト構成を変換するようになっている。このような個別フ
ォーマット構成には、上位多重分配回路１０４によって
分離された音声信号と制御信号に対して個別フォーマッ
トがある。
は、加入者回路１０３1 からの加入者識別信号１１１1
によって、接続されているインタフェースの種類を識別
した結果を識別結果信号１１２として出力するようにな
っている。この識別結果信号１１２は、制御信号変換回
路１０８とタイミング信号生成回路１０９に入力されて
いる。これらの制御信号変換回路１０８とタイミング信
号生成回路１０９から出力された個別制御信号１１４と
タイミング制御信号１１５により、回線制御部１０１側
の共通フォーマット構成の回線信号と加入者回路１０３
1 側の個別フォーマット構成の回線信号間のフォーマッ
ト構成を変換するようになっている。このような個別フ
ォーマット構成には、上位多重分配回路１０４によって
分離された音声信号と制御信号に対して個別フォーマッ
トがある。
【００２７】図４は、図１に示した回線信号１１７1 の
共通フォーマットの構成を表わしたものである。この共
通フォーマット構成では、１フレームＦ1 は“回線１デ
ータ”４０１と、“回線２データ”４０２と、“回線３
データ”４０３と、“回線４データ”４０４から構成さ
れている。このようなフォーマット構成で、回線制御部
１０１からの上位局と回線信号の送受を行うようになっ
ている。
共通フォーマットの構成を表わしたものである。この共
通フォーマット構成では、１フレームＦ1 は“回線１デ
ータ”４０１と、“回線２データ”４０２と、“回線３
データ”４０３と、“回線４データ”４０４から構成さ
れている。このようなフォーマット構成で、回線制御部
１０１からの上位局と回線信号の送受を行うようになっ
ている。
【００２８】図５は、図１に示した回線信号１１６1 の
音声信号の個別フォーマットの構成を表わしたものであ
る。この音声信号の個別フォーマット構成は、加入者回
路ごとに異なるものである。図５（ａ）の音声信号個別
フォーマット構成では、１フレームＦ1 は「“回線１デ
ータ”，“未使用領域”，“回線２データ”，“未使用
領域”，“回線３データ”，“未使用領域”，“回線４
データ”，“未使用領域”」５０１のように構成され
て、４回線を多重するようになっている。図５（ｂ）の
音声信号個別フォーマット構成では、１フレームＦ
1 は、「“回線１データ”，“回線２データ”，“回線
３データ”，“回線４データ”」５１０のように構成さ
れて、４回線を多重するようになっている。図５（ｃ）
の音声信号個別フォーマット構成では、１フレームＦ1
は、「“回線４データ”，“回線３データ”，“回線２
データ”，“回線１データ”」５２０のように構成され
て、４回線を多重するようになっている。
音声信号の個別フォーマットの構成を表わしたものであ
る。この音声信号の個別フォーマット構成は、加入者回
路ごとに異なるものである。図５（ａ）の音声信号個別
フォーマット構成では、１フレームＦ1 は「“回線１デ
ータ”，“未使用領域”，“回線２データ”，“未使用
領域”，“回線３データ”，“未使用領域”，“回線４
データ”，“未使用領域”」５０１のように構成され
て、４回線を多重するようになっている。図５（ｂ）の
音声信号個別フォーマット構成では、１フレームＦ
1 は、「“回線１データ”，“回線２データ”，“回線
３データ”，“回線４データ”」５１０のように構成さ
れて、４回線を多重するようになっている。図５（ｃ）
の音声信号個別フォーマット構成では、１フレームＦ1
は、「“回線４データ”，“回線３データ”，“回線２
データ”，“回線１データ”」５２０のように構成され
て、４回線を多重するようになっている。
【００２９】図６は、図１に示した回線信号１１６1 の
制御信号の個別フォーマットの構成を表わしたものであ
る。図６（ａ）の制御信号個別フォーマット構成では、
８マルチフレームのうちフレーム１（Ｆ1 ）に“制御信
号１”６０１、フレーム２（Ｆ2 ）に“制御信号２”６
０２、…、フレーム３（Ｆ8 ）に“制御信号８”６０３
のように制御信号を送出するようになっている。図６
（ｂ）の制御信号個別フォーマット構成では、８マルチ
フレームのうちフレーム１（Ｆ1 ）に“制御信号１”６
１１、フレーム２（Ｆ2 ）に“制御信号２”６１２、フ
レーム３（Ｆ3 ）に“制御信号３”６１３、…のように
制御信号を送出するようになっている。図６（ｃ）の制
御信号個別フォーマット構成では、８マルチフレームの
うちフレーム１（Ｆ1 ）に“制御信号１”６２１、フレ
ーム２（Ｆ2 ）に“制御信号１”６２２、フレーム３
（Ｆ3 ）に“制御信号１”６２３、…のように制御信号
を送出するようになっている。図５のような個別フォー
マット構成の音声信号と、図６のような個別フォーマッ
ト構成の制御信号との組み合わせにより前述した８種類
のインタフェースを有する加入者回路がある。
制御信号の個別フォーマットの構成を表わしたものであ
る。図６（ａ）の制御信号個別フォーマット構成では、
８マルチフレームのうちフレーム１（Ｆ1 ）に“制御信
号１”６０１、フレーム２（Ｆ2 ）に“制御信号２”６
０２、…、フレーム３（Ｆ8 ）に“制御信号８”６０３
のように制御信号を送出するようになっている。図６
（ｂ）の制御信号個別フォーマット構成では、８マルチ
フレームのうちフレーム１（Ｆ1 ）に“制御信号１”６
１１、フレーム２（Ｆ2 ）に“制御信号２”６１２、フ
レーム３（Ｆ3 ）に“制御信号３”６１３、…のように
制御信号を送出するようになっている。図６（ｃ）の制
御信号個別フォーマット構成では、８マルチフレームの
うちフレーム１（Ｆ1 ）に“制御信号１”６２１、フレ
ーム２（Ｆ2 ）に“制御信号１”６２２、フレーム３
（Ｆ3 ）に“制御信号１”６２３、…のように制御信号
を送出するようになっている。図５のような個別フォー
マット構成の音声信号と、図６のような個別フォーマッ
ト構成の制御信号との組み合わせにより前述した８種類
のインタフェースを有する加入者回路がある。
【００３０】再度、図１に戻って説明を行う。加入者識
別信号１１１1 によってインタフェースの種類を識別し
た結果、このインタフェースに対応した個別制御信号１
１４とタイミング制御信号１１５が生成される。個別制
御信号１１４は、制御信号変換回路１０８で識別結果信
号１１２と制御回路１０５から出力された制御信号１１
３に基づいて生成されるようになっている。制御信号変
換回路１０８は、識別結果信号１１２と制御信号１１３
から個別制御信号１１４を出力するようなメモリ構成と
なっている。
別信号１１１1 によってインタフェースの種類を識別し
た結果、このインタフェースに対応した個別制御信号１
１４とタイミング制御信号１１５が生成される。個別制
御信号１１４は、制御信号変換回路１０８で識別結果信
号１１２と制御回路１０５から出力された制御信号１１
３に基づいて生成されるようになっている。制御信号変
換回路１０８は、識別結果信号１１２と制御信号１１３
から個別制御信号１１４を出力するようなメモリ構成と
なっている。
【００３１】図７は、このような制御信号変換回路１０
８のメモリ構成の概要を表わしたものである。この制御
信号変換回路は、加入者回路のインタフェースの種類を
示す上位アドレス３ビット７０１と、上位局からの制御
信号１６種類を示す中位アドレス４ビット７０２と、下
位アドレス３ビット７０３の計１０ビットのアドレスに
対して、８ビット長のデータ７０４が出力されるように
なっている。
８のメモリ構成の概要を表わしたものである。この制御
信号変換回路は、加入者回路のインタフェースの種類を
示す上位アドレス３ビット７０１と、上位局からの制御
信号１６種類を示す中位アドレス４ビット７０２と、下
位アドレス３ビット７０３の計１０ビットのアドレスに
対して、８ビット長のデータ７０４が出力されるように
なっている。
【００３２】すなわち、図６（ａ）のように８マルチフ
レームで制御信号を送出する図３のタイプＡの加入者回
路に対して上位局からの制御信号１６種類のうち制御信
号５の制御を行うときには、上位アドレス３ビット７０
１はタイプＡを示す”０００”を、中位アドレス７０２
は制御信号５を示す”０１０１”を、８ビット長データ
７１０のビット０から７までに”加入者回路Ａタイプの
制御信号１”、”加入者回路Ａタイプの制御信号２”、
…、”加入者回路Ａタイプの制御信号８”を格納するよ
うにする。これにより、対応する制御信号は、下位アド
レス３ビット７０３を読み出すときに周期的に繰り返す
ことによって、計８ビットの制御信号としてデータ端子
から制御信号１〜８を出力するようになっている。ま
た、図６（ｂ）のように偶奇フレームで制御信号を交互
に送出する図３のタイプＢの加入者回路に対して制御信
号５の制御を行うときには、上位アドレス３ビットはタ
イプＢを示す”００１”を、中位アドレスは制御信号５
を示す”０１０１”を、データ７２０のビット０には”
加入者回路タイプＢの制御信号１”と、データ７２０の
ビット１には”加入者回路タイプＢの制御信号２”を格
納するようにする。データ７２１は、未使用領域として
使用されないようになっている。図６（ｃ）のように毎
フレーム同じ制御信号を送出する加入者回路タイプＣの
ときには、上位アドレス３ビット７０１はタイプＣを示
す”０１０”を、中位アドレス４ビット７０２は制御信
号１を示す”０００１”に対応するデータ端子のビット
０に対応する制御信号を格納するようにしておけば良
い。
レームで制御信号を送出する図３のタイプＡの加入者回
路に対して上位局からの制御信号１６種類のうち制御信
号５の制御を行うときには、上位アドレス３ビット７０
１はタイプＡを示す”０００”を、中位アドレス７０２
は制御信号５を示す”０１０１”を、８ビット長データ
７１０のビット０から７までに”加入者回路Ａタイプの
制御信号１”、”加入者回路Ａタイプの制御信号２”、
…、”加入者回路Ａタイプの制御信号８”を格納するよ
うにする。これにより、対応する制御信号は、下位アド
レス３ビット７０３を読み出すときに周期的に繰り返す
ことによって、計８ビットの制御信号としてデータ端子
から制御信号１〜８を出力するようになっている。ま
た、図６（ｂ）のように偶奇フレームで制御信号を交互
に送出する図３のタイプＢの加入者回路に対して制御信
号５の制御を行うときには、上位アドレス３ビットはタ
イプＢを示す”００１”を、中位アドレスは制御信号５
を示す”０１０１”を、データ７２０のビット０には”
加入者回路タイプＢの制御信号１”と、データ７２０の
ビット１には”加入者回路タイプＢの制御信号２”を格
納するようにする。データ７２１は、未使用領域として
使用されないようになっている。図６（ｃ）のように毎
フレーム同じ制御信号を送出する加入者回路タイプＣの
ときには、上位アドレス３ビット７０１はタイプＣを示
す”０１０”を、中位アドレス４ビット７０２は制御信
号１を示す”０００１”に対応するデータ端子のビット
０に対応する制御信号を格納するようにしておけば良
い。
【００３３】タイミング制御信号１１５は、タイミング
信号生成回路１０９で加入者識別結果１１１1 による識
別結果信号１１２から生成されるようになっている。こ
のタイミング信号生成回路１０９は、制御信号変換回路
１０８と同じように識別結果信号１１２からタイミング
制御信号１１５を出力するようなメモリ構成となってい
る。
信号生成回路１０９で加入者識別結果１１１1 による識
別結果信号１１２から生成されるようになっている。こ
のタイミング信号生成回路１０９は、制御信号変換回路
１０８と同じように識別結果信号１１２からタイミング
制御信号１１５を出力するようなメモリ構成となってい
る。
【００３４】図８は、このようなタイミング信号生成回
路１０９のメモリ構成の概要を表わしたものである。こ
のタイミング信号生成回路は、加入者回路のインタフェ
ースの種類を示す上位アドレス３ビット８０１と、２．
０４８Ｍｂｐｓのインタフェース１フレーム分の８ビッ
ト８０２から、タイミング制御信号１１５を出力するよ
うになっている。出力データ８０３は、１フレーム２５
６ビット分に必要なタイミング制御信号のビット分だけ
格納されるようになっている。
路１０９のメモリ構成の概要を表わしたものである。こ
のタイミング信号生成回路は、加入者回路のインタフェ
ースの種類を示す上位アドレス３ビット８０１と、２．
０４８Ｍｂｐｓのインタフェース１フレーム分の８ビッ
ト８０２から、タイミング制御信号１１５を出力するよ
うになっている。出力データ８０３は、１フレーム２５
６ビット分に必要なタイミング制御信号のビット分だけ
格納されるようになっている。
【００３５】上述のような個別制御信号１１４とタイミ
ング制御信号１１５を用いて、個別フォーマット構成と
共通フォーマット構成の変換が、フォーマット変換回路
１１０で行われるようになっている。
ング制御信号１１５を用いて、個別フォーマット構成と
共通フォーマット構成の変換が、フォーマット変換回路
１１０で行われるようになっている。
【００３６】図９は、このようなフォーマット変換回路
１１０の構成の要部を表わしたものである。このフォー
マット変換回路は、メモリ９０１と、このメモリからの
読み出し値を選択するセレクタ９０２から構成されてい
る。メモリ９０１への入力データ９０３は、制御信号変
換回路１０８から個別制御信号１１４が供給されてお
り、メモリ９０１の制御信号９０４とセレクタ９０２の
セレクタ制御信号９０６は、タイミング信号生成回路１
０９から入力されるようになっている。このように、タ
イミング制御信号１０４をメモリ９０１への読み出し書
き込み信号とセレクタ制御信号として用いることによっ
て、個別フォーマット構成と共通フォーマット構成の変
換をするとともに、個別制御信号１１５を個別フォーマ
ット構成となる回線信号１１６1 に多重化するようにな
っている。
１１０の構成の要部を表わしたものである。このフォー
マット変換回路は、メモリ９０１と、このメモリからの
読み出し値を選択するセレクタ９０２から構成されてい
る。メモリ９０１への入力データ９０３は、制御信号変
換回路１０８から個別制御信号１１４が供給されてお
り、メモリ９０１の制御信号９０４とセレクタ９０２の
セレクタ制御信号９０６は、タイミング信号生成回路１
０９から入力されるようになっている。このように、タ
イミング制御信号１０４をメモリ９０１への読み出し書
き込み信号とセレクタ制御信号として用いることによっ
て、個別フォーマット構成と共通フォーマット構成の変
換をするとともに、個別制御信号１１５を個別フォーマ
ット構成となる回線信号１１６1 に多重化するようにな
っている。
【００３７】図１０は、このようなフォーマット変換回
路１１０で、タイミング制御信号１０４を用いて個別制
御信号１１５を多重化するときのタイミングチャートを
表わしたものである。図１０（ａ−１）〜（ａ−３）は
３ビットのタイミング制御信号１０４の信号のタイミン
グチャートである。図１０（ｂ−１）〜（ｂ−８）は、
メモリ９０１からの読み出しデータ線９０５を表わした
タイミングチャートである。図１０（ｃ）は、セレクタ
９０２から出力した多重信号９０７である。個別制御信
号９０３に８ビットデータが入力されたとすると、図１
０のＴ1 期間では、タイミング制御信号１０４は”００
０”であるから、個別制御信号９０３のビット０に当た
るデータ線（ｂ−１）のみを出力するようになってい
る。セレクタ９０２は、８入力セレクタとしてセレクタ
制御信号９０６の”０００”によりデータ線（ｂ−１）
を選択するため、多重信号９０７としてデータ線（ｂ−
１）を出力するようになっている。図１０のＴ2 期間で
は、タイミング制御信号１０４は”００１”であるか
ら、個別制御信号９０３のビット１に当たるデータ線
（ｂ−２）のみを出力するようになっている。セレクタ
９０２は、８入力セレクタとしてセレクタ制御信号９０
６の”００１”によりデータ線（ｂ−２）を選択するた
め、多重信号９０７としてデータ線（ｂ−２）を出力す
るようになっている。以上のようにＴ1 〜Ｔ8 期間にお
いて、個別制御信号９０３の８ビットデータを多重信号
９０７に多重化することができる。このようにタイミン
グ生成回路１０９のタイミング制御信号の記憶内容を変
更することによって、異なるフォーマットの多重化にも
対応することができるようになっている。
路１１０で、タイミング制御信号１０４を用いて個別制
御信号１１５を多重化するときのタイミングチャートを
表わしたものである。図１０（ａ−１）〜（ａ−３）は
３ビットのタイミング制御信号１０４の信号のタイミン
グチャートである。図１０（ｂ−１）〜（ｂ−８）は、
メモリ９０１からの読み出しデータ線９０５を表わした
タイミングチャートである。図１０（ｃ）は、セレクタ
９０２から出力した多重信号９０７である。個別制御信
号９０３に８ビットデータが入力されたとすると、図１
０のＴ1 期間では、タイミング制御信号１０４は”００
０”であるから、個別制御信号９０３のビット０に当た
るデータ線（ｂ−１）のみを出力するようになってい
る。セレクタ９０２は、８入力セレクタとしてセレクタ
制御信号９０６の”０００”によりデータ線（ｂ−１）
を選択するため、多重信号９０７としてデータ線（ｂ−
１）を出力するようになっている。図１０のＴ2 期間で
は、タイミング制御信号１０４は”００１”であるか
ら、個別制御信号９０３のビット１に当たるデータ線
（ｂ−２）のみを出力するようになっている。セレクタ
９０２は、８入力セレクタとしてセレクタ制御信号９０
６の”００１”によりデータ線（ｂ−２）を選択するた
め、多重信号９０７としてデータ線（ｂ−２）を出力す
るようになっている。以上のようにＴ1 〜Ｔ8 期間にお
いて、個別制御信号９０３の８ビットデータを多重信号
９０７に多重化することができる。このようにタイミン
グ生成回路１０９のタイミング制御信号の記憶内容を変
更することによって、異なるフォーマットの多重化にも
対応することができるようになっている。
【００３８】
【発明の効果】以上説明したように請求項１記載の発明
によれば、加入者回路のインタフェースを識別した結果
に対応したフォーマット変換のための制御信号を出力す
るようにしたので、異なるインタフェースを有する加入
者回路を効率的に収容でき、この収容構成の変更時にも
容易に対応することができるようになる。
によれば、加入者回路のインタフェースを識別した結果
に対応したフォーマット変換のための制御信号を出力す
るようにしたので、異なるインタフェースを有する加入
者回路を効率的に収容でき、この収容構成の変更時にも
容易に対応することができるようになる。
【００３９】さらに、請求項２記載の発明によれば、加
入者回路のインタフェースを識別した結果に基づいて個
別制御信号とタイミング制御信号を生成するようにした
ので、異なるインタフェースを有する加入者回路に対し
て共通の制御信号を用いることができるため、小規模で
異なるインタフェースを有する加入者の回線の収容とそ
の収容構成の変更ができるようになる。
入者回路のインタフェースを識別した結果に基づいて個
別制御信号とタイミング制御信号を生成するようにした
ので、異なるインタフェースを有する加入者回路に対し
て共通の制御信号を用いることができるため、小規模で
異なるインタフェースを有する加入者の回線の収容とそ
の収容構成の変更ができるようになる。
【００４０】さらに、請求項３記載の発明によれば、個
別制御信号情報をメモリ構成としたので、異なるインタ
フェースを有する加入者回路の回線の効率的な収容と収
容構成の変更を簡易なファームウェアで実現することが
できるようになる。
別制御信号情報をメモリ構成としたので、異なるインタ
フェースを有する加入者回路の回線の効率的な収容と収
容構成の変更を簡易なファームウェアで実現することが
できるようになる。
【００４１】さらに、請求項４記載の発明によれば、タ
イミング制御信号情報をメモリ構成としたので、異なる
インタフェースを有する加入者回路の効率的な収容と収
容構成の変更を簡易なファームウェアで実現することが
できるようになる。
イミング制御信号情報をメモリ構成としたので、異なる
インタフェースを有する加入者回路の効率的な収容と収
容構成の変更を簡易なファームウェアで実現することが
できるようになる。
【図１】 本発明の一実施例におけるインタフェース変
換装置の構成の要部を表わしたブロック図である。
換装置の構成の要部を表わしたブロック図である。
【図２】 本実施例の図１に示した加入者回路１０３の
構成の要部を具体的に表わしたブロック図である。
構成の要部を具体的に表わしたブロック図である。
【図３】 本実施例の図１に示した加入者識別信号１１
１の生成回路を表わしたものである。
１の生成回路を表わしたものである。
【図４】 本実施例の回線信号１１７の共通フォーマッ
ト構成を表わした説明図である。
ト構成を表わした説明図である。
【図５】 本実施例の回線信号１１６の音声信号の個別
フォーマット構成を表わした説明図である。
フォーマット構成を表わした説明図である。
【図６】 本実施例の回線信号１１６の制御信号の個別
フォーマット構成を表わした説明図である。
フォーマット構成を表わした説明図である。
【図７】 本実施例の図１に示した制御信号変換回路１
０８のメモリ構成の概要を表わした説明図である。
０８のメモリ構成の概要を表わした説明図である。
【図８】 本実施例の図１に示したタイミング信号生成
回路１０９のメモリ構成の概要を表わした説明図であ
る。
回路１０９のメモリ構成の概要を表わした説明図であ
る。
【図９】 本実施例の図１に示したフォーマット変換回
路１１０の構成の概要を表わしたブロック図である。
路１１０の構成の概要を表わしたブロック図である。
【図１０】 本実施例の個別制御信号の多重化を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図１１】 従来のインタフェース変換装置の構成の要
部を表わしたブロック図である。
部を表わしたブロック図である。
【図１２】 従来のインタフェース変換装置で、回線信
号フォーマットの再構成の様子を表わした説明図であ
る。
号フォーマットの再構成の様子を表わした説明図であ
る。
１０１ 回線制御部 １０２1 ，１０２2 ，…，１０２n インタフェース変
換回路 １０３1 ，１０３2 ，…，１０３n 加入者回路 １０４ 上位多重分配回路 １０５ 制御回路 １０６ 下位多重分配回路 １０７ インタフェース識別回路 １０８ 制御信号変換回路 １０９ タイミング信号生成回路 １１０ フォーマット変換回路 １１１1 ，１１１2 ，…，１１１n 加入者回路識別信
号 １１２ 識別結果信号 １１３ 制御信号 １１４ 個別制御信号 １１５ タイミング信号 １１６1 ，１１６2 ，…，１１６n 加入者回路固有フ
ォーマット信号 １１７1 ，１１７2 ，…，１１７n 共通フォーマット
信号 ２０１ 多重回路 ２０２，２０３，２０４，２０５ 加入者インタフェー
ス回路 ２０６ 加入者端末 ３０１ 加入者回路タイプＡ ３０２ 加入者回路タイプＢ
換回路 １０３1 ，１０３2 ，…，１０３n 加入者回路 １０４ 上位多重分配回路 １０５ 制御回路 １０６ 下位多重分配回路 １０７ インタフェース識別回路 １０８ 制御信号変換回路 １０９ タイミング信号生成回路 １１０ フォーマット変換回路 １１１1 ，１１１2 ，…，１１１n 加入者回路識別信
号 １１２ 識別結果信号 １１３ 制御信号 １１４ 個別制御信号 １１５ タイミング信号 １１６1 ，１１６2 ，…，１１６n 加入者回路固有フ
ォーマット信号 １１７1 ，１１７2 ，…，１１７n 共通フォーマット
信号 ２０１ 多重回路 ２０２，２０３，２０４，２０５ 加入者インタフェー
ス回路 ２０６ 加入者端末 ３０１ 加入者回路タイプＡ ３０２ 加入者回路タイプＢ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/02 H04L 12/50 H04Q 1/30 - 1/56 H04Q 3/42 H04Q 3/52 - 3/62 H04Q 3/70 - 3/74 H04Q 11/00 - 11/04
Claims (4)
- 【請求項１】 伝送情報としての回線信号を収容すると
ともに、収容する回線信号のフォーマットの種類を表わ
す加入者識別信号を出力する加入者回線収容手段と、 前記伝送情報と加入者回路制御情報が多重化された回線
多重信号の受信を行うとともに、この加入者回線収容手
段と交換機としての上位局との間の回線多重信号の多重
分離を行う多重分配手段と、 前記加入者回線収容手段によって出力された加入者識別
信号に基づいて加入者回線収容手段が収容する回線のフ
ォーマットの種類を識別する識別手段と、 複数の互いに異なるフォーマット構成の変換を行うため
の制御信号情報を記憶する制御情報記憶手段と、 この制御情報記憶手段から、前記識別手段による識別結
果と前記多重分配手段によって分離された前記加入者回
路制御情報に対応した制御信号情報を出力する制御情報
出力手段と、 この制御情報出力手段から出力された制御信号情報に基
づいて、前記多重分配手段へ入出力される回線信号のフ
ォーマット構成と前記加入者回線収容手段に入出力され
る回線信号のフォーマット構成の変換を行うフォーマッ
ト変換手段とを具備することを特徴とするインタフェー
ス変換装置。 - 【請求項２】 伝送情報としての回線信号を収容すると
ともに、収容する回線信号のフォーマットの種類を表わ
す加入者識別信号を出力する加入者回線収容手段と、 前記伝送情報と加入者回路制御情報が多重化された回線
多重信号の受信を行うとともに、この加入者回線収容手
段と交換機としての上位局との間の回線多重信号の多重
分離を行う多重分配手段と、 前記加入者回線収容手段によって出力された加入者識別
信号に基づいて加入者回線収容手段が収容する回線のフ
ォーマットの種類を識別する識別手段と、 この識別手段による識別結果と前記多重分配手段によっ
て分離された前記加入者回路制御情報に基づいた個別制
御信号を出力する個別制御手段と、 前記識別手段の識別結果に対応したタイミング制御信号
を出力するタイミング制御手段と、 前記個別制御信号とこのタイミング制御信号に基づい
て、前記多重分配手段へ入出力される回線信号のフォー
マット構成と前記加入者回線収容手段に入出力される回
線信号のフォーマット構成の変換を行うフォーマット変
換手段とを具備することを特徴とするインタフェース変
換装置。 - 【請求項３】 前記個別制御手段は、前記識別手段の識
別結果と前記加入者回路制御情報に対応した個別制御信
号情報を記憶する個別制御信号記憶手段を有し、この個
別制御信号記憶手段から、前記識別結果と前記加入者回
路制御情報に基づいて個別制御信号を出力することを特
徴とする請求項２記載のインタフェース変換装置。 - 【請求項４】 前記タイミング制御手段は、前記識別手
段の識別結果に対応したタイミング制御信号情報を記憶
するタイミング制御信号記憶手段を有し、このタイミン
グ制御信号記憶手段から、この識別結果に基づいてタイ
ミング制御信号を出力することを特徴とする請求項２記
載のインタフェース変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09253029A JP3116872B2 (ja) | 1997-09-18 | 1997-09-18 | インタフェース変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09253029A JP3116872B2 (ja) | 1997-09-18 | 1997-09-18 | インタフェース変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198586A JPH1198586A (ja) | 1999-04-09 |
| JP3116872B2 true JP3116872B2 (ja) | 2000-12-11 |
Family
ID=17245496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09253029A Expired - Fee Related JP3116872B2 (ja) | 1997-09-18 | 1997-09-18 | インタフェース変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116872B2 (ja) |
-
1997
- 1997-09-18 JP JP09253029A patent/JP3116872B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1198586A (ja) | 1999-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |