JPS61164396A - 時分割交換機 - Google Patents
時分割交換機Info
- Publication number
- JPS61164396A JPS61164396A JP499885A JP499885A JPS61164396A JP S61164396 A JPS61164396 A JP S61164396A JP 499885 A JP499885 A JP 499885A JP 499885 A JP499885 A JP 499885A JP S61164396 A JPS61164396 A JP S61164396A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- switch
- subscriber
- call
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は高速ディジタル信号を収容する時分割交換機
に関する。
に関する。
（従来技術）
従来のこのような分野におけるスイッチに並列スイッチ
ング方式があり、多重度がｎ。チャネルの直列ＰＣＭの
１チヤネルがｍ０ビツトであるとすれば、このｍ。ビッ
トをｍ。本の伝送線を用いて並列伝送し、局内並列ＰＣ
Ｍスイッチ回路網を構成する。この場合、並列ＰＣＭ多
重度は直列ＰＣＭと同一特性の回路を用いたとするとｍ
０倍となり、ｍｏ Ｘ ｎｏチャネルとなる。直列２４
チヤネル方式に対応する並列ＰＣＭ方式の多重度は、ｌ
チャネルが８ビツトであシ、８Ｘ２４＝１９２チヤネル
となる。
ング方式があり、多重度がｎ。チャネルの直列ＰＣＭの
１チヤネルがｍ０ビツトであるとすれば、このｍ。ビッ
トをｍ。本の伝送線を用いて並列伝送し、局内並列ＰＣ
Ｍスイッチ回路網を構成する。この場合、並列ＰＣＭ多
重度は直列ＰＣＭと同一特性の回路を用いたとするとｍ
０倍となり、ｍｏ Ｘ ｎｏチャネルとなる。直列２４
チヤネル方式に対応する並列ＰＣＭ方式の多重度は、ｌ
チャネルが８ビツトであシ、８Ｘ２４＝１９２チヤネル
となる。
１時間−空間一時間”スイッチ格子を有する４線式時間
分割通話路構成（以下ＴＮ％Ｖと略記する）を第２図に
より説明する。第２図において、ＴＮＷの入力側、出力
膜は直列２４チャネルＰＣＭ伝送路ヲ示し、ＭＸ”ハＨ
ＷＲｊ （ｊ 〜０〜７ ） ニ対ｔ、、受信回路、
同期回路、直列２４チヤネル信号の８本から８ピ、ト並
列１９２チャネル多重信号への直並列変換回路を有する
受信回路部である。又ＤＸ＋ｉは８ビツト１９２チヤネ
ル多重信号から８本の直列ＰＣＭ ２４チャネル信号に
変換する並直列変換回路と伝送路への送信回路を有する
送信回路部である。Ｔ、＋ｉ、Ｔ２＋ｉは８ｂ（ピット
）Ｘ１９２ワード（ト）の通話ノぐスメモリ、ＴＨｌ、
ＴＨ２は各々Ｔ４．Ｔ２の保持メモリであり８ｂＸ１９
２Ｗ構成のもの、又Ｓはｒ Ｘ ｒの空間スイッチ、Ｈ
ｌは空間スイッチＳの出ハイウエイ対応に設けた保持メ
モリであり〔２０ｇ２ｒ〕ビツトＸ１９２Ｗ構成のもの
である。（ここで〔〕はがウス記号を意味する。） Ｔ
ＮＷへＯ呼ｆｉ Ｄの信号が６４ ｋｂ／ｓ Ｘ ｎの
高速ディジタル信号である場合を例としてその動作を説
明する。加入者Ａからの高速信号は受信回路部ＭＸ”に
より直並列変換される。第３図（１）はこの変換され通
話／−ＰスメモリＴ、“０に入力される並列信号、を示
す。ここでＡｏ。
分割通話路構成（以下ＴＮ％Ｖと略記する）を第２図に
より説明する。第２図において、ＴＮＷの入力側、出力
膜は直列２４チャネルＰＣＭ伝送路ヲ示し、ＭＸ”ハＨ
ＷＲｊ （ｊ 〜０〜７ ） ニ対ｔ、、受信回路、
同期回路、直列２４チヤネル信号の８本から８ピ、ト並
列１９２チャネル多重信号への直並列変換回路を有する
受信回路部である。又ＤＸ＋ｉは８ビツト１９２チヤネ
ル多重信号から８本の直列ＰＣＭ ２４チャネル信号に
変換する並直列変換回路と伝送路への送信回路を有する
送信回路部である。Ｔ、＋ｉ、Ｔ２＋ｉは８ｂ（ピット
）Ｘ１９２ワード（ト）の通話ノぐスメモリ、ＴＨｌ、
ＴＨ２は各々Ｔ４．Ｔ２の保持メモリであり８ｂＸ１９
２Ｗ構成のもの、又Ｓはｒ Ｘ ｒの空間スイッチ、Ｈ
ｌは空間スイッチＳの出ハイウエイ対応に設けた保持メ
モリであり〔２０ｇ２ｒ〕ビツトＸ１９２Ｗ構成のもの
である。（ここで〔〕はがウス記号を意味する。） Ｔ
ＮＷへＯ呼ｆｉ Ｄの信号が６４ ｋｂ／ｓ Ｘ ｎの
高速ディジタル信号である場合を例としてその動作を説
明する。加入者Ａからの高速信号は受信回路部ＭＸ”に
より直並列変換される。第３図（１）はこの変換され通
話／−ＰスメモリＴ、“０に入力される並列信号、を示
す。ここでＡｏ。
・・・、Ａ＃、・・・Ａｎ−１は加入者Ａの高速ディノ
タル信号である。これらは８ピット並列１９２Ｗの多重
信号に付した基準タイムスロット１０．１１．・・・。
タル信号である。これらは８ピット並列１９２Ｗの多重
信号に付した基準タイムスロット１０．１１．・・・。
ｔ１９１のうちｔｏａ ｒ ”’ ｒ ｔｉａ ｒ ”
’ ＋ ｔ（ｎ−１）ａのタイムスロット上に位置して
いる。又通信相手である加入者Ｂからの高速ディジタル
信号は受信回路部ＭＸ＋ ｒにより直並列変換される。
’ ＋ ｔ（ｎ−１）ａのタイムスロット上に位置して
いる。又通信相手である加入者Ｂからの高速ディジタル
信号は受信回路部ＭＸ＋ ｒにより直並列変換される。
第３図（２）はこの変φｒ −１
換され通話・ぐスメモリＴ、 に入力される並列信号
を示す。ここでＢ。、・・・、Ｂ１．・・・、Ｂｎ−１
は加入者Ｂの高速ディジタル信号である。これらは加入
者Ａと同様ＶＣｔＯｂ＋・・・ｌ ｔｉｂＴ ’・・”
（ｎ−１）ｂのタイムスロット上に位置している。加
入者Ａが収容されている通話パスメモリ（時間スイッチ
）Ｔ１ の保持メモリＴＨ，及びＴＨ２の加入者Ａ対
応のアドレスｔ 、・・・ｊ ”ｉｔｓ ｔ・・・”
（ｎ−ｆ）１にはソフトａ ウェアで割り当てられたα。、、・・・、αｉａ、・・
・。
を示す。ここでＢ。、・・・、Ｂ１．・・・、Ｂｎ−１
は加入者Ｂの高速ディジタル信号である。これらは加入
者Ａと同様ＶＣｔＯｂ＋・・・ｌ ｔｉｂＴ ’・・”
（ｎ−１）ｂのタイムスロット上に位置している。加
入者Ａが収容されている通話パスメモリ（時間スイッチ
）Ｔ１ の保持メモリＴＨ，及びＴＨ２の加入者Ａ対
応のアドレスｔ 、・・・ｊ ”ｉｔｓ ｔ・・・”
（ｎ−ｆ）１にはソフトａ ウェアで割り当てられたα。、、・・・、αｉａ、・・
・。
α（ｎ−１）ａが、また、加入者Ｂが収容されている通
すｒ−１ 話パスメモリ（時間スイッチ）Ｔ、 の保持メモナ
ｒ−１すｒ−１ １ＪＴＨ，及びＴＨ２の加入者Ｂ対応のアドレスｔａｂ
’・・・、ｔｌ、・・・、ｔ（ｎ−１）ｂＶｃはソフ
トウェアで割り当てられた／。ｂ、・・・、ｔｉｂＴ・
・・、β（ｎ−４）ｂが書込まれる。通話パスメモリＴ
１ では、信号はランダムに書込みされる。保持メモ
リＴ馬の内容読出し時に書込みアドレスは最下位ビット
が反転される。α、βの関係はαの最下位ビットを反転
するとβに等しく、マたβの最下位ビットを反転すると
αに等しくなるように選ばれており、したがって加入者
Ａの場合、保持メモＩＪ ’ｌ’馬の内容がαでありて
も読出されるときにはβとなる為、加入者Ａの信号は通
話／ＩＰスメモリＴ１ のβアドレスに格納される。
すｒ−１ 話パスメモリ（時間スイッチ）Ｔ、 の保持メモナ
ｒ−１すｒ−１ １ＪＴＨ，及びＴＨ２の加入者Ｂ対応のアドレスｔａｂ
’・・・、ｔｌ、・・・、ｔ（ｎ−１）ｂＶｃはソフ
トウェアで割り当てられた／。ｂ、・・・、ｔｉｂＴ・
・・、β（ｎ−４）ｂが書込まれる。通話パスメモリＴ
１ では、信号はランダムに書込みされる。保持メモ
リＴ馬の内容読出し時に書込みアドレスは最下位ビット
が反転される。α、βの関係はαの最下位ビットを反転
するとβに等しく、マたβの最下位ビットを反転すると
αに等しくなるように選ばれており、したがって加入者
Ａの場合、保持メモＩＪ ’ｌ’馬の内容がαでありて
も読出されるときにはβとなる為、加入者Ａの信号は通
話／ＩＰスメモリＴ１ のβアドレスに格納される。
同様に加入者Ｂの信号は、通話・ぐスメモリＴ１“ｒの
αアドレスに格納される。通話・レスメモリＴ１．Ｔ、
＋ｒからの読出しはシーケンシΦ０ ヤル読出しが行なわれ、加入者Ａはβタイムスロット、
加入者Ｂはαタイムスロットの時間位置で空間スイッチ
Ｓに送出される。
αアドレスに格納される。通話・レスメモリＴ１．Ｔ、
＋ｒからの読出しはシーケンシΦ０ ヤル読出しが行なわれ、加入者Ａはβタイムスロット、
加入者Ｂはαタイムスロットの時間位置で空間スイッチ
Ｓに送出される。
空間スイッチＳを制御する保持メモリＨは、出側ハイウ
ェイ対応に設けてあり、Ａ加入者を収容している通話パ
スメモリＴ２＋ｏへのハイウェイの保持メモ＋７１（０
のαアドレスにはＲ加入者の入側の通話）４スメモリで
１の番号の２進表示番号（、−１）’が、また、加入者
Ｂを収容している通話／ぐスメモリＴ０−１へのハイウ
ェイの保持メモリＨｒ−１のβアドレスには加入者Ａの
入側の通話・ぐスメモリＴ１の番号の２進表示番号がそ
れぞれソフトウェア制御により書込まれている。これら
の保持メモリＨ０ＴＨ，，に従って空間スイッチが動作
することにより、加入者Ａ、加入者Ｂの信号は互いに相
手の２次時間スイッチへ送出されることになり、それぞ
れノ・イウェイの乗り換えが行なわれることになる。
ェイ対応に設けてあり、Ａ加入者を収容している通話パ
スメモリＴ２＋ｏへのハイウェイの保持メモ＋７１（０
のαアドレスにはＲ加入者の入側の通話）４スメモリで
１の番号の２進表示番号（、−１）’が、また、加入者
Ｂを収容している通話／ぐスメモリＴ０−１へのハイウ
ェイの保持メモリＨｒ−１のβアドレスには加入者Ａの
入側の通話・ぐスメモリＴ１の番号の２進表示番号がそ
れぞれソフトウェア制御により書込まれている。これら
の保持メモリＨ０ＴＨ，，に従って空間スイッチが動作
することにより、加入者Ａ、加入者Ｂの信号は互いに相
手の２次時間スイッチへ送出されることになり、それぞ
れノ・イウェイの乗り換えが行なわれることになる。
通話／Ｊ？スメモＩＪ Ｔ ２は通話パスメモリＴ、と
逆のシーケンシャル書込み、ランダム読出しが行なわれ
る。２次時間スイッチの保持メモリの読出しデータは最
下位ビットの反転を行わない。したがってシーケンシャ
ルに通話ノスメモリＴ２に格納されたα、βタイムスロ
ットの信号はランダムに読み出され、加入者βの信号が
加入者Ａに、加入者Ａの信号が加入者Ｂに出力される。
逆のシーケンシャル書込み、ランダム読出しが行なわれ
る。２次時間スイッチの保持メモリの読出しデータは最
下位ビットの反転を行わない。したがってシーケンシャ
ルに通話ノスメモリＴ２に格納されたα、βタイムスロ
ットの信号はランダムに読み出され、加入者βの信号が
加入者Ａに、加入者Ａの信号が加入者Ｂに出力される。
こうして、加入者Ａと加入者Ｂは通信可能なノｅスが設
定されることになる。
定されることになる。
（発明が解決しようとする問題点）
しかしながら上記の従来方式においては、通話・ぐスを
設定するために保持メモＩＪ ＴＨｌ” 、 ＴＨ，軒
−１゜Ｔ）１２”。ｒ Ｔｌ（２，Ｈｏ、 Ｈ，−１各
々にメモリのｎすｒ−１ アドレスを使用する必要があり不経済であるという欠点
があった。
設定するために保持メモＩＪ ＴＨｌ” 、 ＴＨ，軒
−１゜Ｔ）１２”。ｒ Ｔｌ（２，Ｈｏ、 Ｈ，−１各
々にメモリのｎすｒ−１ アドレスを使用する必要があり不経済であるという欠点
があった。
この発明は従来技術の上記問題点を解決し、通話路装置
を小型かつ経済的に構成する時分割交換機を提供するも
のである。
を小型かつ経済的に構成する時分割交換機を提供するも
のである。
（問題点を解決するだめの手段）
本発明の要点は、 ＰＣＭ方式のチャネル当りのピント
構成すなわち８ビツトにかかわらず任意の８×ｎ（ｎ≧
２）ビットにより６４ ｋｂ／ｓ Ｘ ｎを基本スイッ
チ単位とした並列ＰＣＭスイッチを構成し、８×ｎビツ
トの通話・ぐスに共通な保持メモリを設けたことにある
。
構成すなわち８ビツトにかかわらず任意の８×ｎ（ｎ≧
２）ビットにより６４ ｋｂ／ｓ Ｘ ｎを基本スイッ
チ単位とした並列ＰＣＭスイッチを構成し、８×ｎビツ
トの通話・ぐスに共通な保持メモリを設けたことにある
。
すなわち本発明は、６４ｋｂ／ｓ ×ｎ （ｎ≧２）を
基本スイッチ単位としたＴ−８−Ｔ構成の時分割交換機
において；直列ディノタル信号を６４ ｋｂ／ｓ Ｘ
ｎを単位として８ビツト×ｎの並列信号に変換する受信
回路部と；８ビツト×ｎの並列信号を直列ディノタル信
号に変換する送信回路部と；８ビット並列信号を単位と
して動作するｎ個の空間スイッチ回路と；該空間スイッ
チの出線者々に設けられ該出線対応に通話・ンス設定を
共通制御するメモリ回路と；前記空間スイッチ回路の入
線出線に対応して各々設けられ、８ビツトを単位として
書込みならびに読出しを行なうｎ個の通話・ｌスメモリ
と、該通話・ぐスメモリを共通に制御する保持メモリよ
り成る時間スイッチ回路；とから構成されることを特徴
とする時分割交換機である。
基本スイッチ単位としたＴ−８−Ｔ構成の時分割交換機
において；直列ディノタル信号を６４ ｋｂ／ｓ Ｘ
ｎを単位として８ビツト×ｎの並列信号に変換する受信
回路部と；８ビツト×ｎの並列信号を直列ディノタル信
号に変換する送信回路部と；８ビット並列信号を単位と
して動作するｎ個の空間スイッチ回路と；該空間スイッ
チの出線者々に設けられ該出線対応に通話・ンス設定を
共通制御するメモリ回路と；前記空間スイッチ回路の入
線出線に対応して各々設けられ、８ビツトを単位として
書込みならびに読出しを行なうｎ個の通話・ｌスメモリ
と、該通話・ぐスメモリを共通に制御する保持メモリよ
り成る時間スイッチ回路；とから構成されることを特徴
とする時分割交換機である。
（作 用）
上述したように、入線側のｎ個の通話ｉ４スメモリ毎に
共通に保持メモリを、又出線側のｎ個の通話Ａ’スメモ
リ毎に共通）忙保持メモリを、更にｎ個の空間スイッチ
の出線対応に共通の保持メモリを各々設け、各々の保持
メモリの内容によって前記対応するｎ個の通話・ぐスメ
モリ、空間スイッチを共通に制御しているため、保持メ
モリの容量が小さくなり、経済化が可能となるのである
。
共通に保持メモリを、又出線側のｎ個の通話Ａ’スメモ
リ毎に共通）忙保持メモリを、更にｎ個の空間スイッチ
の出線対応に共通の保持メモリを各々設け、各々の保持
メモリの内容によって前記対応するｎ個の通話・ぐスメ
モリ、空間スイッチを共通に制御しているため、保持メ
モリの容量が小さくなり、経済化が可能となるのである
。
（実施例）
第１図は本発明の実施例を示す図である。以下ｎ≧２と
して説明する。同図において、ＭＹは直列ディノタル信
号を８×ｎ×ｎピット信号に変換する機能を有するとと
もに伝送路からの信号受信回路と同期回路を有する受信
回路部、ＤＹは８×ｎビット並列信号から直列ディノタ
ル信号に変換する機能を有するとともに伝送路への信号
送信回路を有する送信回路部、Ｓは８ビット×ｎ並列信
号を単位として動作するｒＸｒの空間スイッチ。
して説明する。同図において、ＭＹは直列ディノタル信
号を８×ｎ×ｎピット信号に変換する機能を有するとと
もに伝送路からの信号受信回路と同期回路を有する受信
回路部、ＤＹは８×ｎビット並列信号から直列ディノタ
ル信号に変換する機能を有するとともに伝送路への信号
送信回路を有する送信回路部、Ｓは８ビット×ｎ並列信
号を単位として動作するｒＸｒの空間スイッチ。
Ｔ１．Ｔ２は空間スイッチＳの入線側ならびに出線側に
設けられ８ピント×ｎを単位として書き込み又は読み出
される通話・ぐスメモＩＪ（Ｔ１は１次時間スイッチ、
Ｔ２は２次時間スイッチ） 、ＴＨ，、ＴＨ２は通話／
’ＰスメモリＴ１．Ｔ２各々を共通的に制御する保持メ
モｌＪ、Ｈは空間スイッチＳの出線対応に共通に制御す
る保持メモリである。
設けられ８ピント×ｎを単位として書き込み又は読み出
される通話・ぐスメモＩＪ（Ｔ１は１次時間スイッチ、
Ｔ２は２次時間スイッチ） 、ＴＨ，、ＴＨ２は通話／
’ＰスメモリＴ１．Ｔ２各々を共通的に制御する保持メ
モｌＪ、Ｈは空間スイッチＳの出線対応に共通に制御す
る保持メモリである。
受信回路部ＭＹの出力及び送信回路部ＤＹの入力におけ
る８×ｎ×ｎピット信号の多重度を第２図にて説明した
場合と同じ１９２として以下説明する。受信回路部ＭＹ
と、送信回路部ＤＹにおけるＰＣＭ ２４チヤネル相当
の信号は第２図の受信回路部、送信回路部ＭＸのｎ倍を
収容しているものであり、８×ｎビツトすなわち６４５
ｃｂ７’ ｓ Ｘ ｎの信号は受信回路部ＭＹの出力、
送信回路部ＤＹの入力において８×ｎ×ｎピット１９２
多重タイムスロットのうちの１タイムスロツト上に変換
されている。
る８×ｎ×ｎピット信号の多重度を第２図にて説明した
場合と同じ１９２として以下説明する。受信回路部ＭＹ
と、送信回路部ＤＹにおけるＰＣＭ ２４チヤネル相当
の信号は第２図の受信回路部、送信回路部ＭＸのｎ倍を
収容しているものであり、８×ｎビツトすなわち６４５
ｃｂ７’ ｓ Ｘ ｎの信号は受信回路部ＭＹの出力、
送信回路部ＤＹの入力において８×ｎ×ｎピット１９２
多重タイムスロットのうちの１タイムスロツト上に変換
されている。
第１図における通話・臂スメモリｒ、”（ｊ） 、 Ｔ
２＋１（ｊ）、ナｉ 保持メモリＴＨ，＋ｉ、 ＴＨ２ｔ Ｉ（ｌｌ空間スス
イッチ （ｊ）（ｉ＝０．１．・・・ｔ’−’： ｊ＝
０１１１・・・、 ｎ−１）は各々第２図における通話
・母スメモリＴ、＋ｌ、Ｔ２＋ｉ、保◆ｉ 持メモリＴＨ１，ＴＨ２，Ｈｏｅ空間空間スイッチ向一
機能であるが、通話・！スメモリＴＩ ” ’（ｊ）
、 Ｔ２” ’（ｊ）のアドレスは８×ｎ×ｎピット１
９２多重タイムスロットの各タイムスロットに対応し、
通話／４’ス設定のためのアドレスは保持メモリＴＨ，
＋ ｉ 、 ＴＨ２９１により共通指定される。また保
持メモリＨｔは空間スイッチＳ Ｕ）の出線番号に対し
通話ノ臂ス設定タイムスロットを共通指定するものであ
る。
２＋１（ｊ）、ナｉ 保持メモリＴＨ，＋ｉ、 ＴＨ２ｔ Ｉ（ｌｌ空間スス
イッチ （ｊ）（ｉ＝０．１．・・・ｔ’−’： ｊ＝
０１１１・・・、 ｎ−１）は各々第２図における通話
・母スメモリＴ、＋ｌ、Ｔ２＋ｉ、保◆ｉ 持メモリＴＨ１，ＴＨ２，Ｈｏｅ空間空間スイッチ向一
機能であるが、通話・！スメモリＴＩ ” ’（ｊ）
、 Ｔ２” ’（ｊ）のアドレスは８×ｎ×ｎピット１
９２多重タイムスロットの各タイムスロットに対応し、
通話／４’ス設定のためのアドレスは保持メモリＴＨ，
＋ ｉ 、 ＴＨ２９１により共通指定される。また保
持メモリＨｔは空間スイッチＳ Ｕ）の出線番号に対し
通話ノ臂ス設定タイムスロットを共通指定するものであ
る。
加入者Ａからの高速信号は受信回路部前９０により直並
列変換され、通話パスメモリＴ１ に入力される。こ
こで変換された信号は第３図（１）に示したと同じよう
に、加入者Ａの６４ ｋｂ／ｓ Ｘ ｎ高速ディジタル
信号Ａ。、・・・！ Ａｉ Ｈ・・・ｌ Ａｎは８×ｎ
×ｎピット１９２多重信号に付した基準タイムスロット
ｔ。。
列変換され、通話パスメモリＴ１ に入力される。こ
こで変換された信号は第３図（１）に示したと同じよう
に、加入者Ａの６４ ｋｂ／ｓ Ｘ ｎ高速ディジタル
信号Ａ。、・・・！ Ａｉ Ｈ・・・ｌ Ａｎは８×ｎ
×ｎピット１９２多重信号に付した基準タイムスロット
ｔ。。
ｔｌ 、・・・ｌ ｔ［１のうちｔ、ａのタイムスロッ
トに位置している。（このタイムスロットｔｉａにおけ
る高速ディノタル信号Ａ、は８×ｎビツトのデータより
成る。）通信相手である加入者Ｂからの６４ｋｂ／１１
×ｎ高速ディノタル信号は受信回路部ＭＹ＋ ｒ −１
により直並列変換され、通話・ぞスメモリＴ、＋ｒ−１
に入力される。加入者Ｂの６４ｋｂ／ｓ×ｎ高速ディノ
タル信号Ｂ。、・・・１Ｂｉｌ・・・、 Ｂｎ−１は第
３図（２）に示すように加入者Ａの場合と同様にｔ、５
のタイムスロットに位置している。
トに位置している。（このタイムスロットｔｉａにおけ
る高速ディノタル信号Ａ、は８×ｎビツトのデータより
成る。）通信相手である加入者Ｂからの６４ｋｂ／１１
×ｎ高速ディノタル信号は受信回路部ＭＹ＋ ｒ −１
により直並列変換され、通話・ぞスメモリＴ、＋ｒ−１
に入力される。加入者Ｂの６４ｋｂ／ｓ×ｎ高速ディノ
タル信号Ｂ。、・・・１Ｂｉｌ・・・、 Ｂｎ−１は第
３図（２）に示すように加入者Ａの場合と同様にｔ、５
のタイムスロットに位置している。
加入者Ａが収容されている通話・やスメモリＴ１◆０の
保持メモリーＴＨ、＋ Ｏ及びＴＨ２の加入者Ａ対応の
アドレスｔｉａには、ソフトウェアで割当てられたα、
ａが、また加入者Ｂが収容されている通話・ぐス＋ｒ−
１＋ｒ−１ メモリＴ１ の保持メモリＴＨ及びＴＨ２”−１の
加入者Ｂ対応のアドレスｔｌｂには、ソフトウェアで割
当てられたβ１．が書込まれている。通話パスメモリＴ
、では信号はランダムに書込みされる。
保持メモリーＴＨ、＋ Ｏ及びＴＨ２の加入者Ａ対応の
アドレスｔｉａには、ソフトウェアで割当てられたα、
ａが、また加入者Ｂが収容されている通話・ぐス＋ｒ−
１＋ｒ−１ メモリＴ１ の保持メモリＴＨ及びＴＨ２”−１の
加入者Ｂ対応のアドレスｔｌｂには、ソフトウェアで割
当てられたβ１．が書込まれている。通話パスメモリＴ
、では信号はランダムに書込みされる。
８×ｎピツトの加入者Ａの信号Ａ 、・・・、Ａｌ、・
・・。
・・。
札−４は通話・！スメモリＴ、す’（０） ＋ ”’
＋ Ｔ１す’（ｎ−１）のα１．のアドレスに書込まれ
る。αｉａアドレスは保持メモリＴＨ１”のｔｌａアド
レスから読み出され。
＋ Ｔ１す’（ｎ−１）のα１．のアドレスに書込まれ
る。αｉａアドレスは保持メモリＴＨ１”のｔｌａアド
レスから読み出され。
通話ノクスメモリＴ、”（ｏ） 、−、Ｔ１”（ｎ−＋
）に共通に指定される。加入者Ｂの信号Ｂ 、・・・、
Ｂ、、・・・。
）に共通に指定される。加入者Ｂの信号Ｂ 、・・・、
Ｂ、、・・・。
Ｂｎ、は通話メモリＴ、すｒ−’（ｏ） ｒ ”’ ｒ
’ｒすｒ−’（ｎｌ）のβ１．アドレスに書込まれる
。βｉｂアドレスは保持メモリＴＨ＋ｒ−１のｔ１ｂア
ドレスから読出され、４ｒ−１９１、 通話パスメモリＴ、（’） ＋ ＋ Ｔ ”−’（
ｎ−１）に共通に指定される。通話パスメモリＴ２にお
いては信号はランダムに読み出されるが、通話・ぐスメ
モリＴ２”（ｊ）と保持メモリ’ｒＨ，，＋’との動作
は各々通゛話・やスメモリＴＩ”（ｊ）と保持メモリＴ
Ｈ，＋ｉとの動作に同じである。
’ｒすｒ−’（ｎｌ）のβ１．アドレスに書込まれる
。βｉｂアドレスは保持メモリＴＨ＋ｒ−１のｔ１ｂア
ドレスから読出され、４ｒ−１９１、 通話パスメモリＴ、（’） ＋ ＋ Ｔ ”−’（
ｎ−１）に共通に指定される。通話パスメモリＴ２にお
いては信号はランダムに読み出されるが、通話・ぐスメ
モリＴ２”（ｊ）と保持メモリ’ｒＨ，，＋’との動作
は各々通゛話・やスメモリＴＩ”（ｊ）と保持メモリＴ
Ｈ，＋ｉとの動作に同じである。
保持メモＩＪ ＴＨｌの内容読出し時に書込みアドレス
は最下位ビットが反転される。α、βの関係は、αの最
下位ビットを反転するとβに等しく、またβの最下位ビ
ットを反転するとαに等しくなるように選ばれており、
したがって加入者Ａの場合保持メモリＴＨ，の内容がα
であっても読出されるときはβとなる為、加入者Ａの信
号は通話パスメモリＴ、′。のβアドレスに格納される
。同様に加入者Ｂの信号は通話・やスメモリＴ、＋ｒ−
１のαアドレスに格納される。通話ノ４スメモリＴ１
からの読出しはシーケンシャル読み出しが行なわれ、
加入者Ａはβタイムスロット、加入者Ｂはαタイムスロ
ットの時間位置で空間スイッチＳに導出される。Ｓ （
ｏ）〜Ｓ （ｎ）は各々ｒＸｒの空間スイッチであシ、
空間スイッチＳ （ｊ）における入ハイウェイ（Ｉ（Ｗ
）番号ｉには通話・母スメモリＴ、”（ｊ）を収容し、
出ＨＷ番号ｉには通話・ぐスメモリＴ２＋１（ｊ）が接
続される。空間スイッチＳを制御する保持メモリＨｉは
空間スイッチＳ （ｏ）〜Ｓ （ｎ）の各出線に共通な
出ＨＷ対応に設けてあり、Ａ加入者を収容している通話
・やスメモリＴ２８０へのハイウェイの保持メモリＨの
αアドレスには、Ｂ加入者の入側の通話・母スメモリＴ
１の番号の２進表示番号（ｒ−１）’が、また、加入者
Ｂを収容φｒ−１ している通話パスメモリＴ へのハイウェイの保持
メモリＨのβアドレスには加入者Ａの入側の通話・ぐス
メモリＴ１の番号がそれぞれソフトウェア制御によシ書
込まれている。これらの保持メモリＨに従って空間スイ
ッチＳが動作することにより、加入者Ａ、加入者Ｂの信
号は互いに相手の２次時間スイッチへ送出されることに
なシ、それぞれハ１ イウェイの乗り換えが行なわれる
ことになる。
は最下位ビットが反転される。α、βの関係は、αの最
下位ビットを反転するとβに等しく、またβの最下位ビ
ットを反転するとαに等しくなるように選ばれており、
したがって加入者Ａの場合保持メモリＴＨ，の内容がα
であっても読出されるときはβとなる為、加入者Ａの信
号は通話パスメモリＴ、′。のβアドレスに格納される
。同様に加入者Ｂの信号は通話・やスメモリＴ、＋ｒ−
１のαアドレスに格納される。通話ノ４スメモリＴ１
からの読出しはシーケンシャル読み出しが行なわれ、
加入者Ａはβタイムスロット、加入者Ｂはαタイムスロ
ットの時間位置で空間スイッチＳに導出される。Ｓ （
ｏ）〜Ｓ （ｎ）は各々ｒＸｒの空間スイッチであシ、
空間スイッチＳ （ｊ）における入ハイウェイ（Ｉ（Ｗ
）番号ｉには通話・母スメモリＴ、”（ｊ）を収容し、
出ＨＷ番号ｉには通話・ぐスメモリＴ２＋１（ｊ）が接
続される。空間スイッチＳを制御する保持メモリＨｉは
空間スイッチＳ （ｏ）〜Ｓ （ｎ）の各出線に共通な
出ＨＷ対応に設けてあり、Ａ加入者を収容している通話
・やスメモリＴ２８０へのハイウェイの保持メモリＨの
αアドレスには、Ｂ加入者の入側の通話・母スメモリＴ
１の番号の２進表示番号（ｒ−１）’が、また、加入者
Ｂを収容φｒ−１ している通話パスメモリＴ へのハイウェイの保持
メモリＨのβアドレスには加入者Ａの入側の通話・ぐス
メモリＴ１の番号がそれぞれソフトウェア制御によシ書
込まれている。これらの保持メモリＨに従って空間スイ
ッチＳが動作することにより、加入者Ａ、加入者Ｂの信
号は互いに相手の２次時間スイッチへ送出されることに
なシ、それぞれハ１ イウェイの乗り換えが行なわれる
ことになる。
通話ノ々スメモリＴ２は通話パスメモリＴ、と逆のシー
ケンシャル書込み、ランダム読出しが行われる。２次時
間スイッチの保持メモリの読出しデータは最下位ビット
の反転を行わない。したがってシーケン７ヤルに通話パ
スメモリＴ２に格納されたα、βタイムスロットの信号
はランダムに読出され、加入者Ｂの信号が加入者Ａに、
加入者Ａの信号が加入者Ｂに出力される。こうして、加
入者Ａと加入者Ｂは通信可能なパスが設定されることに
なる。このように６４ ｋｂ／ｓ Ｘ ｎの高速ディノ
タル信号の通話パス設定に必要な保持メモＩＪ ＴＨｌ
、 Ｈ。
ケンシャル書込み、ランダム読出しが行われる。２次時
間スイッチの保持メモリの読出しデータは最下位ビット
の反転を行わない。したがってシーケン７ヤルに通話パ
スメモリＴ２に格納されたα、βタイムスロットの信号
はランダムに読出され、加入者Ｂの信号が加入者Ａに、
加入者Ａの信号が加入者Ｂに出力される。こうして、加
入者Ａと加入者Ｂは通信可能なパスが設定されることに
なる。このように６４ ｋｂ／ｓ Ｘ ｎの高速ディノ
タル信号の通話パス設定に必要な保持メモＩＪ ＴＨｌ
、 Ｈ。
ＴＨ２のアドレスは各々１つでよく、経済的な構成とす
ることができる。
ることができる。
（発明の効果）
本発明は以上説明したように、５４ ｋｂ／ｓ Ｘ ｎ
すなわち８ビット×ｎの高速ディノタル信号の通話ノク
ス設定に際ふ、８ピツ）×ｎ個の通話パスメモリＴ４．
Ｔ２を１個、空間スイッチＳをｎ個設け、ｎ個の通話・
そスメモリＴ１（ｏ）〜Ｔ １（ｎ −１）に共通に保
持メモＩＪＴＨ，ｎ個の通話パスメモリＴ２（０）〜Ｔ
２（、−１）に共通に保持メモリＴＨ２ｒ ｎ個の空間
スイッチＳに出側ハイウェイ毎に共通に保持メモリＨを
設けたので保持メモリの経済化が期待でき、また６ ４
ｋｂ／ｓ×ｎを単位とした６ ４×ｎ×ｎ’ （ｎ’
はＴ１人力ハイウェイの多重タイムスロット数以下の任
意数）の高速ディノタル信号をも能率よく通話パス設定
でき、更に８ピノ）×ｎの多重度を上げることで通話路
装置を小型かつ経済的に構成でき、高速、広帯域な交換
機に適用可能である。
すなわち８ビット×ｎの高速ディノタル信号の通話ノク
ス設定に際ふ、８ピツ）×ｎ個の通話パスメモリＴ４．
Ｔ２を１個、空間スイッチＳをｎ個設け、ｎ個の通話・
そスメモリＴ１（ｏ）〜Ｔ １（ｎ −１）に共通に保
持メモＩＪＴＨ，ｎ個の通話パスメモリＴ２（０）〜Ｔ
２（、−１）に共通に保持メモリＴＨ２ｒ ｎ個の空間
スイッチＳに出側ハイウェイ毎に共通に保持メモリＨを
設けたので保持メモリの経済化が期待でき、また６ ４
ｋｂ／ｓ×ｎを単位とした６ ４×ｎ×ｎ’ （ｎ’
はＴ１人力ハイウェイの多重タイムスロット数以下の任
意数）の高速ディノタル信号をも能率よく通話パス設定
でき、更に８ピノ）×ｎの多重度を上げることで通話路
装置を小型かつ経済的に構成でき、高速、広帯域な交換
機に適用可能である。
第１図は本発明の実施例に係わる時分割交換機の構成図
、第２図は従来における時分割交換機の構成図、第３図
（１）は第１図、第２図における受信回路部ＭＹ 、
ＭＸの信号出力図、第３図（２）は同じく送信回路部Ｄ
Ｙ 、 ＤＸの信号出力図である。 ＭＹ”’、ＭＹ軒−１・・・受信回路部、ＤＹ”’ 、
ＤＹ斡−１・・・送信回路部、Ｔ、＋ｏ（ｏ）〜Ｔ、
＋ｏ（ｎ−１） 、 Ｔ、＋ｒ−１（ｏ）〜Ｔ １ ”
ｒ−’ （ｎ −１）・・・通話ノクスメモリ（１次
時間スイッ１チ）、Ｔ２＋ｏ（ｏ） 〜’ｒ２”（ｎ−
１） 、 ’ｒ２”−’（ｏ） 〜Ｔ２軒−１（ｎ−１
）・・・通話パスメモリ（２次時間スイッチ）、ナｒ−
１ ＴＨ１〜ＴＨ４，ＴＨ２〜ＴＨ２，Ｈ０〜Ｈｒ−１・・
・保持メモリ、ＨｗＳ・・・ハイウェイ送信信号、ｍ・
・・ハイウェイ受信信号。 特許出願人 沖電気工業株式会社 ｔｏａ ｔｒａ ｆｔｎ−ｔ）ａｔａｂ
ｆｉｂ ｆ（ｎ−ｕｂ昭和 年 月
日
、第２図は従来における時分割交換機の構成図、第３図
（１）は第１図、第２図における受信回路部ＭＹ 、
ＭＸの信号出力図、第３図（２）は同じく送信回路部Ｄ
Ｙ 、 ＤＸの信号出力図である。 ＭＹ”’、ＭＹ軒−１・・・受信回路部、ＤＹ”’ 、
ＤＹ斡−１・・・送信回路部、Ｔ、＋ｏ（ｏ）〜Ｔ、
＋ｏ（ｎ−１） 、 Ｔ、＋ｒ−１（ｏ）〜Ｔ １ ”
ｒ−’ （ｎ −１）・・・通話ノクスメモリ（１次
時間スイッ１チ）、Ｔ２＋ｏ（ｏ） 〜’ｒ２”（ｎ−
１） 、 ’ｒ２”−’（ｏ） 〜Ｔ２軒−１（ｎ−１
）・・・通話パスメモリ（２次時間スイッチ）、ナｒ−
１ ＴＨ１〜ＴＨ４，ＴＨ２〜ＴＨ２，Ｈ０〜Ｈｒ−１・・
・保持メモリ、ＨｗＳ・・・ハイウェイ送信信号、ｍ・
・・ハイウェイ受信信号。 特許出願人 沖電気工業株式会社 ｔｏａ ｔｒａ ｆｔｎ−ｔ）ａｔａｂ
ｆｉｂ ｆ（ｎ−ｕｂ昭和 年 月
日
Claims (1)
- 【特許請求の範囲】 ６４ｋｂ／ｓ×ｎ（ｎ≧２）を基本スイッチ単位とした
Ｔ−Ｓ−Ｔ構成の時分割交換機において、直列ディジタ
ル信号を６４ｋｂ／ｓ×ｎを単位として８ビット×ｎの
並列信号に変換する受信回路部と、 ８ビット×ｎの並列信号を直列ディジタル信号に変換す
る送信回路部と、 ８ビット並列信号を単位として動作するｎ個の空間スイ
ッチ回路と、 該空間スイッチの出線各々に設けられ該出線対応に通話
パス設定を共通制御するメモリ回路と、前記空間スイッ
チ回路の入線出線に対応して各各設けられ、８ビット単
位として書込みならびに読出しを行なうｎ個の通話パス
メモリと、該通話パスメモリを共通に制御する保持メモ
リより成る時間スイッチ回路 とから構成されることを特徴とする時分割交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP499885A JPS61164396A (ja) | 1985-01-17 | 1985-01-17 | 時分割交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP499885A JPS61164396A (ja) | 1985-01-17 | 1985-01-17 | 時分割交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164396A true JPS61164396A (ja) | 1986-07-25 |
Family
ID=11599258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP499885A Pending JPS61164396A (ja) | 1985-01-17 | 1985-01-17 | 時分割交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164396A (ja) |
-
1985
- 1985-01-17 JP JP499885A patent/JPS61164396A/ja active Pending
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