JPH02274043A

JPH02274043A - 回線設定回路

Info

Publication number: JPH02274043A
Application number: JP9488289A
Authority: JP
Inventors: ▲ど▼橋　恭介; Kyosuke Dobashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-04-14
Filing date: 1989-04-14
Publication date: 1990-11-08
Anticipated expiration: 2013-07-23
Also published as: JP2778736B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ディジタルデータ伝送システムの同期端局装
置において、複数の伝送路対地間の方路設定を行なうた
めに用いられる回線設定回路に関する。

（従来の技術）第２図はディジタルデータ伝送システムで使用される同
期端局装置の基本構成を示すものである。同図において
、データ端末１が接続される端末インターフェース部２
と、伝送路３に接続される伝送路インターフェース部４
との間には、回線設定回路５が設置されている。回線設
定回路５は、回線設定制御部６の制御に従って多重化信
号列上でタイムスロットの入替えを行なうもので、これ
により端末インターフェース２と伝送路インターフェー
ス４との間および伝送路インターフェース４相互間の回
線設定を行なっている。尚、７は上記回線設定制御部６
に対し回線設定情報を入力するためのコンソールである
。

ところで、上記回線設定回路は例えば次のように構成さ
れている。第３図はそのブロック構成を示すものである
。すなわち、先ず主信号データＤＴは８ビツト構成の並
列データからなり、その各ビットデータ列は例えば第４
図に示す如く、各々２０個のタイムスロットＴＳＩ〜Ｔ
　Ｓ　２０を時分割多重化して構成した６つのブロック
をさらに時分割多重化してこれを１フレームとし、この
ような８フレームにより１つのマルチフレームを構成し
たものとなっている。そして、上記各タイムスロットＴ
ＳＩ〜ＴＳ２０には各々８つのチャネルビットが挿入さ
れている。つまり、１ブロツクには合＃ｌＨチャネルが
挿入されることになる。またステータスデータＳＴは１
ビツトのデータ列からなり、そのフレーム構成は上記主
信号データＤＴに同期した８マルチフレーム構成となっ
ている。

このような主信号データＤＴおよびステータスデータＳ
Ｔはダブルバッファメモリ１１に導びかれ、このメモリ
１１にフレームカウンタ１２から出力される書込アドレ
スに従ってチャネル毎に順に書込まれる。この書込アド
レスは、フレームカウンタ１２でフレームパルスＦＰが
入力される毎に伝送りロックＣＬ　Ｋをカウントするこ
とにより得られる。上記ダブルバッファメモリ１１に書
込まれた主信号データＤＴおよびステータスデータＳＴ
は、アドレスコントロールメモリ（ＡＣＭ）１３から上
記書込アドレスに同期して出力される回線設定用のアド
レスに従ってチャネルが入替えられて順次読み出される
。

このような回路であれば、ＡＣＭ１３に回線設定情報に
応じた読出アドレスを予め記憶してお（ことにより、主
信号データ列ＤＴおよびステータスデータ列ＳＴ上でそ
のチャネルの時間的順序を任意に入替えることができ、
これにより所定チャネル単位（例えば６チヤネル単位）
の回線設定を行なうことができる。

（発明が解決しようとする課題）ところが従来の回線設定回路は、第３図の回路のように
一般に１種類の回線設定を行なうように構成されている
。これは、公衆ディジタルデータ伝送システムにおける
回線運用単位が一般に６チヤネル単位の１種類だけであ
るためである。しかし、企業内通信用のデータ伝送シス
テムでは、６チヤネル単位での通常の回線設定の他に、
ユーザによっては例えば１チャネル単位というような少
ないチャネル単位で回線設定を行なうことが必要になる
場合がある。このため、先に述べたように１種類の回線
設定しか行なえない従来の回路では、複数種類の回線設
定を同時に行なうことができないため、ユーザの要求に
応じた効率の良いシステムを構築することができなかっ
た。

そこで本発明は上記り■情に着目し、複数種類の回線設
定を同時に行なえるようにし、これにより効率の良いシ
ステムを構築し得る回線設定回路を提供することを目的
とする。

［発明の構成］（課題を解決するための手段）本発明は、多重化信号列上でタイムスロットの時間的順
序を入替える回線設定回路において、主信号データ列お
よびステータスデータ列をそれぞれ順に第１のデータメ
モリに書込んだのち、アドレスコントロールメモリによ
り指定される読出順序に従って読出すことにより上記主
信号データ列およびステータスデータ列の時間的順序を
ｍチャネル単位で入替える第１の回線設定部に加えて、
第２の回線設定部と、出力切換部とを備え、上記第２の
回線設定部により、上記主信号データ列を順に第２のデ
ータメモリに書込んだのち、アドレスコントロールメモ
リにより指定される読出順序に従って読出すとともに、
ステータスフレーム同期回路により上記ステータスデー
タ列のフレームを計数し、その計数出力をアドレス変換
して得たアドレスにより上記ステータスデータ列をステ
ースデータ用のメモリに順に書込み、このステータスデ
ータ列をアドレスコントロールメモリにより指定される
読出順序に従って読み出し、これにより上記主信号デー
タ列およびステータスデータ列の時間的順序を、上記ｍ
チャネルよりも少ないｎチャネル単位で入替えるように
し、かつ上記出力切換部により、これら第１および第２
の回線設定部から出力された主信号データ列およびステ
ースデータ列を切換えて択一的に出力するようにしたも
のである。

（作　用）この結果本発明によれば、第２の回線設定部によりステ
ータスフレームが終端されることになり、かつ第１の回
線設定部と第２の回線設定部とで独立して主信号データ
列の回線設定が行なわれるので、ｍチャネル単位の回線
設定とそれよりも少ないｎチャネル単位の回線設定とを
並行して行なうことが可能となる。したがって、ｍチャ
ネル１１位の回線設定を必要とする大口のユーザと、そ
れよりも少ないｎチャネル単位の回線設定が必要な小口
のユーザとをそれぞれ効率良く収容することができる。

（実施例）第１図は本発明の一実施例における回線設定回路のブロ
ック構成図である。尚、同図において前記第３図と同一
部分には同一符号を付しである。

また、主信号データＤＴおよびステータスデータＳＴは
前記第４図に示したフレーム構成をなすものとして説明
する。

本実施例の回路は、６チヤネル単位の回線設定を行なう
ための第１の回線設定部１０と、１チヤネル（１１位の
回線設定を行なうための第２の回線設定部２０と、出力
切換部３０とを備えている。

第１の回線設定部１０は、１／６フレ一ム分の記憶容量
を有するダブルバッファメモリ１１と、１フレーム毎に
伝送りロックＣＬＫをカウントして書込アドレスを発生
するフレームカウンタ１２と、予め設定された回線設定
情報に応じた読出アドレスを発生するアドレスコントロ
ールメモリ（ＡＣＭ）１３とから構成される。そして、
主信号データＤＴおよびステータスデータＳＴを、フレ
ームカウンタ１２から発生される書込アドレスに従って
ダブルバッファメモリ１１にそれぞれ順に書き込んだの
ち、ＡＣＭ１３から発生される読出アドレスに従って読
出すことにより、６チヤネル単位で回線設定がなされた
主信号データＤＴ’およびステータスデータＳＴ’　を
出力している。

第２の回線設定部２０は、１フレ一ム分の記憶容量を持
つダブルバッファメモリ２１と、ＳＴフレーム終端用の
回路とから構成される。ダブルバッファメモリ２１は、
前記第１の回線設定部１０のフレームカウンタ１２のカ
ウント出力を書込アドレスとし、この書込アドレスに従
って主信号データＤＴを入力順に記憶するものである。

ＳＴフレーム終端用の回路は、ＳＴフレーム同期回路２
２、ステータスデータ用メモリ２３およびアドレス変換
回路２４をＨしている。このうちＳＴフレーム同期回路
２２およびアドレス変換回路２４は、ステータスデータ
ＳＴ川の書込アドレスを作成し、この書込アドレスに従
ってステータスデータＳＴをステータスデータ用メモリ
２３に書込むものである。またＳＴフレーム終端用の回
路は、マルチフレームカウンタ２５およびアドレスコン
トロールメモリ（ＡＣＭ）２６を有している。このＡＣ
Ｍ２６は、フレームカウンタ１２のカウント出力および
マルチフレームカウンタ２５のカウント出力をアドレス
として読出アドレスを発、生し、この読出アドレスに従
って上記ステータスデータ用メモリ２３に書込まれたス
テータスデータを読出している。

出力切換回路３０は例えばマルチプレクサからなり、回
線設定制御部６から出力される切換制御信号に従って、
前記第１および第２の各回線設定部１０．２０からそれ
ぞれ出力された回線設定後の主信号データＤＴ’　およ
びステータスデータＳＴ’を択一的に出力するものであ
る。

次に以上のように構成された回路の動作を説明する。尚
、ここでは各ハンドリンググループ（ＨＧ）の配置は分
散配置であるとものとして説明する。

■　６チヤネル単位の回線設定を行なう場合主信号デー
タ（８ビツトのデータ列）ＤＴおよびステータスデータ
（１ビツトデータ列）ＳＴは、第１の回線設定部１０の
ダブルバッファメモリ１１に導かれ、このダブルバッフ
ァメモリ１１にフレームカウンタ１２から出力されるア
ドレスに従ってチャネル毎に順に書込まれる。そうして
ダブルバッファメモリ１１に１ブロック分の主信号デー
タＤＴおよびステータスデータＳＴが書込まれると、こ
れらのデータはＡＣＭ１３から出力される続出アドレス
に従ってチャネル毎にそのチャネルが入替えられてそれ
ぞれ読み出される。そして、これらのチャネル入替えが
なされた各データは、出力切換回路３０を介して例えば
伝送路インターフェース部へ送出される。

■　１チャネル単位の回線設定を行なう場合主信号デー
タＤＴは、第２の回線設定部２０のダブルバッファメモ
リ２１に導かれ、このダブルバッファメモリ２１に上記
フレームカウンタ１２のカウント出力を書込アドレスと
してチャネル毎に順に書込まれる。そして、１フレ一ム
分の主信号データが書込まれると、この主信号データは
ＡＣＭ１３から出力される読出アドレスに従ってチャネ
ルが入替えられて順に読み出される。−方ステータスデ
ータＳＴは、ＳＴフレーム同期回路２２に導入されてこ
こで多重化処理されたのち、ステータスデータ用メモリ
２３に導びかれる。また、このときＳＴフレーム同期回
路２２からはＳＴフレームのカウント値が出力され、こ
のカウント値はアドレス変換回路２４でアドレス変換さ
れたのち書込アドレスとしてステータスデータ用メモリ
２３に供給される。このため、ステータスデータ用メモ
リ２２には、上記ＳＴフレーム同期回路２２から出力さ
れたステータスデータＳＴが上記アドレス変換回路２４
から出力された書込アドレスに従って順に書込まれる。

そして、このステータスデータ用メモリ２３に書込まれ
たステータスデータＳＴは、前記フレームカウンタ１２
のカウント出力およびマルチフレームカウンタ２５のカ
ウント出力をアドレスとするＡＣＭ２６の内容に従って
読み出される。このＡＣＭ２６から読み出されたステー
タスデータＳＴ’および上記ダブルバッフ７メモリ２１
から読み出されたチャネル人替え後の主信号データＤＴ
’　は、出力切換回路３０を介して伝送路インターフェ
ース部へ送出される。

このように本実施例であれば、ＳＴフレームが第２の回
線設定部２０により終端されるで、従来の６チヤネル単
位の回線設定ばかりでなく、１チャネル単位の回線設定
も同時に行なうことができる。したがって、大口のユー
ザばかりでなく小口のユーザについてもそれに応じた回
線設定を行なうことができ、この結果小口のユーザが６
チヤネルを専有してデータ伝送を行なわなければならな
いといった不具合は解消され、これにより効率の良い回
線設定を行なうことができる。また、６チヤネル単位の
回線設定と１チャネル単位の回線設定とを各々独立した
ダブルバッファメモリ１１゜２１を用いて行なっている
ので、各データメモリの記憶容量を回線設定単位に応じ
た最小容量に設定することができ、これにより主信号デ
ータＤＴおよびステータスデータＳＴの回線設定に伴う
遅延時間をハンドリンググループ毎に最小にすることが
できる。

尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例では各ダブルバッファメモリ１１．２
１に読出アドレスを供給するＡＣＭ１３を共通にしたが
、それぞれ独立したＡＣＭを用いてもよい。また、前記
実施例では６チヤネル単位の他に１チャネル単位の回線
設定を行なう場合を例にとって説明したが、２チヤネル
単位や３チャネルｊｌｉ位等でもよく、さらには３種類
以上の回線設定を同時に行なうように構成してもよい。

その他、゛各回線設定部の回路構成や主信号データおよ
びステータスデータの信号構成等についても、本発明の
要旨を逸脱しない範囲で種々変形して実施できる。

［発明の効果］以上詳述したように本発明によれば、主信号データ列お
よびステータスデータ列をそれぞれ順に第１のデータメ
モリに書込んだのち、アドレスコントロールメモリによ
り指定される読出順序に従って読出すことにより上記主
信号データ列およびステータスデータ列の時間的順序を
ｍチャネル単位で入替える第１の回線設定部に加えて、
第２の回線設定部と、出力切換部とを備え、上記第２の
回線設定部により、上記主信号データ列を順に第２のデ
ータメモリに書込んだのち、アドレスコントロールメモ
リにより指定される読出順序に従って読出すとともに、
ステータスフレーム同期回路により上記ステータスデー
タ列のフレームを計数し、その計数出力をアドレス変換
して得たアドレスにより上記ステータスデータ列をステ
ータスデータ用のメモリに順に書込み、このステータス
データ列をアドレスコントロールメモリにより指定され
る読出順序に従って読み出し、これにより上記主信号デ
ータ列およびステータスデータ列の時間的順序を、上記
ｍチャネルよりも少ないｎチャネル単位で入替えるよう
にし、かつ上記出力切換部により、これら第１および第
２の回線設定部から出力された主信号データ列およびス
テータスデータ列を切換えて択一的に出力するようにし
たことによって、複数種類の回線設定を同時に行なうこ
とができ、これにより効率の良いシステムを構築し得る
回線設定回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における回線設定回路のブロ
ック構成図、第２図は同期端局装置の概略溝底図、第３
図は従来の回線設定回路のブロック構成図、第４図は主
信号データの１ビツトデータ列の信号構成を示す図であ
る。１・・・データ端末、２・・・端末インターフェース部
、３・・・伝送路、４・・・伝送路インターフニス部、
５・・・回線設定回路、６・・・回線設定制御部、７・
・・コンソール、１０・・・第１の回線設定部、２０・
・・第２の回線設定部、３０・・・出力切換回路、１１
．２１・・・ダブルバッファメモリ、１２・・・フレー
ムカウンタ、１３．２６・・・アドレスコントロルメモ
リ（ＡＣＭ）、２２・・・ＳＴフレーム同期回路、２３
・・・ステータスデータ用メモリ、２４・・・アドレス
変換回路、２５・・・マルチフレームカウンタ、ＤＴ・
・・首信号データ、ＳＴ・・・ステータスデータ、ＤＴ
’　・・・回線設定後の主信号データ、ＳＴ’・・・回
線設定後のステータスデータ。第２図出願人代理人　弁理士　鈴江武彦第３図

Claims

【特許請求の範囲】多重化信号列上でタイムスロットの時間的順序を入替え
る回線設定回路において、主信号データ列およびステータスデータ列をそれぞれ順
に第１のデータメモリに書込んだのちアドレスコントロ
ールメモリにより指定される読出順序に従って読出すこ
とにより前記主信号データ列およびステータスデータ列
の時間的順序をｍチャネル単位で入替える第１の回線設
定部と、前記主信号データ列順に第２のデータメモリに
書込んだのちアドレスコントロールメモリにより指定さ
れる読出順序に従って読出すとともに、ステータスフレ
ーム同期回路により前記ステータスデータ列のフレーム
を計数しその計数出力をアドレス変換して得たアドレス
により前記ステータスデータ列をステータスデータ用の
メモリに順に書込んだのち、アドレスコントロールメモ
リにより指定される読出順序に従って読み出し、これに
より前記主信号データ列およびステータスデータ列の時
間的順序を前記ｍチャネルよりも少ないｎチャネル単位
で入替える第２の回線設定部と、前記第１の回線設定部
から出力された主信号データ列およびステータスデータ
列と前記第２の回線設定部から出力された主信号データ
列およびステータスデータ列とを切換えて択一的に出力
する出力切換部とを具備したことを特徴とする回線設定
回路。