JPS62142428A - フレ−ム変換装置 - Google Patents
フレ−ム変換装置Info
- Publication number
- JPS62142428A JPS62142428A JP25067485A JP25067485A JPS62142428A JP S62142428 A JPS62142428 A JP S62142428A JP 25067485 A JP25067485 A JP 25067485A JP 25067485 A JP25067485 A JP 25067485A JP S62142428 A JPS62142428 A JP S62142428A
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- JP
- Japan
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- speed
- time slot
- low
- data
- bus
- Prior art date
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- Granted
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高速バスと低速バスの間でデータを交換するフレーム変
換装置であって、高速タイムスロット番号と低速タイム
スロット番号の所望の対応関係を予めバッファ制御メモ
リに格納しておき、対応関係のある高速タイムスロット
と低速タイムスロットの間でデータを交換するようにし
たもの。
換装置であって、高速タイムスロット番号と低速タイム
スロット番号の所望の対応関係を予めバッファ制御メモ
リに格納しておき、対応関係のある高速タイムスロット
と低速タイムスロットの間でデータを交換するようにし
たもの。
本発明はフレーム変換装置に係り、特に高速伝送路と低
速伝送路の間でデータの乗せ換えをフレームを変換する
ことにより行うフレーム変換装置に関する。
速伝送路の間でデータの乗せ換えをフレームを変換する
ことにより行うフレーム変換装置に関する。
従来のフレーム変換方式としては、ＮＴＴのＭＵＸ装置
が知られている。
が知られている。
しかし、この装置は規則的に低速フレームを高速フレー
ムへ多重化する機能しかもたず、ランダムにタイムスロ
ットを並べる機能は持っていない。
ムへ多重化する機能しかもたず、ランダムにタイムスロ
ットを並べる機能は持っていない。
上記の問題点を解決するための本発明の構成を第１図に
よって説明する。第１図において、本発明によるフレー
ム変換装置は、高速バスＨ３Ｂと、低速バスＬＳＢと、
高速タイムスロットカウンタＨ３Ｃと、低速タイムスロ
ットカウンタＬＳＣと、バッファ制御メモリＢＧＭと、
第１のデータバッファメモリＤＢＭ１と、第２のデータ
バッファメモリＤＢＭ２とを備えている。
よって説明する。第１図において、本発明によるフレー
ム変換装置は、高速バスＨ３Ｂと、低速バスＬＳＢと、
高速タイムスロットカウンタＨ３Ｃと、低速タイムスロ
ットカウンタＬＳＣと、バッファ制御メモリＢＧＭと、
第１のデータバッファメモリＤＢＭ１と、第２のデータ
バッファメモリＤＢＭ２とを備えている。
高速バスＨ３Ｂは所定数Ｎの高速タイムスロットＴＳＨ
１〜ＴＳＨＮで各高速フレームＦＨを構成し、高速デー
タを伝送する。
１〜ＴＳＨＮで各高速フレームＦＨを構成し、高速デー
タを伝送する。
低速バスＬＳＢは上記所定数Ｎ以下の他の所定数ｎの低
速タイムスロットＴＳＬ １〜ＴＳＬｎで、高速フレー
ムＰＬ、と同一フレーム周期の各低速フレームＦＬを構
成し、高速データを伝送する。
速タイムスロットＴＳＬ １〜ＴＳＬｎで、高速フレー
ムＰＬ、と同一フレーム周期の各低速フレームＦＬを構
成し、高速データを伝送する。
高速タイムスロットカウンタＨ３Ｃは、高速フレームＦ
、の各々に含まれるタイムスロットＴ３．１〜ＴＳ、
Ｎを、フレーム毎にカウントする。
、の各々に含まれるタイムスロットＴ３．１〜ＴＳ、
Ｎを、フレーム毎にカウントする。
低速タイムスロットカウンタＬＳＣは、低速フレームＦ
Ｌの各々に含まれるタイムスロットＴＳＬ １〜ＴＳＬ
ｎをフレーム毎にカウントする。
Ｌの各々に含まれるタイムスロットＴＳＬ １〜ＴＳＬ
ｎをフレーム毎にカウントする。
バッファ制御メモリＢＧＭは、高速タイムスロットＴＳ
ｏ １〜ＴＳ、 Ｈの番号と低速タイムスロットＴＳＬ
１〜ＴＳＬ ｎの番号との所望の対応関係ＲＥを予め
格納する。
ｏ １〜ＴＳ、 Ｈの番号と低速タイムスロットＴＳＬ
１〜ＴＳＬ ｎの番号との所望の対応関係ＲＥを予め
格納する。
第１のデータバッファメモリＤＢＭＩは、高速バスから
読出したデータを低速バスに送出する前に一時格納する
。
読出したデータを低速バスに送出する前に一時格納する
。
第２のデータバッファメモリＤＢＭ２は、低速バスから
読出したデータを高速バスに送出する前に一時格納する
。
読出したデータを高速バスに送出する前に一時格納する
。
高速タイムスロットカウンタＨＳ Ｃのカウント出力は
バッファ制御メモリＢＧＭの読出しアドレスＲとして用
いられる。
バッファ制御メモリＢＧＭの読出しアドレスＲとして用
いられる。
バッファ制御メモリＢＧＭから読出された低速タイムス
ロット番号を書込みアドレスＷとして、第１のデータバ
ッファメモリＤＢＭＩの該当アドレスに高速バスＨ３Ｂ
からのデータを書込むと共に、低速タイムスロットカウ
ンタＬ Ｓ Ｃのカウント出力を書込みアドレスＷとし
て第２のデータバッファメモリＤＢＭ２の該当アドレス
に低速バスＬＳＢからのデータを書込み、低速タイムス
ロットカウンタＬＳＣのカウント出力を読出しアドレス
Ｒとして第１のデータバッファメモリＤＢＭＩからデー
タを読出して低速バスの該当タイムスロットに挿入する
と共に、バッファ制御メモリＢＧＭから読出された低速
タイムスロット番号を読出しアドレスＲとして、第２の
データバッファメモリＤＢＭ２からデータを読出して高
速バスＨ３Ｈの該当タイムスロットに挿入するようにな
っている。
ロット番号を書込みアドレスＷとして、第１のデータバ
ッファメモリＤＢＭＩの該当アドレスに高速バスＨ３Ｂ
からのデータを書込むと共に、低速タイムスロットカウ
ンタＬ Ｓ Ｃのカウント出力を書込みアドレスＷとし
て第２のデータバッファメモリＤＢＭ２の該当アドレス
に低速バスＬＳＢからのデータを書込み、低速タイムス
ロットカウンタＬＳＣのカウント出力を読出しアドレス
Ｒとして第１のデータバッファメモリＤＢＭＩからデー
タを読出して低速バスの該当タイムスロットに挿入する
と共に、バッファ制御メモリＢＧＭから読出された低速
タイムスロット番号を読出しアドレスＲとして、第２の
データバッファメモリＤＢＭ２からデータを読出して高
速バスＨ３Ｈの該当タイムスロットに挿入するようにな
っている。
上記の構成により、フレーム周期が一致しており且つ伝
送路速度の異なる２つのバス間において、一方のバスか
ら抜き出したデータを他方のバスの予め対応付けられた
タイムスロットに挿入することが可能となり、従って伝
送路速度の異なる２伝送路間での通信が可能となる。
送路速度の異なる２つのバス間において、一方のバスか
ら抜き出したデータを他方のバスの予め対応付けられた
タイムスロットに挿入することが可能となり、従って伝
送路速度の異なる２伝送路間での通信が可能となる。
第２図は本発明の一実施例によるフレーム変換装置を示
す。同図において、高速バス及び低速バスはそれぞれ、
送信用高速バスＩＴ Ｓ Ｂ Ｔ及び受信用高速バスＨ
３ＢＲ１送信用低速バスＩ−Ｓ Ｂ Ｔ及びＬＳＢＲか
らなっている。高速バス及び低速バスの１フレームは共
に、第３図に示すように、本実施例では１２５ｐａであ
る。高速バスの１フレームは、タイムスロットＴＳＯか
らタイムスロットＴＳ１２７までの１２８タイムスロツ
トからなっている。低速バスの１フレームは、チャネル
０からチャネル３１までの３２チヤネルからなっている
。
す。同図において、高速バス及び低速バスはそれぞれ、
送信用高速バスＩＴ Ｓ Ｂ Ｔ及び受信用高速バスＨ
３ＢＲ１送信用低速バスＩ−Ｓ Ｂ Ｔ及びＬＳＢＲか
らなっている。高速バス及び低速バスの１フレームは共
に、第３図に示すように、本実施例では１２５ｐａであ
る。高速バスの１フレームは、タイムスロットＴＳＯか
らタイムスロットＴＳ１２７までの１２８タイムスロツ
トからなっている。低速バスの１フレームは、チャネル
０からチャネル３１までの３２チヤネルからなっている
。
第２図において、高速バスＨ３ＢＴ、Ｈ３ＢＲと低速バ
スＬＳＢＴ、ＬＳＢＲとの間には、高速タイムスロット
カウンタＨ３Ｃ１低速タイムスロットカウンタＬＳＣ，
バッファ制御メモリＢＧＭ。
スＬＳＢＴ、ＬＳＢＲとの間には、高速タイムスロット
カウンタＨ３Ｃ１低速タイムスロットカウンタＬＳＣ，
バッファ制御メモリＢＧＭ。
第１のデータバッファメモリＤＢＭＩ、及び第２のデー
タバッファメモリＤＢＭ２に加えて、クロック信号ＣＬ
Ｋのハイレベル及びローレベルに応じて、バッファ制御
メモリＢＧＭの出力及び低速タイムスロットカウンタＬ
Ｓ Ｃの出力をそれぞれ選択するセレクタＳＥＬ、判
定回路Ｄｉ−Ｄ４、及びゲート回路０１〜Ｇ４を備えて
いる。
タバッファメモリＤＢＭ２に加えて、クロック信号ＣＬ
Ｋのハイレベル及びローレベルに応じて、バッファ制御
メモリＢＧＭの出力及び低速タイムスロットカウンタＬ
Ｓ Ｃの出力をそれぞれ選択するセレクタＳＥＬ、判
定回路Ｄｉ−Ｄ４、及びゲート回路０１〜Ｇ４を備えて
いる。
バッファ制御メモリＢＧＭには、第４図に示す如く高速
タイムスロットＴＳＯ〜Ｔ Ｓ １２７と、低速タイム
スロットであるチャネルアドレスＣＨＯ〜ＣＨ３１との
所望の対応関係及び該当タイムスロットが通信可能状態
にあるかどうかを示す通信再情報が格納されている。図
示した例では、高速タイムスロットＴＳＯとチャネルア
ドレスＣＨ３が対応付けられており、且つタイムスロ７
＋−ＴＳＯは通信可である。一方、高速タイムスロット
ＴＳＩ。
タイムスロットＴＳＯ〜Ｔ Ｓ １２７と、低速タイム
スロットであるチャネルアドレスＣＨＯ〜ＣＨ３１との
所望の対応関係及び該当タイムスロットが通信可能状態
にあるかどうかを示す通信再情報が格納されている。図
示した例では、高速タイムスロットＴＳＯとチャネルア
ドレスＣＨ３が対応付けられており、且つタイムスロ７
＋−ＴＳＯは通信可である。一方、高速タイムスロット
ＴＳＩ。
ＴＳ２はチャネルアドレスの空きに対応付けられている
。すなわち、ＴＳＩ、ＴＳ２と低速チャネルアドレスと
の対応関係はなく、したがって高速タイムスロットＴＳ
Ｉ、ＴＳ２のデータは低速バスに移すことができず、ま
た低速バスからのデータは高速タイムスロットＴＳＩ、
ＴＳ２に移し替えることもできない。高速タイムスロッ
トＴＳ３’はチャネルアドレスＣＨ３に対応づけられて
いるが、タイムスロットＴＳ３は通信不可であるため、
高速バスと低速バスの間でのデータの交換は行われない
。他の高速タイムスロットとチャネルアドレスとの対応
関係についても同様に解釈できる。
。すなわち、ＴＳＩ、ＴＳ２と低速チャネルアドレスと
の対応関係はなく、したがって高速タイムスロットＴＳ
Ｉ、ＴＳ２のデータは低速バスに移すことができず、ま
た低速バスからのデータは高速タイムスロットＴＳＩ、
ＴＳ２に移し替えることもできない。高速タイムスロッ
トＴＳ３’はチャネルアドレスＣＨ３に対応づけられて
いるが、タイムスロットＴＳ３は通信不可であるため、
高速バスと低速バスの間でのデータの交換は行われない
。他の高速タイムスロットとチャネルアドレスとの対応
関係についても同様に解釈できる。
次に第１図に示した実施例の動作を説明する。
高速タイムスロットカウンタＨ３Ｃは、送信用高速バス
Ｈ３ＢＴを流れるデータのタイムスロットをＯから１２
７まで順次巡回的にカウントする。
Ｈ３ＢＴを流れるデータのタイムスロットをＯから１２
７まで順次巡回的にカウントする。
カウンタＨ３Ｃの出力はバッファ制御メモリの読出しア
ドレスθ〜１２７となる。アドレス０〜１２７は高速タ
イムスロットＴＳＯ−ＴＳ１２７に対応している。
ドレスθ〜１２７となる。アドレス０〜１２７は高速タ
イムスロットＴＳＯ−ＴＳ１２７に対応している。
セレクタＳＥＬは、クロック信号ＣＬＫの例えばハイレ
ベル時にはバッファ制御メモリＢＧＭからの読出しデー
タを選択出力し、クロック信号ＣＬＫのローレベル時に
は低速タイムスロットカウンタＬＳＣの出力データを選
択出力する。
ベル時にはバッファ制御メモリＢＧＭからの読出しデー
タを選択出力し、クロック信号ＣＬＫのローレベル時に
は低速タイムスロットカウンタＬＳＣの出力データを選
択出力する。
判定回路Ｄ１は、セレクタＳＥＬから出力されたバッフ
ァ制御メモリＢＧＭからの読出しデータ中に、現在の高
速タイムスロットＴＳｉ（ｉ＝０゜１．２．・・・、又
は１２７）に対応する低速チャネル番号ＣＨｊ （ｊ
＝ｏ、 １．２．・・・、又は３１）及び通信再情報が
共に入っているか否かを判別し、両方共存在する場合に
のみゲートＧ１を開いてその高速タイムスロットＴＳｉ
のデータを第１のデータバッファメモリＤＢＭＩに格納
する。このときの書込みアドレスは、セレクタＳ Ｅ
Ｌ、から与えられている低速チャネル番号に等しい。こ
うして、高速タイムスロットＴＳｉのデータが第１のデ
ータバッファメモリＤＢＭＩのアドレスｊにに格納され
る。
ァ制御メモリＢＧＭからの読出しデータ中に、現在の高
速タイムスロットＴＳｉ（ｉ＝０゜１．２．・・・、又
は１２７）に対応する低速チャネル番号ＣＨｊ （ｊ
＝ｏ、 １．２．・・・、又は３１）及び通信再情報が
共に入っているか否かを判別し、両方共存在する場合に
のみゲートＧ１を開いてその高速タイムスロットＴＳｉ
のデータを第１のデータバッファメモリＤＢＭＩに格納
する。このときの書込みアドレスは、セレクタＳ Ｅ
Ｌ、から与えられている低速チャネル番号に等しい。こ
うして、高速タイムスロットＴＳｉのデータが第１のデ
ータバッファメモリＤＢＭＩのアドレスｊにに格納され
る。
判定回路Ｄ２は、セレクタＳ Ｆ、 Ｌから出力される
低速タイムスロットカウンタの値とバッファ制御メモリ
ＢＧＭから読出された高速タイムスロットに対応する低
速チャネル番号とが一致したときに、ゲート回路Ｇ２を
開き、第１のデータバッファメモリＤＢＭＩから読出さ
れるデータを送信用低速バスＬＳＢＴに挿入する。この
ときの第１のデータバッファメモリＤＢＭ１め読出しア
ドレスは、セレクタＳＥＬから与えられる低速チャネル
番号に等しい。こうして、送信用高速バスのタイムスロ
ットＴＳｉのデータが送信用低速バスのチャネルＣＨｊ
に挿入される。
低速タイムスロットカウンタの値とバッファ制御メモリ
ＢＧＭから読出された高速タイムスロットに対応する低
速チャネル番号とが一致したときに、ゲート回路Ｇ２を
開き、第１のデータバッファメモリＤＢＭＩから読出さ
れるデータを送信用低速バスＬＳＢＴに挿入する。この
ときの第１のデータバッファメモリＤＢＭ１め読出しア
ドレスは、セレクタＳＥＬから与えられる低速チャネル
番号に等しい。こうして、送信用高速バスのタイムスロ
ットＴＳｉのデータが送信用低速バスのチャネルＣＨｊ
に挿入される。
送信用高速バスＨＳ Ｂ Ｔから送信用低速バスＬＳＢ
Ｔへのデータの転送と同時に、受信用低速バスＬＳＢＲ
から受信用高速バスＨ３ＢＲへのデータの転送も行われ
る。すなわち、判定回路Ｄ３は、低速タイムスロットカ
ウンタＬＳＣのカウント出力がバッファ制御メモリＢＧ
Ｍから読出された低速チャネル番号と一致したときゲー
トＧ３を開いて受信用低速バスＬＳＢＴからのデータを
第２のデータバッファメモリＤＢＭ２に格納する。
Ｔへのデータの転送と同時に、受信用低速バスＬＳＢＲ
から受信用高速バスＨ３ＢＲへのデータの転送も行われ
る。すなわち、判定回路Ｄ３は、低速タイムスロットカ
ウンタＬＳＣのカウント出力がバッファ制御メモリＢＧ
Ｍから読出された低速チャネル番号と一致したときゲー
トＧ３を開いて受信用低速バスＬＳＢＴからのデータを
第２のデータバッファメモリＤＢＭ２に格納する。
このときの書込みアドレスはセレクタＳＥＬから出力さ
れている低速チャネル番号に等しい。また、判定回路Ｄ
４はバッファ制御メモリＢＧＭからの読出しデータ中に
、現在の高速タイムスロットＴＳ ｉ （ｉ ＝０．
１．２．・・・、又は１２７）に対応する低速チャネル
番号及び通信再情報が共に入っている場合にのみゲー）
Ｇ４を開き、第２のデータバッファメモリＤＢＭ２から
読出したデータを受信用高速バスＨ３ＢＨに挿入する。
れている低速チャネル番号に等しい。また、判定回路Ｄ
４はバッファ制御メモリＢＧＭからの読出しデータ中に
、現在の高速タイムスロットＴＳ ｉ （ｉ ＝０．
１．２．・・・、又は１２７）に対応する低速チャネル
番号及び通信再情報が共に入っている場合にのみゲー）
Ｇ４を開き、第２のデータバッファメモリＤＢＭ２から
読出したデータを受信用高速バスＨ３ＢＨに挿入する。
このときの第２のデータバッファメモリＤＢＭ２の読出
しアドレスは、セレクタＳＥＬから与えられている低速
チャネル番号ｊに等しい。こうして、受信用低速バスＬ
ＳＢＲのチャネルＣＨｊのデータは、受信用高速バスＨ
３ＢＲのタイムスロットＴＳｉに挿入される。
しアドレスは、セレクタＳＥＬから与えられている低速
チャネル番号ｊに等しい。こうして、受信用低速バスＬ
ＳＢＲのチャネルＣＨｊのデータは、受信用高速バスＨ
３ＢＲのタイムスロットＴＳｉに挿入される。
以上の動作により、速度の異なる２伝送路間の通信が可
能となる。
能となる。
本発明は上述の実施例に限定されるものではなく、様々
の変形が可能である。例えば、時分割多重通信で見られ
る様に、同時に複数のバスからのデータを受ける場合、
そのバスの数と同数のパンファ制御メモリとデータバッ
ファメモリ対とを持つ事により、データ抜けなどの障害
を起こす事なく複数のバスとのｉｉ１信を行うことがで
きる。
の変形が可能である。例えば、時分割多重通信で見られ
る様に、同時に複数のバスからのデータを受ける場合、
そのバスの数と同数のパンファ制御メモリとデータバッ
ファメモリ対とを持つ事により、データ抜けなどの障害
を起こす事なく複数のバスとのｉｉ１信を行うことがで
きる。
以上述説明したように、本発明によれば、高速バスの伝
送速度を低速バス側は意識することなく、また低速バス
の伝送速度を高速バス側は意識することなく、伝送速度
の異なる伝送路間での通信が比較的簡単に実現できる。
送速度を低速バス側は意識することなく、また低速バス
の伝送速度を高速バス側は意識することなく、伝送速度
の異なる伝送路間での通信が比較的簡単に実現できる。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は第
２図の実施例におけるフレーム構成を示す図、 第４図は第２図の実施例におけるバッファ制御メモリの
内容の一例を示す図である。 Ｈ３Ｂ・・・・・・高速バス、 ＬＳＢ・・・・・・低速バス、 Ｈ２Ｏ・・・・・・高速タイムスロットカウンタ、ＬＳ
Ｃ・・・・・・低速タイムスロットカウンタ、ＢＧＭ・
・・・・・バッファ制御メモリ、ＤＢＭＩ・・・第１の
データバッファメモリ、ＤＢＭ２・・・第２のデータバ
ッファメモリ。
２図の実施例におけるフレーム構成を示す図、 第４図は第２図の実施例におけるバッファ制御メモリの
内容の一例を示す図である。 Ｈ３Ｂ・・・・・・高速バス、 ＬＳＢ・・・・・・低速バス、 Ｈ２Ｏ・・・・・・高速タイムスロットカウンタ、ＬＳ
Ｃ・・・・・・低速タイムスロットカウンタ、ＢＧＭ・
・・・・・バッファ制御メモリ、ＤＢＭＩ・・・第１の
データバッファメモリ、ＤＢＭ２・・・第２のデータバ
ッファメモリ。
Claims (1)
- 【特許請求の範囲】 １、第１の所定数の高速タイムスロットで各高速フレー
ムを構成し、高速データーを伝送する高速バス（ＨＳＢ
）、 該第１の所定数以下の第２の所定数の低速タイムスロッ
トで、該高速フレームと同一フレーム周期の各低速フレ
ームを構成し、低速データを伝送する低速バス（ＬＳＢ
）、 該高速フレームの各々に含まれるタイムスロットをフレ
ーム毎にカウントする高速タイムスロットカウンタ（Ｈ
ＳＣ）、 該低速フレームの各々に含まれるタイムスロットをフレ
ーム毎にカウントする低速タイムスロットカウンタ（Ｌ
ＳＣ）、 該高速タイムスロットの番号と該低速タイムスロットの
番号との所望の対応関係を予め格納するバッファ制御メ
モリ（ＢＣＭ）、 該高速バスから読出したデータを該低速バスに送出する
前に一時格納する第１のデータバッファメモリ（ＤＢＭ
１）、及び 該低速バスから読出したデータを高速バスに送出する前
に一時格納する第２のデータバッファメモリ（ＤＢＭ２
）を具備し、 該高速タイムスロットカウンタのカウント出力を該バッ
ファ制御メモリの読出しアドレスとして用い、 該バッファ制御メモリから読出された低速タイムスロッ
ト番号を書込みアドレスとして、該第１のデータバッフ
ァメモリの該当アドレスに高速バスからのデータを書込
むと共に、該低速タイムスロットカウンタのカウント出
力を書込みアドレスとして該第２のデータバッファメモ
リの該当アドレスに該低速バスからのデータを書込み、 該低速タイムスロットのカウント出力を読出しアドレス
として該第１のデータバッファメモリからデータを読出
して該低速バスの該当タイムスロットに挿入すると共に
、該バッファ制御メモリから読出された低速タイムスロ
ット番号を読出しアドレスとして、該第２のデータバッ
ファメモリからデータを読出して該高速バスの該当タイ
ムスロットに挿入するようにしたことを特徴とするフレ
ーム変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25067485A JPS62142428A (ja) | 1985-11-11 | 1985-11-11 | フレ−ム変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25067485A JPS62142428A (ja) | 1985-11-11 | 1985-11-11 | フレ−ム変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142428A true JPS62142428A (ja) | 1987-06-25 |
| JPH035098B2 JPH035098B2 (ja) | 1991-01-24 |
Family
ID=17211357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25067485A Granted JPS62142428A (ja) | 1985-11-11 | 1985-11-11 | フレ−ム変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972407A (en) * | 1988-10-03 | 1990-11-20 | Fujitsu Limited | Time-division switching circuit transforming data formats |
-
1985
- 1985-11-11 JP JP25067485A patent/JPS62142428A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972407A (en) * | 1988-10-03 | 1990-11-20 | Fujitsu Limited | Time-division switching circuit transforming data formats |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035098B2 (ja) | 1991-01-24 |
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