JPH0245879B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時分割交換機の時分割スイツチなど
において、タイムスロツト入替えばかりでなく、
速度変換および多重化または多重分離をも行うた
めの時間スイツチに関するものである。

〔発明の背景〕

現在のデイジタル電話網において、音声信号
は、周期125μs、データ８ビツト／周期の64kb／
ｓデイジタル信号として交換・伝送される。した
がつて、デイジダル電話網に供される時分割交換
機は、一般に64kb／ｓ単位での交換を行うよう
に開発されている。

一方、フアクシミリ通信、データ通信等のよう
な64kb／ｓ未満の速度で充分であるサービスに
対しても経済的に対応しうるべく、8kb／ｓ×Ｎ
（Ｎ＝１、２、３、８）の多元速度を扱うことが
できる多元デイジタル網の実現が切望されてい
る。

第１図は、多元デイジタル網に対応する従来の
時分割交換機の通話路系の一例の構成図である。

ここで、１は、Ｔ（時間スイツチ）×Ｓ（空間ス
イツチ）×Ｔ（時間スイツチ）構成の時分割スイツ
チ、２は、伝送路１０１からベアラ多重化信号
（端末等に固有のベアラ速度での多重化が行われ
た信号）をユニバーサル信号（ベアラ信号につい
て速度変換をして得た時分割交換用の基本速度信
号、たとえば64kb／ｓ信号）に変換するベアラ
ユニバーサル多重変換装置、３は、ユニバーサル
信号をベアラ多重化信号に変換して伝送路１０４
に送出するユニバーサルベアラ多重化変換装置で
ある。

このようなユニバーサル信号への変換は、一般
に時分割交換機内の動作が上述の基本速度信号で
行なわれているため、多元速度の夫々の速度につ
いて必要となるものである。

伝送路１０１上では、8kb／ｓ×Ｎ（Ｎ＝１、
２、４）信号の８／Ｎ回線分が64kb／ｓの１タ
イムスロツトに多重化されている。（当然ながら
Ｎ＝８のベアラ速度64kb／ｓについてはベアラ
多重化はありえない。）ベアラユニバーサル多重
変換装置２は、その入力をＮ個のユニバーサル信
号（64kb／ｓ）に変換して内部ハイウエイ１０
２へ送出する。

このユニバーサル信号は、時分割スイツチ１で
64kb／ｓ単位で交換されたのち、内部ハイウエ
イ１０３を経てユニバーサルベアラ多重変換装置
３に入力され、ここでベアラ多重化信号に逆変換
されて伝送路１０４へ送出される。

更に、上記の両多重変換装置２，３について詳
細に説明する。

まず、第２図は、ベアラユニバーサル多重変換
装置の一例のブロツク図である。

ここで、２１は、分離回路、２２，２３，２４
は、それぞれ、8kb／ｓ×８のベアラ多重化信号
をユニバーサル信号（64kb／ｓ）×８へ、16kb／
ｓ×４のベアラ多重化信号をユニバーサル信号
へ、また32kb／ｓ×２のベアラ多重化信号をユ
ニバーサル信号×２へ変換するための変換回路、
２５は、多重化回路である。

伝送路１０１は、8kb／ｓ×８のベアラ多重化
がされたタイムスロツト＃１、16kb／ｓ×４の
ベアラ多重化がされたタイムスロツト＃２、
32kb／ｓ×２のタイムスロツト＃３およびベア
ラ速度64kb／ｓの信号のためのタイムスロツト
＃４から構成されている。

分離回路２１は、上記各信号をタイムスロツト
＃１〜＃４別に分離して各対応するリード２６，
２７，２８，２９に出力する。

変換回路２２，２３，２４は、各ベアラ速度
8kb／ｓ、16kb／ｓ、32kb／ｓ対応に設けられ
たもので、各ベアラ多重の分離と各ベアラ速度の
ユニバーサル速度（64kb／ｓ）への変換とを行
い、リード２６Ａ，２７Ａ，２８へ送出をする。

このようにして得られたユニバーサル信号は、
多重化回路２５で多重化されて内部ハイウエイ１
０２へ送出される。なお、ベアラ速度64kb／ｓ
の信号については速度変換を行う必要がなく、分
離回路２１で分離されたのち、直ちに多重化回路
２５に入力される。

次に、第３図は、ユニバーサルベアラ多重変換
装置の一例のブロツク図である。

ここで、３１は、分離回路、３２，３３，３４
は、それぞれ、ユニバーサル信号×８を8kb／ｓ
×８のベアラ多重化信号へ、ユニバーサル信号×
４を16kb／ｓ×４のベアラ多重化信号へ、また
ユニバーサル信号×２を32kb／ｓ×２のベアラ
多重化信号へ変換するための変換回路、３５は、
多重化回路である。

内部ハイウエイ１０３は、ベアラ速度8kb／ｓ
の信号に関するユニバーサル信号のタイムスロツ
ト＃１〜＃８、ベアラ速度16kb／ｓの信号に関
する同タイムスロツト＃９〜＃１２、ベアラ速度
32kb／ｓの信号に関する同タイムスロツト＃１
３，＃１４およびベアラ速度64kb／ｓの信号の
タイムスロツト＃１５から構成されている。

分離回路３１は、上記各信号を各タイムスロツ
ト＃１〜＃１５別に分離し、その＃１〜＃８はリ
ード３６に、同＃９〜＃１２はリード３７に、同
＃１３、＃１４はリード３８に、また同＃１５は
リード３９に送出する。

変換回路３２，３３，３４は、各ベアラ速度
8kb／ｓ、16kb／ｓ、32kb／ｓ対応に設けられ
たもので、各ベアラ速度対応にユニバーサル信号
からベアラ信号への速度変換を行うとともに、
64kb／ｓのベアラ多重化を行う。

このようにして得られた64kb／ｓのベアラ多
重化信号は、リード３６Ａ，３７Ａ，３８Ａへ送
出され、リード３９の64kb／ｓ信号とともに、
多重化回路３５で多重化されて伝送路１０４へ送
出される。

このように、上述の従来例は、時分割スイツチ
１の前後に相当に複雑な上記の両多重変換装置
２，３が別途に必要であるので不経済であるとと
もに、各タイムスロツトとベアラ速度とが固定的
に割り付けられてしまうのでベアラ速度間のトラ
ヒツク変動に対しても柔軟に対処することができ
ない。

これは、上記時分割スイツチ１が、例えばＴ×
Ｓ×Ｔ構成のもので、基本速度64kb／ｓ単位で
のみ交換を行うように考えられており、特に時間
スイツチＴとして、64kb／ｓ単位で固定したタ
イムスロツト入替え機能のみのものしかなく、ベ
アラ信号・ユニバーサル信号間の速度変換および
ベアラ多重化・多重分離の機能をも有するものが
存在しなかつたからである。

〔発明の目的〕

本発明の目的は、上記した従来技術の困難を克
服し、ベアラ信号・ユニバーサル信号相互間の速
度変換およびベアラ多重化に対して特別の装置を
設ける必要がなく、ベアラ速度間のトラヒツク変
動にも融通性がある時分割スイツチを実現するた
めの時間スイツチを提供することにある。

〔発明の概要〕

本発明に係る時間スイツチの構成は、入ハイウ
エイからのデータの書込みを、その各タイムスロ
ツトに対応する可変アドレス指定に従い、これに
同期して別に指定されるビツト位置にのみ行いう
るとともに、そのデータの読出しを、出ハイウエ
イの各タイムスロツトに対応する固定アドレス指
定によつて行う通話路メモリと、書込モード指定
に基づいて上記通話路メモリの書込ビツト位置の
指定をする書込制御回路と、上記通話路メモリに
対する可変アドレス指定および上記書込制御回路
に対する書込モード指定を与える保持メモリとを
具備するようにしたものである。

なお、これを要するに、通話路メモリについて
ランダム書込み、シーケンシヤル読出しを行うと
ともに、上記書込みをビツト単位で可変的に制御
することにより、ユニバーサル信号をベアラ多重
化信号に変換するものである。

したがつて、この時間スイツチを時分割スイツ
チの最終段スイツチとして使用することにより、
前述の従来例におけるユニバーサルベアラ多重変
換装置３を不要とし、大幅な経済化を達成しよう
とするものである。

〔発明の実施例〕

以下、本発明の実施例を図に基づいて説明す
る。

まず、第４図は、本発明に係る時間スイツチの
一実施例のブロツク図、第５図は、その主要部タ
イミングチヤートである。

ここで、１０は８ビツトのシフトレジスタ、１
１は８ビツトのレジスタ、１２は８ビツト、４語
の通話路メモリ、１３は書込制御回路、１４は８
ビツトのレジスタ、１５はカウンタ、１６は７ビ
ツト、16語の保持メモリである。なお、第５図の
各波形には、第４図の対応するリード番号と同一
の番号が付与してある。

入ハイウエイ２０１は、例えば、各８ビツト構
成の16タイムスロツトTS０〜TS１５が8kHz周期
で多重化された1024kb／ｓのハイウエイであり、
そのデータは、シフトレジスタ１０にクロツク２
０２で蓄えられ、１タイムスロツト分だけシフト
された後にクロツク２０３でレジスタ１１に並行
にセツトされる。

保持メモリ１６は、レジスタ１１にセツトされ
た入ハイウエイ２０１のデータについて、通話路
メモリ１２への書込アドレスおよび書込むべきビ
ツト位置・速度クラスを指定する書込モードを入
ハイウエイ２０１のタイムスロツト対応に記憶し
ている。

カウンタ１５は、入ハイウエイ２０１のタイム
スロツト番号に同期した計数値をアドレス線２１
５に送出して保持メモリ１６の読出しアドレスを
決定する。

その読出結果は、リード２１７を通して通話路
メモリ１２の書込アドレスとして指定される（可
変アドレス指定）。また、その他の読出結果は、
リード２１６を通して書込制御回路１３に入力さ
れ、書込制御回路１３は、それに基づいて書込ビ
ツト指定２０７を出力する。すなわち、入ハイウ
エイ２０１のデータは、リード２１７で指定され
た通話路メモリ１２のアドレスにおいてリード２
０７で指定されたビツトのみが書込まれる。

一方、通話路メモリ１２の読出しは、カウンタ
１５の出力２１４に従つてシーケンシヤルに行わ
れ（固定アドレス指定）、クロツク２１０のタイ
ミングでレジスタ１４にセツトされる。

次に、入ハイウエイ２０１のタイムスロツト
TS１，TS２にベアラ速度が32kb／ｓで64kb／
ｓユニバーサル信号に変換された信号が割付けら
れており、この信号を出ハイウエイ２０８のタイ
ムスロツトTS３に多重化して出力する場合を例
として、更に詳細に本時間スイツチの動作を説明
する。なお、他の例については、後述する第６
図、第７図から類推が容易であるので省略する。

第６図は、その接続指令のフオーマツト図であ
つて、保持メモリ１６に送出される接続指令のフ
オーマツトを示している。また、第６図は、同書
込制御真理値の説明図であつて、上記書込制御回
路１３の真理値を示し、各速度クラスに対する書
込モード、イネーブル信号の関係を示している。
なお、第７図中で×印は０、１いずれの値をとつ
てもよいことを示す。

図に示されていない交換機の制御装置は、アド
レスバス２１２、データバス２１１により、入タ
イムスロツト、出タイムスロツト、書込モード
（速度クラス、ビツト位置指定）を指定し、クロ
ツク線２１３への書込信号によつて保持メモリ１
６に接続命令を書込む。すなわち、第１接続命令
で保持メモリ１６の“0001”番地にデータ
“1010000”が、また第２接続命令で“0010”番地
にデータ“1010001”が書込まれる。

入ハイウエイ２０１のタイムスロツトTS１に
対応するタイミングで保持メモリ１６の番地
“0001”の記憶内容“1010000”が読み出され、出
タイムスロツトに対応する上位２ビツトO₁O₂＝
“10”は、通話路メモリ１２の書込アドレスWA
１，２に入力される。

なお、上記データの上位２ビツト（O₃O₄）
“10”はベアラ速度クラス32kb／ｓに対応するも
ので、例えば、他には“00”が8kb／ｓの速度ク
ラスに、“01”が16kb／ｓの速度クラスに、ま
た、“11”が64kb／ｓの速度クラスに対応するも
のである。

また、書込モードに対応する下位５ビツトO₃
〜O₇＝“10000”は、書込制御回路１３の制御入
力Ｃ１〜Ｃ５に入力される。

書込制御回路１３は、第７図の真理値に従つて
通話路メモリ１２のイネーブル端子Ｇ１，３，
５，７に“１”を、同Ｇ２，４，６，８に“０”
を出力する。

通話路メモリ１２の入力Ｉ１〜Ｉ８には入ハイ
ウエイ２０１のタイムスロツトTS１のデータ
“aacceegg”が与えられるが、対応するイネーブ
ル信号Ｇ１〜Ｇ８が“１”のビツトのみ、すなわ
ち奇数ビツトのデータ“aceg”のみがアドレス
２に書込まれる。

同様にして、第２接続命令に対応して入ハイウ
エイ２０１のタイムスロツトTS２のデータ
“bbddffhh”の中の偶数ビツトのデータ“bdfh”
が通話路メモリ１２のアドレス２に書込まれる。

この結果、通話路メモリ１２のアドレス２に
は、上記タイムスロツトTS１，TS２の32kb／
ｓのデータをベアラ多重化したデータ
“abcdefgh”が書き込まれることとなる。

このようにして多数の速度クラスの場合も夫々
同様に変換された２０１上のユニバーサル信号か
ら、もとのベアラ速度に変換した信号を通話路メ
モリ１２上に多重化して書き込むことが可能とな
る。

そして、通話路メモリ１２のアドレス２の上記
内容は、出ハイウエイ２０８のタイムスロツト
TS２に対応したタイミングで読出される。

なお、上記実施例において、通話路メモリ１２
は、ビツト単位で選択的に書込み可能なゲート機
能（イネーブル端子Ｇ１〜Ｇ８）を有している
が、このような機能をもたないメモリ素子を利用
しても、同機能を実現することができる。

第８図は、本発明に係る時間スイツチの他の実
施例における通話路メモリのブロツク図であつ
て、第４図の通話路メモリ１２を置換しうるべき
ものである。

ここで、１２Ａは通話路メモリ素子、１２Ｂ，
１２Ｃはセレクタであり、第４図と同一の信号線
には同一の符号が付与してある。

レジスタ１４へのデータ書込み時には、通話路
メモリ素子１２Ａの読出アドレスRA１，RA２
に対して、信号線２１４または信号線２１７の値
が入力されるようにセレクタ１２Ｃが制御されて
いる。

また、通話路メモリ素子１２に対する入ハイウ
エイ２０１からのデータ書込み時には、書込制御
回路１３の出力信号２０７により、入ハイウエイ
データ２０５と通話路メモリ素子１２Ａの該当ア
ドレスの既記憶データ２０６とをセレクタ１２Ｂ
で選択して書込むようにする。これにより、通話
路メモリ素子１２Ａ、セレクタ１２Ｂ，１２Ｃ
は、第４図の通話路メモリ１２と均等の機能を実
現することができる。

〔発明の効果〕 上記各実施例の説明からも明らかなように、本
発明によれば、従来の時間スイツチに対して、保
持メモリのビツト幅の拡張と、通話路メモリのビ
ツト単位での選択的書込機能とを付加するだけ
で、多元ベアラ速度の信号を扱いうることになる
ので、時分割スイツチの大幅な経済化が得られる
とともに、その扱いうるトラヒツク量は各ベアラ
信号のトラヒツクの合計のみに依存し、各ベアラ
信号のトラヒツク比率には依存しないので、ベア
ラ信号間のトラヒツク変動に対して極めて大きい
融通性が得られ、その効果は顕著である。

【図面の簡単な説明】

第１図は、多元デイジタル網に対応する従来の
時分割交換機の通話路系の一例の構成図、第２図
は、そのベアラユニバーサル多重変換装置の一例
のブロツク図、第３図は、同ユニバーサルベアラ
多重変換装置の一例のブロツク図、第４図は、本
発明に係る時間スイツチの一実施例のブロツク
図、第５図は、その主要部タイミングチヤート、
第６図は、同接続命令のフオーマツト図、第７図
は、同書込制御真理値の説明図、第８図は、本発
明に係る時間スイツチの他の実施例における通話
路メモリのブロツク図である。 １０……シフトレジスタ、１１……レジスタ、
１２……通話路メモリ、１２Ａ……通話路メモリ
素子、１２Ｂ，１２Ｃ……セレクタ、１３……書
込制御回路、１４……レジスタ、１５……カウン
タ、１６……保持メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 入ハイウエイからのデータの書込みを、その
   各タイムスロツトに対応する可変アドレス指定に
   従い、別に指定されるビツト位置に行いうるとと
   もに、そのデータの読出しを、出ハイウエイの各
   タイムスロツトに対応する固定アドレス指定によ
   つて行う通話路メモリと、書込モード指定に基づ
   いて上記通話路メモリの書込ビツト位置の指定を
   する書込制御手段と、上記可変アドレス指定およ
   び上記書込モード指定を与える制御手段とを具備
   して構成したことを特徴とする時間スイツチ。 ２ 特許請求の範囲第１項記載のものにおいて、
   上記書込制御手段に対する書込モード指定を、速
   度クラスと書込ビツト位置指定とからなるように
   したことを特徴とする時間スイツチ。 ３ 特許請求の範囲第１項または第２項記載のも
   のにおいて、各タイムスロツトのビツト長が８で
   あり、また速度クラスが64kb／ｓ、32kb／ｓ、
   16kb／ｓもしくは8kb／ｓのいずれか、または任
   意の複数の組合せであることを特徴とする時間ス
   イツチ。 ４ 特許請求の範囲第３項記載のものにおいて、
   速度クラス64kb／ｓの書込モードのときは、上
   記通話路メモリへの入力８ビツトすべてが書込ま
   れるようにしたことを特徴とする時間スイツチ。 ５ 特許請求の範囲第３項記載のものにおいて、
   速度クラス32kb／ｓの書込モードのときは、上
   記通話路メモリへの入力８ビツトのうち、偶数番
   目または奇数番目のもののみが書込まれるように
   したことを特徴とする時間スイツチ。 ６ 特許請求の範囲第３項記載のものにおいて、
   速度クラス16kb／ｓの書込モードのときは、上
   記通話路メモリへの入力８ビツトの上位および下
   位の各４ビツトのうち、ビツト位置指定をされた
   各１ビツトのみが書込まれるようにしたことを特
   徴とする時間スイツチ。 ７ 特許請求の範囲第３項記載のものにおいて、
   速度クラス8kb／ｓの書込モードのときは、上記
   通話路メモリへの入力８ビツトのうち、ビツト位
   置指定をされた１ビツトのみが書込まれるように
   したことを特徴とする時間スイツチ。 ８ 特許請求の範囲第１項記載のものにおいて、
   上記可変アドレス指定および上記書込モード指定
   を与える制御手段が該可変アドレス指定しおよび
   該書込モード指定を同期して与えるものであるこ
   とを特徴とする時間スイツチ。 ９ 特許請求の範囲第８項記載のものにおいて、
   上記同期して与える制御を保持メモリにより行う
   ことを特徴とする時間スイツチ。