JP2563770B2 - 回線設定回路 - Google Patents
回線設定回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル同期網における同期多重変換装
置の回線設定回路に関する。
置の回線設定回路に関する。
（従来の技術） ディジタル同期網においては、従来アナログ網におい
て実施されていた配分架による空間的回線設定に代っ
て、ディジタル多重レベル上のタイムスロット入替によ
り時間的に回線設定を行なうことが可能となり、同期多
重変換装置が実用に供されている（例えば、「実施」、
第34巻第１号、昭和57年１月15日発行、電気通信協会発
行、中浜博他著、「市外系ディジタル同期端局方式」、
頁99−112）。同期多重変換装置は1.544Mb/s又は6.312M
b/sのディジタル伝送路を終端し、６チャネル（回線設
定単位）単位の回線設定を行ない同単位にて回線終端さ
れ8.192Mb/s又は2.048Mbit/sの局内インタフェースによ
りディジタル交換機に接続される。同期多重変換装置の
回線設定機能は、データ列の時間および空間のタイムス
ロット占有位置を入れ替えるTSI（Time Slot Interchan
ger）により実現され、このタイムスロット入替え順序
を外部より制御できる構成とすることにより半固定時間
スイッチが実現される。
て実施されていた配分架による空間的回線設定に代っ
て、ディジタル多重レベル上のタイムスロット入替によ
り時間的に回線設定を行なうことが可能となり、同期多
重変換装置が実用に供されている（例えば、「実施」、
第34巻第１号、昭和57年１月15日発行、電気通信協会発
行、中浜博他著、「市外系ディジタル同期端局方式」、
頁99−112）。同期多重変換装置は1.544Mb/s又は6.312M
b/sのディジタル伝送路を終端し、６チャネル（回線設
定単位）単位の回線設定を行ない同単位にて回線終端さ
れ8.192Mb/s又は2.048Mbit/sの局内インタフェースによ
りディジタル交換機に接続される。同期多重変換装置の
回線設定機能は、データ列の時間および空間のタイムス
ロット占有位置を入れ替えるTSI（Time Slot Interchan
ger）により実現され、このタイムスロット入替え順序
を外部より制御できる構成とすることにより半固定時間
スイッチが実現される。
同期多重変換装置が収容するディジタル伝送路は1,54
4Mbit/s1次群伝送路および6.312Mbit/s2次群伝送路であ
り、各伝送路インタフェースのチャネル容量は64Kbit/s
電話チャネル掛算にてそれぞれ24チャネル、96チャネル
である。一方、交換機とのインタフェースは2.048Mbit/
sまたは8.192Mbit/sの局内インタフェースにより行なわ
れ、各局内インタフェースのチャネル容量はそれぞれ30
チャネル、120チャネルとなっている。
4Mbit/s1次群伝送路および6.312Mbit/s2次群伝送路であ
り、各伝送路インタフェースのチャネル容量は64Kbit/s
電話チャネル掛算にてそれぞれ24チャネル、96チャネル
である。一方、交換機とのインタフェースは2.048Mbit/
sまたは8.192Mbit/sの局内インタフェースにより行なわ
れ、各局内インタフェースのチャネル容量はそれぞれ30
チャネル、120チャネルとなっている。
こうした伝送路および局内のインタフェース条件によ
り、同期多重変換装置においては、先に記述した伝送路
終端機能、回線設定機能、回線終端機能、局内インタフ
ェース機能に加えて各インタフェースの信号速度、チャ
ネル容量の変換を行なう多重変換機能が必要である。
り、同期多重変換装置においては、先に記述した伝送路
終端機能、回線設定機能、回線終端機能、局内インタフ
ェース機能に加えて各インタフェースの信号速度、チャ
ネル容量の変換を行なう多重変換機能が必要である。
次に、同期多重変換装置において、回転設定および多
重変換を実現する回路の従来の構成法について説明す
る。以降の説明においては、説明の繁雑化を防ぐ為に、
伝送路インタフェースを6.312Mbit/s2次群インタフェー
ス局内インタフェースを8.192Mbit/s局内インタフェー
スにしぼることとするが、本発明の適用は、他の伝送路
インタフェース、局内インタフェースが収容されている
場合にも同様に可能であることはいうまでもない。
重変換を実現する回路の従来の構成法について説明す
る。以降の説明においては、説明の繁雑化を防ぐ為に、
伝送路インタフェースを6.312Mbit/s2次群インタフェー
ス局内インタフェースを8.192Mbit/s局内インタフェー
スにしぼることとするが、本発明の適用は、他の伝送路
インタフェース、局内インタフェースが収容されている
場合にも同様に可能であることはいうまでもない。
第２図は、従来の回線設定回路の一構成例を示すブロ
ック図で、伝送路→局内方向（Ｒ方向）の回線設定を行
なう回線設定回路を示す。第２図においてINi（ｉ＝１
〜40）は、それぞれ6.312Mbit/s2次群伝送路インタフェ
ースより受信され8.192Mbit/sに速度変換された96チャ
ネル多重信号である。またOUTi（ｉ＝１〜32）は、それ
ぞれやはり信号速度8.192Mbit/sの120チャネル多重信号
であり、局内インタフェースへ送出される。第２図に示
された回線設定回路は、INi（ｉ＝１〜40）の96チャネ
ル×40本、合計3840チャネル（＝640HG）の信号に対し
て、まずこの信号を120チャネル×32本に多重変換し、
その後これらの信号にタイムスロット入替えによる回線
設定を施し、OUTi（ｉ＝１〜32）32本のそれぞれに120
チャネル多重信号を送出する。
ック図で、伝送路→局内方向（Ｒ方向）の回線設定を行
なう回線設定回路を示す。第２図においてINi（ｉ＝１
〜40）は、それぞれ6.312Mbit/s2次群伝送路インタフェ
ースより受信され8.192Mbit/sに速度変換された96チャ
ネル多重信号である。またOUTi（ｉ＝１〜32）は、それ
ぞれやはり信号速度8.192Mbit/sの120チャネル多重信号
であり、局内インタフェースへ送出される。第２図に示
された回線設定回路は、INi（ｉ＝１〜40）の96チャネ
ル×40本、合計3840チャネル（＝640HG）の信号に対し
て、まずこの信号を120チャネル×32本に多重変換し、
その後これらの信号にタイムスロット入替えによる回線
設定を施し、OUTi（ｉ＝１〜32）32本のそれぞれに120
チャネル多重信号を送出する。
以下、第２図に従って詳細に説明する。
第２図において、１は伝送路側より送られてくる96チ
ャネルの多重信号５本を、120チャネル多重信号４本へ
変換する多重変換回路−−以下、この回路を5/4変換回
路と呼ぶ−−である。２〜８もそれぞれ同様の5/4変換
回路であり、これらの合計８ヶの5/4変換回路により、
伝送路側から送られてくる96チャネルの多重信号40本
（INi（ｉ＝１〜40））は120チャネルの多重信号32本に
多重変換される。９は回線設定回路であり、１〜８の5/
4変換回路にて変換された120チャネル多重信号32本に対
してHG（６チャネル単位）にタイムスロットの入れ替え
による回線設定を行ない、OUTi（ｉ＝１〜32）のそれぞ
れに120チャネル多重信号を送出する。
ャネルの多重信号５本を、120チャネル多重信号４本へ
変換する多重変換回路−−以下、この回路を5/4変換回
路と呼ぶ−−である。２〜８もそれぞれ同様の5/4変換
回路であり、これらの合計８ヶの5/4変換回路により、
伝送路側から送られてくる96チャネルの多重信号40本
（INi（ｉ＝１〜40））は120チャネルの多重信号32本に
多重変換される。９は回線設定回路であり、１〜８の5/
4変換回路にて変換された120チャネル多重信号32本に対
してHG（６チャネル単位）にタイムスロットの入れ替え
による回線設定を行ない、OUTi（ｉ＝１〜32）のそれぞ
れに120チャネル多重信号を送出する。
以上の動作をタイムチャート上にて示したものが第３
図と第４図である。第３図は、伝送路側より送られてく
る96チャネル多重信号INi（ｉ＝１〜40）において、各
チャネルの１フレーム（125μsec）の中の時間配置を示
すフレーム構成、および局内へ送出される120チャネル
多重信号OUTi（ｉ＝１〜32）の同様のフレーム構成を示
している。信号速度8.192Mbit/sのINi,OUTiの多重信号
上においては、64Kbit/s電話チャネル掛算にて128個の
タイムスロットが存在しており、INi上においてはこの1
28のタイムスロット中96タイムスロットが96チャネルの
信号により占有されており、残り32タイムスロットは空
タイムスロットとなっている。またOUTi上においては、
128タイムスロット中120タイムスロットが120チャネル
の信号により占有されており、残り８タイムスロットが
空タイムスロットになっている。INi上の96チャネルは
６チャネル×16HGの構成により、またOUTi上の120チャ
ネルは６チャネル×20HGの構成により、第３図に示すよ
うな時間配置となっている。第４図に、IN1〜IN5の96チ
ャネル×５本が120チャネル×４本に5/4変換される変換
タイムチャートを示す。第４図の如くIN5の信号はIN1〜
IN4の各空タイムスロットにタイムスロット変換される
ことにより5/4変換が行なわれる。
図と第４図である。第３図は、伝送路側より送られてく
る96チャネル多重信号INi（ｉ＝１〜40）において、各
チャネルの１フレーム（125μsec）の中の時間配置を示
すフレーム構成、および局内へ送出される120チャネル
多重信号OUTi（ｉ＝１〜32）の同様のフレーム構成を示
している。信号速度8.192Mbit/sのINi,OUTiの多重信号
上においては、64Kbit/s電話チャネル掛算にて128個の
タイムスロットが存在しており、INi上においてはこの1
28のタイムスロット中96タイムスロットが96チャネルの
信号により占有されており、残り32タイムスロットは空
タイムスロットとなっている。またOUTi上においては、
128タイムスロット中120タイムスロットが120チャネル
の信号により占有されており、残り８タイムスロットが
空タイムスロットになっている。INi上の96チャネルは
６チャネル×16HGの構成により、またOUTi上の120チャ
ネルは６チャネル×20HGの構成により、第３図に示すよ
うな時間配置となっている。第４図に、IN1〜IN5の96チ
ャネル×５本が120チャネル×４本に5/4変換される変換
タイムチャートを示す。第４図の如くIN5の信号はIN1〜
IN4の各空タイムスロットにタイムスロット変換される
ことにより5/4変換が行なわれる。
この様に5/4変換して得られた120チャネル×32本の多
重信号のフレーム構成は、OUTiの120チャネル×32本の
フレーム構成と全く同様になり、回線設定回路は同一の
構成を有する信号間の純然たるタイムスロット変換機能
を担務することになる。
重信号のフレーム構成は、OUTiの120チャネル×32本の
フレーム構成と全く同様になり、回線設定回路は同一の
構成を有する信号間の純然たるタイムスロット変換機能
を担務することになる。
以上の説明においては、伝送路→局内方向（Ｒ方向）
の多重変換と回線設定について述べたが、局内→伝送路
方向（Ｓ方向）についてはＲ方向と全く対象な構成、す
なわち4/5変換回路と回線設定回路が必要となる。
の多重変換と回線設定について述べたが、局内→伝送路
方向（Ｓ方向）についてはＲ方向と全く対象な構成、す
なわち4/5変換回路と回線設定回路が必要となる。
（発明が解決しようとする問題点） しかしながら上記構成の装置では、伝送路→交換機、
交換機→伝送路のいずれの方向についてもいずれも伝送
路側に5/4変換回路ないし4/5変換回路という多重変換回
路がタイムスロット入替回路とは別個に置かれることと
なり、ハードウェア上の分割損の発生が避けられなかっ
た。
交換機→伝送路のいずれの方向についてもいずれも伝送
路側に5/4変換回路ないし4/5変換回路という多重変換回
路がタイムスロット入替回路とは別個に置かれることと
なり、ハードウェア上の分割損の発生が避けられなかっ
た。
この発明は、以上述べた5/4変換ないし4/5変換回路と
回線設定回路と分割による分割損を除去し、回線設定部
の経済的構成を実現することを目的とする。
回線設定回路と分割による分割損を除去し、回線設定部
の経済的構成を実現することを目的とする。
（問題点を解決するための手段） 本発明は、Ｍ（Ｍは正の整数）チャネル多重されたｍ
（ｍは正の整数）本の入力ハイウェイの入力信号と、Ｎ
（Ｎは正の整数）チャネル多重されたｎ（ｎは正の整
数）本の出力ハイウェイの出力信号との間で、タイムス
ロット変換（Ｍ×ｍ＝Ｎ×ｎ）を行う回線設定回路にお
いて、ｍ本の入力ハイウェイをm1（m1＜ｍ）本を１束と
して、入力信号を多重変換するＫ（Ｋ＝m/m1）個の並列
／直列変換回路と、ｎ本の出力ハイウェイをn1（n1＜
ｎ）本を１束として、出力信号を分離変換するＬ（Ｌ＝
n/n1,L≠Ｋ）個の直列／並列変換回路との間に、Ｋ個の
並列／直列変換回路の各々で１束毎に入力信号が多重変
換されたＫ束の直列データを、数ビット単位で各々記憶
するＬ個のデータメモリと、Ｌ個のデータメモリに記憶
されたデータを、回線設定データに基づいてランダムに
読み出すアドレスが記憶されたアドレスコントロールメ
モリとを設け、アドレスコントロールメモリからの読み
出しアドレスにより、Ｌ個のデータメモリの１つから数
ビット単位で直列データをランダムに読み出し、読み出
した直列データを、Ｌ個のデータメモリの１つに対応す
るＬ個の直列／並列変換回路の１つで並列データに分離
変換して出力ハイウェイの出力信号とすることにより、
K/L多重変換と回線設定とを行う回線設定回路にある。
（ｍは正の整数）本の入力ハイウェイの入力信号と、Ｎ
（Ｎは正の整数）チャネル多重されたｎ（ｎは正の整
数）本の出力ハイウェイの出力信号との間で、タイムス
ロット変換（Ｍ×ｍ＝Ｎ×ｎ）を行う回線設定回路にお
いて、ｍ本の入力ハイウェイをm1（m1＜ｍ）本を１束と
して、入力信号を多重変換するＫ（Ｋ＝m/m1）個の並列
／直列変換回路と、ｎ本の出力ハイウェイをn1（n1＜
ｎ）本を１束として、出力信号を分離変換するＬ（Ｌ＝
n/n1,L≠Ｋ）個の直列／並列変換回路との間に、Ｋ個の
並列／直列変換回路の各々で１束毎に入力信号が多重変
換されたＫ束の直列データを、数ビット単位で各々記憶
するＬ個のデータメモリと、Ｌ個のデータメモリに記憶
されたデータを、回線設定データに基づいてランダムに
読み出すアドレスが記憶されたアドレスコントロールメ
モリとを設け、アドレスコントロールメモリからの読み
出しアドレスにより、Ｌ個のデータメモリの１つから数
ビット単位で直列データをランダムに読み出し、読み出
した直列データを、Ｌ個のデータメモリの１つに対応す
るＬ個の直列／並列変換回路の１つで並列データに分離
変換して出力ハイウェイの出力信号とすることにより、
K/L多重変換と回線設定とを行う回線設定回路にある。
（作 用） 入力データは並列／直列変換された後シーケンシャル
にデータメモリに書込まれ、アドレスコントロールメモ
リにより指定された順序で読み出されて直列／並列変換
されて送出される。アドレスコントロールメモリは外部
制御により書換え可能で、多重変換と回線設定の両方を
タイムスロット変換により行なう。従って、多重変換と
回線設定の両方を単一のハードウェアで行なうことがで
きる。
にデータメモリに書込まれ、アドレスコントロールメモ
リにより指定された順序で読み出されて直列／並列変換
されて送出される。アドレスコントロールメモリは外部
制御により書換え可能で、多重変換と回線設定の両方を
タイムスロット変換により行なう。従って、多重変換と
回線設定の両方を単一のハードウェアで行なうことがで
きる。
（実 施 例） 第１図は、本発明の一実施例を示すブロック図であ
り、第２図と同様に伝送路→局内（Ｒ方向）の多重変換
を含む回線設定を行なう回線設定回路を示している。第
１図において、INi（ｉ＝１〜40）およびOUTi（ｉ＝１
〜32）は、第２図におけるそれらと同等の信号である。
り、第２図と同様に伝送路→局内（Ｒ方向）の多重変換
を含む回線設定を行なう回線設定回路を示している。第
１図において、INi（ｉ＝１〜40）およびOUTi（ｉ＝１
〜32）は、第２図におけるそれらと同等の信号である。
第１図において、10〜14はそれぞれ並列／直列変換回
路であり、15〜18はデータメモリであり、19はアドレス
コントロールメモリであり、20〜23は直列／並列変換回
路である。伝送路側より送られてくる96チャネル多重信
号IN1〜IN8は並列／直列変換回路10へ接続され、同様に
IN9〜IN16,IN17〜IN24,IN24〜IN32,IN33〜IN40はそれぞ
れ並列／直列変換回路11〜14の入力に接続される。並列
／直列変換回路10〜14の出力信号は全てデータメモリ15
のデータ入力に接続され、同様にデータメモリ16〜18の
データ入力にも接続される。データメモリ15の出力信号
は直列／並列変換回路20の入力に接続され、同様にデー
タメモリ16〜18の出力信号はそれぞれ直列／並列変換回
路21〜23の入力に接続される。また直列／並列変換回路
20〜23の出力としてそれぞれOUT1〜OUT8,OUT9〜OUT16,O
UT17〜OUT24,OUT25〜OUT32が得られる。またアドレスコ
ントロールメモリの４本の出力信号はそれぞれデータメ
モリ15〜18に接続される。
路であり、15〜18はデータメモリであり、19はアドレス
コントロールメモリであり、20〜23は直列／並列変換回
路である。伝送路側より送られてくる96チャネル多重信
号IN1〜IN8は並列／直列変換回路10へ接続され、同様に
IN9〜IN16,IN17〜IN24,IN24〜IN32,IN33〜IN40はそれぞ
れ並列／直列変換回路11〜14の入力に接続される。並列
／直列変換回路10〜14の出力信号は全てデータメモリ15
のデータ入力に接続され、同様にデータメモリ16〜18の
データ入力にも接続される。データメモリ15の出力信号
は直列／並列変換回路20の入力に接続され、同様にデー
タメモリ16〜18の出力信号はそれぞれ直列／並列変換回
路21〜23の入力に接続される。また直列／並列変換回路
20〜23の出力としてそれぞれOUT1〜OUT8,OUT9〜OUT16,O
UT17〜OUT24,OUT25〜OUT32が得られる。またアドレスコ
ントロールメモリの４本の出力信号はそれぞれデータメ
モリ15〜18に接続される。
並列／直列変換回路10は、IN1〜IN8の８本の96チャネ
ル多重信号をビット多重して768チャネル（96チャネル
×８本）のチャネル多重信号をつくると共に、この信号
をCH単位に８ビット並列に展開して８ビット並列768チ
ャネル多重信号に変換する。同様に並列／直列変換回路
11〜14は、IN9〜IN16,IN17〜IN24,IN25〜IN32,IN33〜IN
40をそれぞれ８ビット並列768チャネル多重に変換す
る。
ル多重信号をビット多重して768チャネル（96チャネル
×８本）のチャネル多重信号をつくると共に、この信号
をCH単位に８ビット並列に展開して８ビット並列768チ
ャネル多重信号に変換する。同様に並列／直列変換回路
11〜14は、IN9〜IN16,IN17〜IN24,IN25〜IN32,IN33〜IN
40をそれぞれ８ビット並列768チャネル多重に変換す
る。
こうして並列／直列変換回路10〜15により変換された
５束の８ビット並列768チャネル多重信号は、15〜18の
各データメモリへ送られる。並列／直列変換回路10〜15
によりつくられた５束の８ビット並列768チャネル多重
信号は、15〜18の各データメモリにそれぞれシーケンシ
ャルに書き込まれる。従って15〜18の各データメモリに
は3840チャネル（768チャネル×５束）の信号がすべて
一時記憶される。
５束の８ビット並列768チャネル多重信号は、15〜18の
各データメモリへ送られる。並列／直列変換回路10〜15
によりつくられた５束の８ビット並列768チャネル多重
信号は、15〜18の各データメモリにそれぞれシーケンシ
ャルに書き込まれる。従って15〜18の各データメモリに
は3840チャネル（768チャネル×５束）の信号がすべて
一時記憶される。
アドレスコントロールメモリ19は、15〜18の各データ
メモリに書き込まれたデータを読み出す順序を６チャネ
ル単位に指定する回線設定データを記憶しているメモリ
で、この回線設定データはアドレスコントロールメモリ
19からシーケンシャルに読み出され15〜18の各データメ
モリのランダム読み出しアドレスとして与えられる。デ
ータメモリ15は、アドレスコントロールメモリより送ら
れてくる960チャネル（160HG）分のランダム読み出しア
ドレスにより、記憶してくる3840チャネル（640HG）の
内960チャネル（160HG）のデータを読み出し、これを８
ビット並列960チャネル（160HG）多重信号として送出す
る。16〜18のデータメモリについても同様にアドレスコ
ントロールメモリより送られてくる960チャネル（160H
G）分のランダム読み出しアドレスにより、記憶してい
る3840チャネル（640HG）の内960チャネル（160HG）の
データを読み出し、これを８ビット並列960チャネル（1
60HG）多重信号として送出する。15〜18の各データメモ
リが3840チャネル（640HG）の内どの960チャネル（160H
G）を読み出すかは、アドレスコントロールメモリ19か
ら送られてくるランダム読み出しアドレスすなわち回線
設定データに全く依存している。
メモリに書き込まれたデータを読み出す順序を６チャネ
ル単位に指定する回線設定データを記憶しているメモリ
で、この回線設定データはアドレスコントロールメモリ
19からシーケンシャルに読み出され15〜18の各データメ
モリのランダム読み出しアドレスとして与えられる。デ
ータメモリ15は、アドレスコントロールメモリより送ら
れてくる960チャネル（160HG）分のランダム読み出しア
ドレスにより、記憶してくる3840チャネル（640HG）の
内960チャネル（160HG）のデータを読み出し、これを８
ビット並列960チャネル（160HG）多重信号として送出す
る。16〜18のデータメモリについても同様にアドレスコ
ントロールメモリより送られてくる960チャネル（160H
G）分のランダム読み出しアドレスにより、記憶してい
る3840チャネル（640HG）の内960チャネル（160HG）の
データを読み出し、これを８ビット並列960チャネル（1
60HG）多重信号として送出する。15〜18の各データメモ
リが3840チャネル（640HG）の内どの960チャネル（160H
G）を読み出すかは、アドレスコントロールメモリ19か
ら送られてくるランダム読み出しアドレスすなわち回線
設定データに全く依存している。
15〜18の各データメモリから読み出された４束の８ビ
ット並列960チャネル（160HG）多重信号は、20〜23の直
列／並列変換回路において、それぞれ８本の120チャネ
ル（20HG）多重信号に変換される。20〜23の直列／並列
変換回路において変換された計32本の120チャネル（20H
G）多重信号はそれぞれOUTi（ｉ＝１〜32）へ送出され
る。
ット並列960チャネル（160HG）多重信号は、20〜23の直
列／並列変換回路において、それぞれ８本の120チャネ
ル（20HG）多重信号に変換される。20〜23の直列／並列
変換回路において変換された計32本の120チャネル（20H
G）多重信号はそれぞれOUTi（ｉ＝１〜32）へ送出され
る。
以上の様にして伝送路側より送られてきたINi（ｉ＝
１〜40）の計40本の96チャネル（16HG）多重信号は、タ
イムスロット変換による回線設定が施され、計32本の12
0チャネル（20HG）多重信号OUTi（ｉ＝１〜32）に変換
されて局内側へ送出される。
１〜40）の計40本の96チャネル（16HG）多重信号は、タ
イムスロット変換による回線設定が施され、計32本の12
0チャネル（20HG）多重信号OUTi（ｉ＝１〜32）に変換
されて局内側へ送出される。
以上の説明においては伝送路→局内方向（Ｒ方向）の
回線設定について説明したが、局内→伝送路方向（Ｓ方
向）の場合の回線設定についても同様の構成と動作にな
る。
回線設定について説明したが、局内→伝送路方向（Ｓ方
向）の場合の回線設定についても同様の構成と動作にな
る。
回線設定の変更は、アドレスコントロールメモリ19に
記憶されている回線設定データを外部制御により書き替
えることにより、実現され、従って外部制御により、任
意の回線設定が可能となる。
記憶されている回線設定データを外部制御により書き替
えることにより、実現され、従って外部制御により、任
意の回線設定が可能となる。
次に、回線設定データの内容について説明する。回線
設定データは15〜18の各データメモリに書き込まれてい
るデータを順序を入れ替えて読み出す為のランダム読み
出しアドレスであることは先に述べた通りである。
設定データは15〜18の各データメモリに書き込まれてい
るデータを順序を入れ替えて読み出す為のランダム読み
出しアドレスであることは先に述べた通りである。
従って、各チャネルのデータが各データメモリのどの
アドレスに記憶されているかを知れば、データの順序を
入れ替えてそれらを読み出す為のランダム読み出しアド
レスすなわち回線設定データの生成を行なうことができ
る。一般にデータメモリへの書込みはシーケンシャル
に、すなわちデータが送られてくる順にデータメモリの
小さい値のアドレスから大きい値のアドレスへ向かって
書き込まれる。例えば入力データがHG1,HG2,HG3,…の順
に送られてくれば、データメモリはアドレス０番地にHG
1のデータを、アドレス１番地にHG2のデータを、アドレ
ス２番地にHG3のデータを、という様にシーケンシャル
に書き込む。こうして書き込まれたデータをHG1とHG2を
入れ替えて、HG2,HG1,HG3,…の順番に読出す為には、回
線設定データとしてアドレスコントロールメモリ19のア
ドレス０番地にデータ１を、アドレス１番地にデータ０
を書き込んでおけばよい。この様にしてアドレスコント
ロールメモリ19より回線設定データをアドレス０番地よ
りシーケンシャルに読み出せば、データメモリへのラン
ダム読み出しアドレスは１番地,0番地,2番地，…の順番
に与えられ、データメモリからはHG2,HG1,HG3,…の順番
にデータが読み出される。
アドレスに記憶されているかを知れば、データの順序を
入れ替えてそれらを読み出す為のランダム読み出しアド
レスすなわち回線設定データの生成を行なうことができ
る。一般にデータメモリへの書込みはシーケンシャル
に、すなわちデータが送られてくる順にデータメモリの
小さい値のアドレスから大きい値のアドレスへ向かって
書き込まれる。例えば入力データがHG1,HG2,HG3,…の順
に送られてくれば、データメモリはアドレス０番地にHG
1のデータを、アドレス１番地にHG2のデータを、アドレ
ス２番地にHG3のデータを、という様にシーケンシャル
に書き込む。こうして書き込まれたデータをHG1とHG2を
入れ替えて、HG2,HG1,HG3,…の順番に読出す為には、回
線設定データとしてアドレスコントロールメモリ19のア
ドレス０番地にデータ１を、アドレス１番地にデータ０
を書き込んでおけばよい。この様にしてアドレスコント
ロールメモリ19より回線設定データをアドレス０番地よ
りシーケンシャルに読み出せば、データメモリへのラン
ダム読み出しアドレスは１番地,0番地,2番地，…の順番
に与えられ、データメモリからはHG2,HG1,HG3,…の順番
にデータが読み出される。
従って、伝送路側から送られてくる40本の96チャネル
多重信号が各データメモリのどの番地に記憶されるかを
把握すれば、これにより回線設定データの生成が可能と
なる。
多重信号が各データメモリのどの番地に記憶されるかを
把握すれば、これにより回線設定データの生成が可能と
なる。
このことは、INi（ｉ＝１〜40）,OUTi（ｉ＝１から3
2）の間の多重変換と回線設定は、いずれもタイムスロ
ット変換に集約され、上記ハードウェアを準備すれば、
後は回線設定データの内容により多重変換と回線設定の
二つの機能を実現できることを示している。
2）の間の多重変換と回線設定は、いずれもタイムスロ
ット変換に集約され、上記ハードウェアを準備すれば、
後は回線設定データの内容により多重変換と回線設定の
二つの機能を実現できることを示している。
（発明の効果） 以上詳細に説明したように本発明によれば、入出力信
号間の多重分離変換と回線設定とをアドレスコントロー
ルメモリに記憶させる読み出しアドレスの内容により一
括コントロールしてデータメモリの書き込み及び読み出
しにより一括処理することにより、回線設定機能を有す
るハードウェアと多重変換機能を有するハードウェアを
分割して設ける必要がなくなり、両者を単一のハードウ
ェアにより構成し、回線設定データの内容によって回線
設定と多重変換の両機能が実現でき、ハードウェア上の
経済性および信頼性の向上が期待できるものである。
号間の多重分離変換と回線設定とをアドレスコントロー
ルメモリに記憶させる読み出しアドレスの内容により一
括コントロールしてデータメモリの書き込み及び読み出
しにより一括処理することにより、回線設定機能を有す
るハードウェアと多重変換機能を有するハードウェアを
分割して設ける必要がなくなり、両者を単一のハードウ
ェアにより構成し、回線設定データの内容によって回線
設定と多重変換の両機能が実現でき、ハードウェア上の
経済性および信頼性の向上が期待できるものである。
第１図は本発明の実施例を示す図、第２図は従来の回線
設定回路の一構成を示す図、第３図は回線設定回路の入
出力信号のフレーム構成を示す図、第４図は従来の多重
変換法を示す図である。 10−14;並列／直列変換回路、 15−18;データメモリ、 19;アドレスコントロールメモリ、 20−23;直列／並列変換回路。
設定回路の一構成を示す図、第３図は回線設定回路の入
出力信号のフレーム構成を示す図、第４図は従来の多重
変換法を示す図である。 10−14;並列／直列変換回路、 15−18;データメモリ、 19;アドレスコントロールメモリ、 20−23;直列／並列変換回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大濱 雅幸 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 阿部 洗悦 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 伊藤 陽一 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 寺田 紀之 東京都千代田区内幸町１丁目１番６号 日本電信電話公社内 (56)参考文献 特公 平６−18356（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】Ｍ（Ｍは正の整数）チャネル多重されたｍ
（ｍは正の整数）本の入力ハイウェイの入力信号と、Ｎ
（Ｎは正の整数）チャネル多重されたｎ（ｎは正の整
数）本の出力ハイウェイの出力信号との間で、タイムス
ロット変換（Ｍ×ｍ＝Ｎ×ｎ）を行う回線設定回路にお
いて、 前記ｍ本の入力ハイウェイをm1（m1＜ｍ）本を１束とし
て、入力信号を多重変換するＫ（Ｋ＝m/m1）個の並列／
直列変換回路と、 前記ｎ本の出力ハイウェイをn1（n1＜ｎ）本を１束とし
て、出力信号を分離変換するＬ（Ｌ＝n/n1,L≠Ｋ）個の
直列／並列変換回路との間に、 前記Ｋ個の並列／直列変換回路の各々で１束毎に入力信
号が多重変換されたＫ束の直列データを、数ビット単位
で各々記憶するＬ個のデータメモリと、 前記Ｌ個のデータメモリに記憶されたデータを、回線設
定データに基づいてランダムに読み出すアドレスが記憶
されたアドレスコントロールメモリとを設け、 前記アドレスコントロールメモリからの読み出しアドレ
スにより、前記Ｌ個のデータメモリの１つから前記数ビ
ット単位で直列データをランダムに読み出し、 前記読み出した直列データを、前記Ｌ個のデータメモリ
の１つに対応する前記Ｌ個の直列／並列変換回路の１つ
で並列データに分離変換して出力ハイウェイの出力信号
とすることにより、K/L多重変換と回線設定とを行うこ
とを特徴とする回線設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063417A JP2563770B2 (ja) | 1985-03-29 | 1985-03-29 | 回線設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063417A JP2563770B2 (ja) | 1985-03-29 | 1985-03-29 | 回線設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224526A JPS61224526A (ja) | 1986-10-06 |
| JP2563770B2 true JP2563770B2 (ja) | 1996-12-18 |
Family
ID=13228691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063417A Expired - Fee Related JP2563770B2 (ja) | 1985-03-29 | 1985-03-29 | 回線設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563770B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177630A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | ５／４多重変換方式 |
| JPH04367131A (ja) * | 1991-06-13 | 1992-12-18 | Kokusai Denshin Denwa Co Ltd <Kdd> | 回線編集方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59143437A (ja) * | 1983-02-04 | 1984-08-17 | Fujitsu Ltd | 多重・分離・編集方式 |
| JPS59154895A (ja) * | 1983-02-24 | 1984-09-03 | Oki Electric Ind Co Ltd | 同期多重変換装置 |
-
1985
- 1985-03-29 JP JP60063417A patent/JP2563770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224526A (ja) | 1986-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |