JPS6219120B2 - - Google Patents
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- JPS6219120B2 JPS6219120B2 JP55011223A JP1122380A JPS6219120B2 JP S6219120 B2 JPS6219120 B2 JP S6219120B2 JP 55011223 A JP55011223 A JP 55011223A JP 1122380 A JP1122380 A JP 1122380A JP S6219120 B2 JPS6219120 B2 JP S6219120B2
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- 230000015654 memory Effects 0.000 claims description 48
- 238000006243 chemical reaction Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルデータ網におけるタイムス
ロツト入替方式に関する。
ロツト入替方式に関する。
一般に、エンベロープ形式を有する信号（符号
ワード）は、フレーム信号用の１ビツトのフレー
ムビツトＦと、データ信号に用いられる６又は８
ビツトからなるデータビツトと、ステータス信号
に用いられる１ビツトのステータスビツトＳの計
８または10ビツト構成されている。
ワード）は、フレーム信号用の１ビツトのフレー
ムビツトＦと、データ信号に用いられる６又は８
ビツトからなるデータビツトと、ステータス信号
に用いられる１ビツトのステータスビツトＳの計
８または10ビツト構成されている。
従来、この種のエンベロープ信号を扱う回線の
変換は、第１図に示すようなタイムスロツト入替
装置により行なわれている。図において、このタ
イムスロツト入替装置は、各々の通信路に接続さ
れ、各通信路のエンベロープ信号を受ける入力端
子１−１〜１−Ｎと、直列並列変換回路２と、並
列データ信号を一時蓄えるバツフアメモリ３およ
び５と、レジスタ４と、並列直列変換回路６と、
アドレス切替回路７および８と、変換すべき回線
に対応したバツフアメモリのアドレスを記憶する
保持メモリ９と、アドレス発生回路１０と、直列
データ信号の出力端子１１−１〜１１−Ｎとから
構成されている。
変換は、第１図に示すようなタイムスロツト入替
装置により行なわれている。図において、このタ
イムスロツト入替装置は、各々の通信路に接続さ
れ、各通信路のエンベロープ信号を受ける入力端
子１−１〜１−Ｎと、直列並列変換回路２と、並
列データ信号を一時蓄えるバツフアメモリ３およ
び５と、レジスタ４と、並列直列変換回路６と、
アドレス切替回路７および８と、変換すべき回線
に対応したバツフアメモリのアドレスを記憶する
保持メモリ９と、アドレス発生回路１０と、直列
データ信号の出力端子１１−１〜１１−Ｎとから
構成されている。
第１図の構成の動作を、第２図のタイムチヤー
トを用いて説明する。
トを用いて説明する。
端子１−１〜１−Ｎに与えられた直列のＮチヤ
ンネルのデータの第１チヤンネルのデータ（第２
図ａ）は、第１のアドレス発生回路１０からのチ
ヤンネル対応のアドレス１（第２図ｂ）に応じて
直列並列変換回路２において並列データF1〜S1
（第２図Ｃ）に変換される。すなわち、この直並
列変換回路２は１エンベロープすなわちフレーム
ビツトＦ〜ステータスビツトＳまでの単位で直並
列変換する。このチヤンネル対応のアドレス１は
選択信号（第２図ｄ）に応答するアドレス切換回
路７を介して供給される。前述の並列データは
（F1〜S1）はチヤンネル対応アドレスおよび書込
み信号（第２図ｅ）によりバツフアメモリ３に書
込まれる。保持メモリ９の第１および第２の記憶
エリア９１および９２には、バツフアメモリ３の
読出しアドレスおよび変換すべきチヤンネルに対
応するバツフアメモリ５のアドレスが記憶されて
いる。このメモリ９の内容は第２のアドレス発生
回路１０からのアドレスにより読出されてアドレ
ス切換回路７および８に供給される（ここで、記
憶エリア９１および９２から読出されたアドレス
をそれぞれ１および２とする）。切換回路７に供
給されたアドレス１（第２図ｈ）は選択信号の
“０”で選択されてバツフアメモリ３に読出しア
ドレスとして供給され、これによりバツフアメモ
リから並列データが読出される。バツフアメモリ
３のアドレス１から読出された並列データF1〜
S1はレジスタ４にクロツク（第２図ｆ）により一
時格納される。このレジスタ４の出力F1〜S1は
切換回路８から供給されたアドレス変換されたチ
ヤンネルアドレス２によりバツフアメモリ５に書
込みパルス（第２図ｇ）に応答して書込まれる。
なお、バツフアメモリ５のアドレス２に格納され
たデータF1〜S1は次のエンペーロープのチヤン
ネル対応アドレス２（第２図ｂ）により読出され
て、並列直列（Ｐ／Ｓ）変換回路に与えられ、こ
こで読出された並列データF1〜S1は直列データ
に変換される。すなわち、チヤンネル１とチヤン
ネル２とが変換されたことになる。しかしなが
ら、このようなタイムスロツト入替装置において
は、保持メモリ９は第１図に示されるように、ア
ドレス発生回路１０に接続されており、アドレス
発生回路１０で発生されるアドレスにより保持メ
モリ９の内容が遂次呼み出され、バツフアメモリ
３および５に供給されている。ここで保持メモリ
９の内容を変更する場合、変更しようとする保持
メモリ９の所望のアドレス位置に変更内容を書込
むことにより行うが上述したように、保持メモリ
９はタイムスロツト入替えのためにアドレス発生
回路によりアドレスされているため、アドレス発
生回路１０を切離して保持メモリ９に所望のアド
レスを加える必要がある。この結果、アドレス発
生回路１０を基にしたタイムスロツト変換動作が
中断される。また、試験等のために保持メモリ９
の記憶アドレスを読み出そうとする場合にもアド
レス変更の場合と同様にタイムスロツト入替動作
が中断される。
ンネルのデータの第１チヤンネルのデータ（第２
図ａ）は、第１のアドレス発生回路１０からのチ
ヤンネル対応のアドレス１（第２図ｂ）に応じて
直列並列変換回路２において並列データF1〜S1
（第２図Ｃ）に変換される。すなわち、この直並
列変換回路２は１エンベロープすなわちフレーム
ビツトＦ〜ステータスビツトＳまでの単位で直並
列変換する。このチヤンネル対応のアドレス１は
選択信号（第２図ｄ）に応答するアドレス切換回
路７を介して供給される。前述の並列データは
（F1〜S1）はチヤンネル対応アドレスおよび書込
み信号（第２図ｅ）によりバツフアメモリ３に書
込まれる。保持メモリ９の第１および第２の記憶
エリア９１および９２には、バツフアメモリ３の
読出しアドレスおよび変換すべきチヤンネルに対
応するバツフアメモリ５のアドレスが記憶されて
いる。このメモリ９の内容は第２のアドレス発生
回路１０からのアドレスにより読出されてアドレ
ス切換回路７および８に供給される（ここで、記
憶エリア９１および９２から読出されたアドレス
をそれぞれ１および２とする）。切換回路７に供
給されたアドレス１（第２図ｈ）は選択信号の
“０”で選択されてバツフアメモリ３に読出しア
ドレスとして供給され、これによりバツフアメモ
リから並列データが読出される。バツフアメモリ
３のアドレス１から読出された並列データF1〜
S1はレジスタ４にクロツク（第２図ｆ）により一
時格納される。このレジスタ４の出力F1〜S1は
切換回路８から供給されたアドレス変換されたチ
ヤンネルアドレス２によりバツフアメモリ５に書
込みパルス（第２図ｇ）に応答して書込まれる。
なお、バツフアメモリ５のアドレス２に格納され
たデータF1〜S1は次のエンペーロープのチヤン
ネル対応アドレス２（第２図ｂ）により読出され
て、並列直列（Ｐ／Ｓ）変換回路に与えられ、こ
こで読出された並列データF1〜S1は直列データ
に変換される。すなわち、チヤンネル１とチヤン
ネル２とが変換されたことになる。しかしなが
ら、このようなタイムスロツト入替装置において
は、保持メモリ９は第１図に示されるように、ア
ドレス発生回路１０に接続されており、アドレス
発生回路１０で発生されるアドレスにより保持メ
モリ９の内容が遂次呼み出され、バツフアメモリ
３および５に供給されている。ここで保持メモリ
９の内容を変更する場合、変更しようとする保持
メモリ９の所望のアドレス位置に変更内容を書込
むことにより行うが上述したように、保持メモリ
９はタイムスロツト入替えのためにアドレス発生
回路によりアドレスされているため、アドレス発
生回路１０を切離して保持メモリ９に所望のアド
レスを加える必要がある。この結果、アドレス発
生回路１０を基にしたタイムスロツト変換動作が
中断される。また、試験等のために保持メモリ９
の記憶アドレスを読み出そうとする場合にもアド
レス変更の場合と同様にタイムスロツト入替動作
が中断される。
本発明の目的は上述の欠点を除去したタイムス
ロツト入替方式を提供することにある。
ロツト入替方式を提供することにある。
次に本発明を図面を用いて詳細に説明する。
第３図は、本発明の一実施例を示すブロツク図
である。図において、本発明の装置は、直列デー
タ信号の入力端子１−１〜１−Ｎと、時分割多重
化回路２０と、直列並列変換回路２と、並列デー
タ信号を一時蓄えるバツフアメモリ３と、変換側
の並列データを蓄える為のバツフアメモリ５と、
並列直列変換用バツフアメモリ５−２と、時分割
分離化回路１４と、アドレス切替回路８および１
１と、タイムスロツト変換メモリ１３と、アドレ
ス発生回路１０と、直列データ信号の出力端子１
２−１〜１２−Ｎと、タイムスロツト変換メモリ
書き込みデータ入力端子１５と、アドレス入力端
子１６とから構成されている。
である。図において、本発明の装置は、直列デー
タ信号の入力端子１−１〜１−Ｎと、時分割多重
化回路２０と、直列並列変換回路２と、並列デー
タ信号を一時蓄えるバツフアメモリ３と、変換側
の並列データを蓄える為のバツフアメモリ５と、
並列直列変換用バツフアメモリ５−２と、時分割
分離化回路１４と、アドレス切替回路８および１
１と、タイムスロツト変換メモリ１３と、アドレ
ス発生回路１０と、直列データ信号の出力端子１
２−１〜１２−Ｎと、タイムスロツト変換メモリ
書き込みデータ入力端子１５と、アドレス入力端
子１６とから構成されている。
次に第３図の構成により、入力端子１−１の信
号を出力端子１２−Ｎに入替る動作を、第４図の
タイムチヤートを用いて説明する。
号を出力端子１２−Ｎに入替る動作を、第４図の
タイムチヤートを用いて説明する。
第４図１のような直列データ信号が入力端子１
−１〜１−１２に与えられると、これらの入力信
号は時分割多重化回路２０で入力信号の各ビツト
毎に時分割多重化される（第４図２）。尚、同図
の黒塗り部分が、入力端子１−１に加えられた直
列データ信号を示している。この多重化信号は直
列並列変換回路２に与えられ、ここで各チヤンネ
ル毎に並列データ信号に変換される。各チヤンネ
ルの並列データ信号は第４図３のT1（Ｆビツト
位置）時刻に、直列並列変換回路３からアドレス
発生回路１０からのアドレスに基づいて読み出さ
れ、バツフアメモリ３に書き込まれる（第４図
４）。
−１〜１−１２に与えられると、これらの入力信
号は時分割多重化回路２０で入力信号の各ビツト
毎に時分割多重化される（第４図２）。尚、同図
の黒塗り部分が、入力端子１−１に加えられた直
列データ信号を示している。この多重化信号は直
列並列変換回路２に与えられ、ここで各チヤンネ
ル毎に並列データ信号に変換される。各チヤンネ
ルの並列データ信号は第４図３のT1（Ｆビツト
位置）時刻に、直列並列変換回路３からアドレス
発生回路１０からのアドレスに基づいて読み出さ
れ、バツフアメモリ３に書き込まれる（第４図
４）。
タイムスロツト変換メモリ１３には、タイムス
ロツト入替を行うための変換先のアドレスが蓄え
られている。本例の場合には、タイムスロツト変
換メモリ１３のアドレス１には変換先のアドレス
Ｎが蓄えられている。第４図５のT2（D0〜D5ビ
ツト）時刻には、アドレス切替回路７は、制御信
号（第４図５）によりアドレス発生回路１０の発
生アドレス（読出しアドレス）を選択しているの
で、タイムスロツト変換メモリ１３およびバツフ
アメモリ３の内容はアドレス発生回路１０からの
アドレスで同時に読み出される。また、この時、
アドレス切替回路８は、アドレス発生回路１０の
アドレスからタイムスロツト変換メモリ１３の出
力アドレスに切替えられているので、バツフアメ
モリ５には、タイムスロツト変換メモリ１３から
の変換先アドレスが供給されている。従つて、入
力端子１−１の並列データ信号は、バツフアメモ
リ３から読み出されて（第４図６）タイムスロツ
ト変換メモリ１３から読み出されたアドレスＮ
（第４図７）をアドレスとして、バツフアメモリ
５に書き込まれる。このバツフアメモリ５の内容
は第４図８のT3（Ｓビツト）時刻にアドレス発
生回路１０からの発生アドレスにより順次読み出
されて（第４図９）並列直列変換用バツフアメモ
リ５−２の同一アドレスに蓄える。この並列直列
変換用バツフアメモリ５−２の内容はアドレス発
生回路１０からのアドレスで順次読み出され、多
重化された直列データとして出力される（第４図
１０）。この多重化データ信号は時分割分離化回
路１４において分離され、第４図１１に示すよう
な直列データ信号として出力端子１２−Ｎに出力
される。以上のように、入力端子１−１に加えら
れた直列データ信号は、タイムスロツト入替され
て出力端子１２−Ｎに出力される。
ロツト入替を行うための変換先のアドレスが蓄え
られている。本例の場合には、タイムスロツト変
換メモリ１３のアドレス１には変換先のアドレス
Ｎが蓄えられている。第４図５のT2（D0〜D5ビ
ツト）時刻には、アドレス切替回路７は、制御信
号（第４図５）によりアドレス発生回路１０の発
生アドレス（読出しアドレス）を選択しているの
で、タイムスロツト変換メモリ１３およびバツフ
アメモリ３の内容はアドレス発生回路１０からの
アドレスで同時に読み出される。また、この時、
アドレス切替回路８は、アドレス発生回路１０の
アドレスからタイムスロツト変換メモリ１３の出
力アドレスに切替えられているので、バツフアメ
モリ５には、タイムスロツト変換メモリ１３から
の変換先アドレスが供給されている。従つて、入
力端子１−１の並列データ信号は、バツフアメモ
リ３から読み出されて（第４図６）タイムスロツ
ト変換メモリ１３から読み出されたアドレスＮ
（第４図７）をアドレスとして、バツフアメモリ
５に書き込まれる。このバツフアメモリ５の内容
は第４図８のT3（Ｓビツト）時刻にアドレス発
生回路１０からの発生アドレスにより順次読み出
されて（第４図９）並列直列変換用バツフアメモ
リ５−２の同一アドレスに蓄える。この並列直列
変換用バツフアメモリ５−２の内容はアドレス発
生回路１０からのアドレスで順次読み出され、多
重化された直列データとして出力される（第４図
１０）。この多重化データ信号は時分割分離化回
路１４において分離され、第４図１１に示すよう
な直列データ信号として出力端子１２−Ｎに出力
される。以上のように、入力端子１−１に加えら
れた直列データ信号は、タイムスロツト入替され
て出力端子１２−Ｎに出力される。
このとき、タイムスロツト変換メモリ１３は、
第４図５のデータビツトに対応する時刻T2のみ
アドレス切替回路７により切替えられ内部アドレ
ス発生回路１０の発生アドレスが加えられる。一
方、Ｆ・Ｓビツトに対応する時刻T1とT3には、
アドレス入力端子１５からのアドレスが加えら
れ、データ入力端子１６からのデータがタイムス
ロツト変換メモリ１３に入力される。従つて、タ
イムスロツト入替動作を何ら中断することなくタ
イムスロツト変換メモリ１３の内容を変更したり
読み出すことができる。
第４図５のデータビツトに対応する時刻T2のみ
アドレス切替回路７により切替えられ内部アドレ
ス発生回路１０の発生アドレスが加えられる。一
方、Ｆ・Ｓビツトに対応する時刻T1とT3には、
アドレス入力端子１５からのアドレスが加えら
れ、データ入力端子１６からのデータがタイムス
ロツト変換メモリ１３に入力される。従つて、タ
イムスロツト入替動作を何ら中断することなくタ
イムスロツト変換メモリ１３の内容を変更したり
読み出すことができる。
以上のように、本発明によるタイムスロツト入
替方式においては、タイムスロツト変換メモリに
与えるアドレスをエンベロープ形式を有する入力
データ信号のＦビツト及びＳビツト時間と、D0
〜D5までのデータ時間の両者の時間にアドレス
切替回路により切替えて、前者の時間をタイムス
ロツト変換メモリの書込・読み出し用に割当て、
後者の時間をタイムスロツト入替動作用に割り当
てることにより回線のタイムスロツト入替動作を
中断することなくタイムスロツト変換メモリの内
容を変更できる。
替方式においては、タイムスロツト変換メモリに
与えるアドレスをエンベロープ形式を有する入力
データ信号のＦビツト及びＳビツト時間と、D0
〜D5までのデータ時間の両者の時間にアドレス
切替回路により切替えて、前者の時間をタイムス
ロツト変換メモリの書込・読み出し用に割当て、
後者の時間をタイムスロツト入替動作用に割り当
てることにより回線のタイムスロツト入替動作を
中断することなくタイムスロツト変換メモリの内
容を変更できる。
第１図は従来のタイムスロツト入替方式を示す
ブロツク図、第２図ａ，a′〜ｉは第１図の構成の
動作を示すタイムチヤート、第３図は本発明の一
実施例を示すブロツク図および第４図１〜１１は
第３図の動作を示すタイムチヤートである。
ブロツク図、第２図ａ，a′〜ｉは第１図の構成の
動作を示すタイムチヤート、第３図は本発明の一
実施例を示すブロツク図および第４図１〜１１は
第３図の動作を示すタイムチヤートである。
Claims (1)
- １ 複数のチヤンネルの各入力データ信号を構成
する複数の符号ワードの各々がフレームビツトと
複数のデータビツトとステータスビツトとから構
成される複数チヤンネル間の入力データ信号の入
替えを行うタイムスロツト入替方式において、タ
イムスロツト変換メモリと、アドレス発生回路
と、前記タイムスロツト変換メモリの内容を書換
えるためのアドレスを受けるアドレス入力端子と
を備え前記各符号ワードの期間を前記符号ワード
のフレームビツトに対応する第１の期間と前記ス
テータスビツトに対応する第２の期間と前記デー
タビツトに対応する第３の期間とに分割し、前記
タイムスロツト変換メモリに前記第３の期間の時
前記アドレス発生回路からのアドレスを供給する
ことにより前記各チヤンネルの中の少なくとも２
つのチヤンネル間の前記符号ワードに対するタイ
ムスロツトの入替を行ない、前記第１及び第２の
期間の時には前記アドレス入力端子からのアドレ
スを前記タイムスロツト変換メモリに供給するこ
とにより前記タイムスロツト変換メモリの内容を
書き換えることを特徴とするタイムスロツト入替
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122380A JPS56109091A (en) | 1980-02-01 | 1980-02-01 | Time slot replacing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122380A JPS56109091A (en) | 1980-02-01 | 1980-02-01 | Time slot replacing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56109091A JPS56109091A (en) | 1981-08-29 |
| JPS6219120B2 true JPS6219120B2 (ja) | 1987-04-27 |
Family
ID=11771955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1122380A Granted JPS56109091A (en) | 1980-02-01 | 1980-02-01 | Time slot replacing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56109091A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944192A (ja) * | 1982-09-06 | 1984-03-12 | Fujitsu Ltd | 通話路メモリのアドレス変換方式 |
| JPH0618356B2 (ja) * | 1985-02-28 | 1994-03-09 | 沖電気工業株式会社 | 多重変換回路 |
| CN107391422A (zh) * | 2017-07-19 | 2017-11-24 | 上海航天测控通信研究所 | 多路异步串行通讯数据访问***及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122301A (en) * | 1977-03-31 | 1978-10-25 | Murata Manufacturing Co | Television tuner |
-
1980
- 1980-02-01 JP JP1122380A patent/JPS56109091A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122301A (en) * | 1977-03-31 | 1978-10-25 | Murata Manufacturing Co | Television tuner |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56109091A (en) | 1981-08-29 |
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