JPH0642753B2 - 時分割多重時間スイツチ回路 - Google Patents
時分割多重時間スイツチ回路Info
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- JPH0642753B2 JPH0642753B2 JP26203684A JP26203684A JPH0642753B2 JP H0642753 B2 JPH0642753 B2 JP H0642753B2 JP 26203684 A JP26203684 A JP 26203684A JP 26203684 A JP26203684 A JP 26203684A JP H0642753 B2 JPH0642753 B2 JP H0642753B2
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- Japan
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- time
- time switch
- address
- circuit
- division multiplex
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は時分割交換用の時間スイッチ、特に多様な速度
の各種トラヒックを多元的に取り扱う時間スイッチの構
成に関する。
の各種トラヒックを多元的に取り扱う時間スイッチの構
成に関する。
（従来技術） 現在、ディジタル総合サービス網（ISDN：Integrated S
ervice Digital Network）に関する検討が国の内外にお
いて精力的に進められている。ISDNは音声通信のみなら
ず、データイメージ、画像など多様な通信サービスを総
合一体的に取り扱う網である。
ervice Digital Network）に関する検討が国の内外にお
いて精力的に進められている。ISDNは音声通信のみなら
ず、データイメージ、画像など多様な通信サービスを総
合一体的に取り扱う網である。
この場合少ないオーバヘッドで単一網によりこれら多様
の通信サービスを提供できるならば、通信網の簡明化、
保守・運用の一元化など少なからぬメリットがあると考
えられる。また、ISDNでは音声通信の64Kb/sあるいはそ
の1/n、ｎ倍程度のサービスのみならず、画像までを含
めた極めて広い速度範囲の通信サービスの提供が必須で
あることも衆知の通りであり、これらをできるだけ容易
にかつ画一的に処理できる単一アーキテクチャの交換機
の実現が望まれる。
の通信サービスを提供できるならば、通信網の簡明化、
保守・運用の一元化など少なからぬメリットがあると考
えられる。また、ISDNでは音声通信の64Kb/sあるいはそ
の1/n、ｎ倍程度のサービスのみならず、画像までを含
めた極めて広い速度範囲の通信サービスの提供が必須で
あることも衆知の通りであり、これらをできるだけ容易
にかつ画一的に処理できる単一アーキテクチャの交換機
の実現が望まれる。
以上のような考えのもとに極めてひろい速度範囲の各種
通信サービスを回線交換／パケット交換を含めた単一ア
ーキテクチャの統合交換機で交換する新たな交換方式：
「回線／パッケト統合交換方式」（特願昭58-044740号
明細書ならびに特願昭58-095169号 明細書、以下文
献１及び２と称する。）が提案されている。
通信サービスを回線交換／パケット交換を含めた単一ア
ーキテクチャの統合交換機で交換する新たな交換方式：
「回線／パッケト統合交換方式」（特願昭58-044740号
明細書ならびに特願昭58-095169号 明細書、以下文
献１及び２と称する。）が提案されている。
上記文献１及び２に記載された発明の方式では第２図に
示すように交換機をビルディング・ブロック化した交換
スイッチ・モジュールとし、これらを複数のループによ
って結合し、特定のモジュール間にまたがる複数の回線
交換呼を例えば音声の標本化周期125μsecごとに一つ混
合パケットに組み立てて送受する方法を採用した。
示すように交換機をビルディング・ブロック化した交換
スイッチ・モジュールとし、これらを複数のループによ
って結合し、特定のモジュール間にまたがる複数の回線
交換呼を例えば音声の標本化周期125μsecごとに一つ混
合パケットに組み立てて送受する方法を採用した。
以下、第２図にて前記文献１及び２による「回線／パッ
ケト統合交換方式」について簡単に説明する。ただし第
２図ならびに以下の説明では上記方式に関するパケット
呼の混在で発生する付加部分については本発明の記述に
直接関連しないので省略することとする。
ケト統合交換方式」について簡単に説明する。ただし第
２図ならびに以下の説明では上記方式に関するパケット
呼の混在で発生する付加部分については本発明の記述に
直接関連しないので省略することとする。
第２図で各交換スイッチ・モジュール内のINF部は交換
機に収容される加入者線、局間中継トランク群を収容す
るためのインタフェース機能と、これらをディジタル多
重化あるいは多重分離する機能を有するものである。ま
た時分割多重時間スイッチ・メモリ回路ＴはINF部から
ループへの順方向についてはINF部からのディジタル多
重化チャネル内の通話情報を一旦バッファリングするこ
とでチャネル相互の時間位相の変換（時間スイッチ機
能）、ならびに特定モジュール間にまたがる複数の回線
交換呼を第３図に関連して後述する混合パケット形式に
編集する機能、ループへの送出待合せ機能を有し、ルー
プからINF部への逆方向については上述の逆機能を有す
る。また、図中CMは時間スイッチ制御メモリ回路で、上
述の時間スイッチ・メモリ回路ＴへINF部から到来する
ディジタル多重化された通話情報をタイムスロットごと
に書き込む番地を、あるいは逆に時間スイッチ・メモリ
回路ＴからINF部へディジタル多重送出する通話情報を
タイムスロットごとに読み出す番地を指定する機能を有
する。
機に収容される加入者線、局間中継トランク群を収容す
るためのインタフェース機能と、これらをディジタル多
重化あるいは多重分離する機能を有するものである。ま
た時分割多重時間スイッチ・メモリ回路ＴはINF部から
ループへの順方向についてはINF部からのディジタル多
重化チャネル内の通話情報を一旦バッファリングするこ
とでチャネル相互の時間位相の変換（時間スイッチ機
能）、ならびに特定モジュール間にまたがる複数の回線
交換呼を第３図に関連して後述する混合パケット形式に
編集する機能、ループへの送出待合せ機能を有し、ルー
プからINF部への逆方向については上述の逆機能を有す
る。また、図中CMは時間スイッチ制御メモリ回路で、上
述の時間スイッチ・メモリ回路ＴへINF部から到来する
ディジタル多重化された通話情報をタイムスロットごと
に書き込む番地を、あるいは逆に時間スイッチ・メモリ
回路ＴからINF部へディジタル多重送出する通話情報を
タイムスロットごとに読み出す番地を指定する機能を有
する。
また、第２図でD/Iは交換スイッチ・モジュールと複数
ディジタル多重ループとのインタフェース回路で複数ル
ープ上の空き時間位置に交換スイッチ・モジュールから
の通話情報を挿入する機能（Insert機能）、あるいは逆
に自モジュール宛の通信情報をループ上から分岐する機
能（Drop機能）を有する。
ディジタル多重ループとのインタフェース回路で複数ル
ープ上の空き時間位置に交換スイッチ・モジュールから
の通話情報を挿入する機能（Insert機能）、あるいは逆
に自モジュール宛の通信情報をループ上から分岐する機
能（Drop機能）を有する。
第３図は第２図で示した特定の交換スイッチ・モジュー
ル間にまたがる複数の回線交換呼を一つの混合パケット
に組み立ててループを介して送受する際の混合バケット
・フォーマットである。図中、DAは着信交換スイッチ・
モジュールの番号、SAは発信交換スイッチ・モジュール
の番号、OH1〜OHnはおのおのその時刻に発・着スイッチ
・モジュール間で同時に通話中のｎチャネルの通話メッ
セージ部である。おのおののチャネルの通話メッセージ
部の大きさはその回線交換呼の通信速度に比例して確保
される。例えば音声を例とすると、１混合パケットに含
まれる１音声チャネルの情報量１標本分（８ビット）と
することが可能である。またこの方式により、極めて広
い速度範囲の多元通信サービスを画一的にスイッチング
することができる。
ル間にまたがる複数の回線交換呼を一つの混合パケット
に組み立ててループを介して送受する際の混合バケット
・フォーマットである。図中、DAは着信交換スイッチ・
モジュールの番号、SAは発信交換スイッチ・モジュール
の番号、OH1〜OHnはおのおのその時刻に発・着スイッチ
・モジュール間で同時に通話中のｎチャネルの通話メッ
セージ部である。おのおののチャネルの通話メッセージ
部の大きさはその回線交換呼の通信速度に比例して確保
される。例えば音声を例とすると、１混合パケットに含
まれる１音声チャネルの情報量１標本分（８ビット）と
することが可能である。またこの方式により、極めて広
い速度範囲の多元通信サービスを画一的にスイッチング
することができる。
さて、以上説明した従来の「回線／パケット統合交換方
式」の経済的かつ具体的実現法、とくに第２図で示した
時分割多重時間スイッチメモリ回路Ｔならびにその制御
回路である時間スイッチ制御メモリ回路CMの経済的かつ
具体的な実現法として、第４図に示す時分割多重時間ス
イッチ回路（特願昭58-155581号 明細書、文献3)が提
案されている。
式」の経済的かつ具体的実現法、とくに第２図で示した
時分割多重時間スイッチメモリ回路Ｔならびにその制御
回路である時間スイッチ制御メモリ回路CMの経済的かつ
具体的な実現法として、第４図に示す時分割多重時間ス
イッチ回路（特願昭58-155581号 明細書、文献3)が提
案されている。
第４図は第２図で説明した時分割多重時間スイッチメモ
リ回路Ｔとその制御を行う時間スイッチ制御回路CMにつ
いてその構成の概略と動作を示すブロック図である。但
し、第４図では簡単のため時分割多重時間スイッチメモ
リ回路Ｔは、第２図でINF部からループ側に信号の流れ
る順方向に関連する回路構成の概略を示すもので逆方向
に信号の流れる回路は省略されている（逆方向の回路も
構成は順方向とほぼ同様で、動作が丁度逆の関係になる
ので容易に推察できる。） 第４図で時分割多重時間スイッチメモリ回路Ｔはいわゆ
るランダム・アクセス・メモリ（RAM）で構成されたメ
モリ回路２面から成っている。第１のメモリ面は偶数時
間フレームで1NF部から受信するディジタル多重化チャ
ネルの各通話情報１フレーム分の書き込みを行い、次の
奇数フレームで読み出しを行い第２図で示したループ分
岐・挿入回路D/Iへ送出する。第２のメモリ面はこれと
は逆に奇数時間フレームで通話情報の書き込みを、次の
偶数時間フレームで通話情報の読み出しを行う。これら
２面のメモリ回路へのINF部からのディジタル多重化チ
ャネルの各通話情報の書き込みは、入力タイムスロット
ごとに時間スイッチ制御メモリ回路CMの指示するメモリ
番地へ書き込まれる（ランダム書き込み）。CMは時間ス
イッチ・メモリ回路Ｔの上で、入力チャネルの通話情報
が第４図に示す如く、メモリの先頭番地から順番に交換
スイッチ・モジュール#1宛（図中ノード#1宛）の通話情
報、#2宛の通話情報、… …、#N宛の通話情報となるよ
うに、かつ例えば同じ#1の交換スイッチ・モジュール宛
の通話情報は、その時間にｎ呼あればこれもその中でチ
ャネル#1、#2、…、#n（第２図CH1、…、CHn）と順番に
配列されるように入力タイムスロットごとに書き込み番
地の指示を出す。
リ回路Ｔとその制御を行う時間スイッチ制御回路CMにつ
いてその構成の概略と動作を示すブロック図である。但
し、第４図では簡単のため時分割多重時間スイッチメモ
リ回路Ｔは、第２図でINF部からループ側に信号の流れ
る順方向に関連する回路構成の概略を示すもので逆方向
に信号の流れる回路は省略されている（逆方向の回路も
構成は順方向とほぼ同様で、動作が丁度逆の関係になる
ので容易に推察できる。） 第４図で時分割多重時間スイッチメモリ回路Ｔはいわゆ
るランダム・アクセス・メモリ（RAM）で構成されたメ
モリ回路２面から成っている。第１のメモリ面は偶数時
間フレームで1NF部から受信するディジタル多重化チャ
ネルの各通話情報１フレーム分の書き込みを行い、次の
奇数フレームで読み出しを行い第２図で示したループ分
岐・挿入回路D/Iへ送出する。第２のメモリ面はこれと
は逆に奇数時間フレームで通話情報の書き込みを、次の
偶数時間フレームで通話情報の読み出しを行う。これら
２面のメモリ回路へのINF部からのディジタル多重化チ
ャネルの各通話情報の書き込みは、入力タイムスロット
ごとに時間スイッチ制御メモリ回路CMの指示するメモリ
番地へ書き込まれる（ランダム書き込み）。CMは時間ス
イッチ・メモリ回路Ｔの上で、入力チャネルの通話情報
が第４図に示す如く、メモリの先頭番地から順番に交換
スイッチ・モジュール#1宛（図中ノード#1宛）の通話情
報、#2宛の通話情報、… …、#N宛の通話情報となるよ
うに、かつ例えば同じ#1の交換スイッチ・モジュール宛
の通話情報は、その時間にｎ呼あればこれもその中でチ
ャネル#1、#2、…、#n（第２図CH1、…、CHn）と順番に
配列されるように入力タイムスロットごとに書き込み番
地の指示を出す。
以上説明したように時分割多重時間スイッチ・メモリ回
路Ｔへ入力チャネルの通話情報を書き込んだ結果、次フ
レームでその内容を先頭番地から逐次ループ側の伝送速
度と整合した速度で読み出し（逐次読み出し）、同一交
換スイッチ・モジュール宛の一連の通話情報群ごとに、
第３図で示したような宛先モジュール・アドレスDAなら
びに発信元交換スイッチ・モジュール・アドレスSAを付
加すれば、所望の混合パケットが形成できることにな
る。
路Ｔへ入力チャネルの通話情報を書き込んだ結果、次フ
レームでその内容を先頭番地から逐次ループ側の伝送速
度と整合した速度で読み出し（逐次読み出し）、同一交
換スイッチ・モジュール宛の一連の通話情報群ごとに、
第３図で示したような宛先モジュール・アドレスDAなら
びに発信元交換スイッチ・モジュール・アドレスSAを付
加すれば、所望の混合パケットが形成できることにな
る。
時分割多重時間スイッチ・メモリ回路Ｔを偶・奇フレー
ム用に２面設けた理由は、当業者にはよく知られている
「スリップ」という現象を避けるためである。（詳しく
は前記文献３参照） ところで時分割多重時間スイッチ・メモリ回路Ｔ上で常
に先頭番地から交換スイッチ・モジュール宛の#1チャン
ネル、#2チャンネル、… …と整然と通話情報を配列し
て書き込むためには、通話中呼の復旧、あるいは新呼の
生起に伴って、その都度時間スイッチ制御メモリ回路CM
の内容を更新する必要がある。今、例えば#i交換スイッ
チ・モジュール宛の#jチャネルの呼が復旧した場合、こ
の呼が時間スイッチ・メモリ回路Ｔ上でｋ語を使用、す
なわちこの呼が基本通信速度のｋ倍の通信速度の呼であ
ったとすると、時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモリ使用領域をそれぞれｋ番地繰り上げれ
ばよい。そのためには各入力タイムスロットごとにCMの
メモリ内容を読み出した結果を時間スイッチ・メモリ回
路Ｔへ送出すると同時に、その結果を復旧した呼が使用
していた領域を示すアドレスと比較し、復旧呼のアドレ
スより大きい場合にはその内容をｋだけ演算して元の位
置に再書き込みすればよい。逆にｋ倍呼の新呼が生起し
た場合には、時間スイッチ・メモリＴ上の新呼が使用す
べき領域より老番に位置するメモリ領域を使用していた
各通話チャネルの呼のメモリ使用領域をそれぞれｋ番地
繰り下げる必要がある。そのためには、さきと同様CMの
メモリ内容のうち、新呼が使用する領域を示すアドレス
より大きいものについて、その内容をｋだけ加算すれば
よい。第４図におけるASU（アドレス・シフト・ユニッ
ト）は、図では省略されているが、交換呼処理を司る制
御プロセッサからの指示により、上述したようなCMのメ
モリ内容の比較および修正演算を行う演算回路である。
ム用に２面設けた理由は、当業者にはよく知られている
「スリップ」という現象を避けるためである。（詳しく
は前記文献３参照） ところで時分割多重時間スイッチ・メモリ回路Ｔ上で常
に先頭番地から交換スイッチ・モジュール宛の#1チャン
ネル、#2チャンネル、… …と整然と通話情報を配列し
て書き込むためには、通話中呼の復旧、あるいは新呼の
生起に伴って、その都度時間スイッチ制御メモリ回路CM
の内容を更新する必要がある。今、例えば#i交換スイッ
チ・モジュール宛の#jチャネルの呼が復旧した場合、こ
の呼が時間スイッチ・メモリ回路Ｔ上でｋ語を使用、す
なわちこの呼が基本通信速度のｋ倍の通信速度の呼であ
ったとすると、時間スイッチ・メモリ回路Ｔ上でこれよ
り老番に位置するメモリ領域を使用していた各通話チャ
ネルの呼のメモリ使用領域をそれぞれｋ番地繰り上げれ
ばよい。そのためには各入力タイムスロットごとにCMの
メモリ内容を読み出した結果を時間スイッチ・メモリ回
路Ｔへ送出すると同時に、その結果を復旧した呼が使用
していた領域を示すアドレスと比較し、復旧呼のアドレ
スより大きい場合にはその内容をｋだけ演算して元の位
置に再書き込みすればよい。逆にｋ倍呼の新呼が生起し
た場合には、時間スイッチ・メモリＴ上の新呼が使用す
べき領域より老番に位置するメモリ領域を使用していた
各通話チャネルの呼のメモリ使用領域をそれぞれｋ番地
繰り下げる必要がある。そのためには、さきと同様CMの
メモリ内容のうち、新呼が使用する領域を示すアドレス
より大きいものについて、その内容をｋだけ加算すれば
よい。第４図におけるASU（アドレス・シフト・ユニッ
ト）は、図では省略されているが、交換呼処理を司る制
御プロセッサからの指示により、上述したようなCMのメ
モリ内容の比較および修正演算を行う演算回路である。
（従来技術の問題点） 以上述べた時分割多重時間スイッチ・メモリＴ及び時間
スイッチ制御メモリCMからなる時分割多重時間スイッチ
回路においては、INF部→D/I部方向では交換スイッチ・
モジュール内のINF部に到来するある１呼の通話情報を
同時に複数の宛先の交換スイッチモジュールへ分配する
ことができない。つまり１：Ｎ（Ｎ≧２）の多重接続が
できないという欠点がある。これは入力の通話情報の時
分割多重時間スイッチ・メモリＴへの書き込みがランダ
ム書き込み方式で、Ｔから出力ハイウェイへの読み出し
が逐次読み出し方式であるため、Ｔ内の同一入力チャネ
ル情報を複数の出力タイムスロットに渡って読み出すこ
とができないためである。この欠点は、同一の入力情報
を複数の宛先に同時に送信するような放送機能を実現し
ようとするとき大きな問題となる。
スイッチ制御メモリCMからなる時分割多重時間スイッチ
回路においては、INF部→D/I部方向では交換スイッチ・
モジュール内のINF部に到来するある１呼の通話情報を
同時に複数の宛先の交換スイッチモジュールへ分配する
ことができない。つまり１：Ｎ（Ｎ≧２）の多重接続が
できないという欠点がある。これは入力の通話情報の時
分割多重時間スイッチ・メモリＴへの書き込みがランダ
ム書き込み方式で、Ｔから出力ハイウェイへの読み出し
が逐次読み出し方式であるため、Ｔ内の同一入力チャネ
ル情報を複数の出力タイムスロットに渡って読み出すこ
とができないためである。この欠点は、同一の入力情報
を複数の宛先に同時に送信するような放送機能を実現し
ようとするとき大きな問題となる。
（発明の目的） 本発明は従来技術のかかる欠点を除去し、同一の入力情
報を複数の宛先に同時に送信し得るようにして、放送機
能等が容易に実現できる時分割多重時間スイッチ回路を
得んとするものである。
報を複数の宛先に同時に送信し得るようにして、放送機
能等が容易に実現できる時分割多重時間スイッチ回路を
得んとするものである。
（発明の構成） 本発明によれば時分割多重時間スイッチ・メモリ回路
と、タイムスロットごとに時分割多重ハイウェイへ送出
する通話情報を該時間スイッチメモリ回路から読み出す
番地を、あるいは時分割多重ハイウェイから到来する通
話情報を該時間スイッチメモリ回路へ書き込む番地を指
定する時間スイッチ制御メモリ回路からなる時分割多重
時間スイッチ回路において、偶数時間フレームで通話情
報の書き込みを、奇数時間フレームで通話情報の読み出
しを行う第１のメモリ面と、奇数時間フレームで通話情
報の書き込みを、偶数時間フレームで通話情報の読み出
しを行う第２のメモリ面を有する時分割多重時間スイッ
チ・メモリ回路と、前記時分割多重時間スイッチ回路の
読み出し番地あるいは書き込み番地を格納する第１の時
間スイッチ制御メモリ回路と第２の時間スイッチ制御メ
モリ回路とを有し、毎フレームの先頭で一方の時間スイ
ッチ制御メモリ回路を読み出し状態とし、他方の時間ス
イッチ制御メモリ回路を書き込み状態とし、読み出し状
態の時間スイッチ制御メモリから読み出した時分割多重
時間スイッチ回路の読み出し番地あるいは書き込み番地
を時分割多重時間スイッチ回路へ供給すると同時に、時
間スイッチ制御メモリの読み出し番地がある指定された
第１の値より大の場合には、同じく指定される第２の値
を前記読み出し番地に加算、あるいは減算して得られた
値を書き込み番地とし、前記読み出し状態の時間スイッ
チ制御メモリから読み出した前記時分割多重時間スイッ
チメモリ回路の読み出し番地、あるいは書き込み番地を
データとして書き込み状態の時間スイッチ制御メモリに
書き込むことを特徴とする時分割多重時間スイッチ回路
が得られる。
と、タイムスロットごとに時分割多重ハイウェイへ送出
する通話情報を該時間スイッチメモリ回路から読み出す
番地を、あるいは時分割多重ハイウェイから到来する通
話情報を該時間スイッチメモリ回路へ書き込む番地を指
定する時間スイッチ制御メモリ回路からなる時分割多重
時間スイッチ回路において、偶数時間フレームで通話情
報の書き込みを、奇数時間フレームで通話情報の読み出
しを行う第１のメモリ面と、奇数時間フレームで通話情
報の書き込みを、偶数時間フレームで通話情報の読み出
しを行う第２のメモリ面を有する時分割多重時間スイッ
チ・メモリ回路と、前記時分割多重時間スイッチ回路の
読み出し番地あるいは書き込み番地を格納する第１の時
間スイッチ制御メモリ回路と第２の時間スイッチ制御メ
モリ回路とを有し、毎フレームの先頭で一方の時間スイ
ッチ制御メモリ回路を読み出し状態とし、他方の時間ス
イッチ制御メモリ回路を書き込み状態とし、読み出し状
態の時間スイッチ制御メモリから読み出した時分割多重
時間スイッチ回路の読み出し番地あるいは書き込み番地
を時分割多重時間スイッチ回路へ供給すると同時に、時
間スイッチ制御メモリの読み出し番地がある指定された
第１の値より大の場合には、同じく指定される第２の値
を前記読み出し番地に加算、あるいは減算して得られた
値を書き込み番地とし、前記読み出し状態の時間スイッ
チ制御メモリから読み出した前記時分割多重時間スイッ
チメモリ回路の読み出し番地、あるいは書き込み番地を
データとして書き込み状態の時間スイッチ制御メモリに
書き込むことを特徴とする時分割多重時間スイッチ回路
が得られる。
（実施例） 以下、本発明の実施例について図面を参照して詳細に説
明する。第１図は本発明の実施例を説明するブロック図
であり、第２図で説明したINF部からループ側に信号の
流れる場合の時分割多重時間スイッチ・メモリ回路Ｔ
と、その制御を行う時間スイッチ制御メモリ回路CMにつ
いてその構成の概略と動作を示すブロック図である。
明する。第１図は本発明の実施例を説明するブロック図
であり、第２図で説明したINF部からループ側に信号の
流れる場合の時分割多重時間スイッチ・メモリ回路Ｔ
と、その制御を行う時間スイッチ制御メモリ回路CMにつ
いてその構成の概略と動作を示すブロック図である。
第１図で時分割多重時間スイッチメモリ回路Ｔはいわゆ
るランダム・アクセス・メモリ（RAM）で構成されたメ
モリ回路２面から成っている。第１のメモリ面は偶数時
間フレームで1NF部から受信するディジタル多重化チャ
ネルの各通話情報１フレーム分の書き込みを行い、次の
奇数時間フレームで読み出しを行い第２図で示したルー
プ分岐・挿入回路D/Iへ送出する。第２のメモリ面はこ
れとは逆に奇数時間フレームで通話情報の書き込みを、
次の偶数時間フレームで通話情報の読み出しを行う。こ
れら２面のメモリ回路へのINF部からのディジタル多重
化チャネルの各通話情報の書き込みは、入力タイムスロ
ットごとに逐次行われ（逐次書き込み）、メモリ回路か
らD/I部への通話情報の読み出しは、出力タイムスロッ
トごとに時間スイッチ制御メモリ回路CMの指示するメモ
リ番地から読み出される（ランダム読み出し）。CMは時
間スイッチ・メモリ回路Ｔから読み出した出力チャネル
情報が、D/I部へ向かう出力ハイウェイ上で出力タイム
スロットの順に、交換スイッチ・モジュール#1宛（図中
ノード#1宛）の通話情報、#2宛の通話情報、… …、#N
宛の通話情報となるように、かつ例えば同じ#1の交換ス
イッチ・モジュール宛の通話情報は、その時間にｎ呼あ
ればこれもその中でチャネル#1、#2、…、#nと順番に配
列されるように出力タイムスロットごとに読み出し番地
の指示を出す。すなわち例えば#1の交換スイッチ・モジ
ュール宛のｉ番目のチャネルをCHiとし、CHiの通話情報
が書かれてるＴのアドレスをI(CHi)で表すと、CMの保持
するＴの読み出し番地は第１図のようにI(CH1)、I(C
H2)、…、I(CHi)の順に並ぶ。
るランダム・アクセス・メモリ（RAM）で構成されたメ
モリ回路２面から成っている。第１のメモリ面は偶数時
間フレームで1NF部から受信するディジタル多重化チャ
ネルの各通話情報１フレーム分の書き込みを行い、次の
奇数時間フレームで読み出しを行い第２図で示したルー
プ分岐・挿入回路D/Iへ送出する。第２のメモリ面はこ
れとは逆に奇数時間フレームで通話情報の書き込みを、
次の偶数時間フレームで通話情報の読み出しを行う。こ
れら２面のメモリ回路へのINF部からのディジタル多重
化チャネルの各通話情報の書き込みは、入力タイムスロ
ットごとに逐次行われ（逐次書き込み）、メモリ回路か
らD/I部への通話情報の読み出しは、出力タイムスロッ
トごとに時間スイッチ制御メモリ回路CMの指示するメモ
リ番地から読み出される（ランダム読み出し）。CMは時
間スイッチ・メモリ回路Ｔから読み出した出力チャネル
情報が、D/I部へ向かう出力ハイウェイ上で出力タイム
スロットの順に、交換スイッチ・モジュール#1宛（図中
ノード#1宛）の通話情報、#2宛の通話情報、… …、#N
宛の通話情報となるように、かつ例えば同じ#1の交換ス
イッチ・モジュール宛の通話情報は、その時間にｎ呼あ
ればこれもその中でチャネル#1、#2、…、#nと順番に配
列されるように出力タイムスロットごとに読み出し番地
の指示を出す。すなわち例えば#1の交換スイッチ・モジ
ュール宛のｉ番目のチャネルをCHiとし、CHiの通話情報
が書かれてるＴのアドレスをI(CHi)で表すと、CMの保持
するＴの読み出し番地は第１図のようにI(CH1)、I(C
H2)、…、I(CHi)の順に並ぶ。
さらにこの場合、基本通信速度のＫ倍の通信速度を有す
る入力通話チャネルは、１フレーム時間中入力のタイム
スロットをＫ個使用して通話情報を送信してくるので、
CMはそれら同一通話に関するＫ入力タイムスロット分の
通話情報も時間スイッチメモリ回路Ｔから読み出した時
点で隣接して配列されるように読み出し番地の指示を出
す。第１図では、#1交換スイッチモジュール宛の第３番
目のチャネル（同図I(CH3)）が基本速度（例えば64Ｋb/
s）の２倍の速度（128Ｋb/s）である場合の様子を示し
ている。
る入力通話チャネルは、１フレーム時間中入力のタイム
スロットをＫ個使用して通話情報を送信してくるので、
CMはそれら同一通話に関するＫ入力タイムスロット分の
通話情報も時間スイッチメモリ回路Ｔから読み出した時
点で隣接して配列されるように読み出し番地の指示を出
す。第１図では、#1交換スイッチモジュール宛の第３番
目のチャネル（同図I(CH3)）が基本速度（例えば64Ｋb/
s）の２倍の速度（128Ｋb/s）である場合の様子を示し
ている。
以上説明したように時分割多重時間スイッチメモリ回路
Ｔへ入力チャネルの通話情報を逐次書き込んだ後、次フ
レームでその内容を時間スイッチ制御メモリ回路CMの指
示するメモリ番地からループ側の伝送速度と整合した速
度で読み出し（ランダム読み出し）、同一交換スイッチ
モジュール宛の一連の通話情報群ごとに、第３図で示し
たような宛先モジュールアドレスDAならびに発信元交換
スイッチモジュールアドレスSAを付加すれば、所望の混
合パケットが形成できることになる。
Ｔへ入力チャネルの通話情報を逐次書き込んだ後、次フ
レームでその内容を時間スイッチ制御メモリ回路CMの指
示するメモリ番地からループ側の伝送速度と整合した速
度で読み出し（ランダム読み出し）、同一交換スイッチ
モジュール宛の一連の通話情報群ごとに、第３図で示し
たような宛先モジュールアドレスDAならびに発信元交換
スイッチモジュールアドレスSAを付加すれば、所望の混
合パケットが形成できることになる。
ここに時分割多重時間スイッチメモリ回路Ｔを偶・奇フ
レーム用に２面設けた理由は、従来例と同様スリップの
防止である。これについて本発明に即して説明する。本
発明においては上述のように各通話チャネルの通話情報
をＴから読み出した時点で混合パケットの形に配列する
結果、例えばある特定のチャネルの通話呼が復旧した場
合、これより老番の出力タイムスロットの時刻で読み出
すＴの番地は、復旧した通話呼が使用していた出力タイ
ムスロットの分だけ相対的にくり上がった出力タイムス
ロットにシフトすることになる。逆にある特定の交換ス
イッチモジュール宛の呼が新たに生起した場合には、そ
の新しい呼びが使用する出力タイムスロットの分だけ、
他のそれより老番の出力タイムスロットの時刻で読み出
すＴの番地は、相対的に繰り下がった出力タイムスロッ
トにシフトすることになる。即ちある特定の交換スイッ
チモジュール宛のかつその中の特定のチャネルが読み出
される出力タイムスロットはフレーム毎に変動する。そ
の結果時分割多重時間スイッチメモリ回路Ｔが一面しか
用意されていない場合には、この特定チャネルの通話情
報の書き込み、読み出しの相対的時間関係が入れ替わる
可能性がある。この書き込み、読み出しの時間関係が入
れ替わると、その時点で通話情報の脱落あるいは重複、
すなわち当業者にはよく知られている「スリップ」とい
う現象を生ずるので、本発明方式でも偶・奇フレーム用
の時分割多重時間スイッチメモリ回路Ｔを２面設け、書
き込み／読み出しを必ず１フレームずらすことにより
「スリップ」の発生を防いでいる。
レーム用に２面設けた理由は、従来例と同様スリップの
防止である。これについて本発明に即して説明する。本
発明においては上述のように各通話チャネルの通話情報
をＴから読み出した時点で混合パケットの形に配列する
結果、例えばある特定のチャネルの通話呼が復旧した場
合、これより老番の出力タイムスロットの時刻で読み出
すＴの番地は、復旧した通話呼が使用していた出力タイ
ムスロットの分だけ相対的にくり上がった出力タイムス
ロットにシフトすることになる。逆にある特定の交換ス
イッチモジュール宛の呼が新たに生起した場合には、そ
の新しい呼びが使用する出力タイムスロットの分だけ、
他のそれより老番の出力タイムスロットの時刻で読み出
すＴの番地は、相対的に繰り下がった出力タイムスロッ
トにシフトすることになる。即ちある特定の交換スイッ
チモジュール宛のかつその中の特定のチャネルが読み出
される出力タイムスロットはフレーム毎に変動する。そ
の結果時分割多重時間スイッチメモリ回路Ｔが一面しか
用意されていない場合には、この特定チャネルの通話情
報の書き込み、読み出しの相対的時間関係が入れ替わる
可能性がある。この書き込み、読み出しの時間関係が入
れ替わると、その時点で通話情報の脱落あるいは重複、
すなわち当業者にはよく知られている「スリップ」とい
う現象を生ずるので、本発明方式でも偶・奇フレーム用
の時分割多重時間スイッチメモリ回路Ｔを２面設け、書
き込み／読み出しを必ず１フレームずらすことにより
「スリップ」の発生を防いでいる。
次に以上説明した時分割多重時間スイッチメモリ回路Ｔ
への読み出し番地を出力タイムスロットごとに指示する
時間スイッチ制御メモリ回路CMについて説明する。CMは
フレーム当たりの出力タイムスロット数がｍであればｍ
語のランダムアクセスメモリで構成される点は従来の時
分割交換機用時間スイッチの制御回路と同様である。異
なるのは呼の復旧（発呼）に伴ってCMの内容を繰り上げ
る（繰り下げる）機能が必要となる点である。
への読み出し番地を出力タイムスロットごとに指示する
時間スイッチ制御メモリ回路CMについて説明する。CMは
フレーム当たりの出力タイムスロット数がｍであればｍ
語のランダムアクセスメモリで構成される点は従来の時
分割交換機用時間スイッチの制御回路と同様である。異
なるのは呼の復旧（発呼）に伴ってCMの内容を繰り上げ
る（繰り下げる）機能が必要となる点である。
ここに時間スイッチ制御メモリ回路CMをCM1とCM2の２面
設けた理由は、上述のように呼の発呼に伴ってCMの内容
の繰り下げが生ずる結果、CMが１面しかない場合には１
フレーム時間内で未だ読み出されていないCMの内容が破
壊されるからである。第１図においてSW1、…、SW5は呼
の発呼、復旧が発生する毎に切り換わり、図の各SWの状
態はCM1から読み出した内容をSW1を経由して、時分割多
重時間スイッチ回路Ｔへ出力すると同時にCM2に書き込
んでいる状態を示している。第１図においてASU（アド
レス・シフト・ユニット）は、図では省略されているが
交換呼処理を司る制御プロセッサからの指示により上述
したようなCMのメモリ内容の繰り上げ、繰下げを行う演
算回路である。
設けた理由は、上述のように呼の発呼に伴ってCMの内容
の繰り下げが生ずる結果、CMが１面しかない場合には１
フレーム時間内で未だ読み出されていないCMの内容が破
壊されるからである。第１図においてSW1、…、SW5は呼
の発呼、復旧が発生する毎に切り換わり、図の各SWの状
態はCM1から読み出した内容をSW1を経由して、時分割多
重時間スイッチ回路Ｔへ出力すると同時にCM2に書き込
んでいる状態を示している。第１図においてASU（アド
レス・シフト・ユニット）は、図では省略されているが
交換呼処理を司る制御プロセッサからの指示により上述
したようなCMのメモリ内容の繰り上げ、繰下げを行う演
算回路である。
今、例えば#i交換スイッチモジュール宛の#jチャネルの
呼が復旧した場合を考えてみる。この場合この呼が時間
スイッチメモリ回路Ｔ上でＫ語を使用、すなわちこの呼
が基本通信速度のＫ倍の通信速度の呼であったとし、CM
1上の番地（これは出力タイムスロットに対応する）ai
j、aij＋１、…、aij＋（Ｋ−１）のメモリ領域を使用
していたとする。このＫ倍呼が復旧した結果、これより
老番の出力タイムスロットに相当するメモリ領域を使用
していた各通話チャネルの呼のCM1の内容はそれぞれＫ
番地繰り上げられなければいけない。そのためには各出
力タイムスロットごとにCM1のアクセス番地Ar(r=1,２，
…、ｍ）と制御プロセッサから与えられたaijとをASUで
逐次比較し、Ar＞aij＋（Ｋ−１）であれば、CM1のAr番
地の内容をSW2、SW3を経由して、CM2の（Ar−Ｋ）番地
に移す（繰り上げる）ことによって目的を達せられる。
aij＞ArであればCM2の書き込み番地は変化せず、CM1と
同じAr番地に書き込む。逆に、#i交換スイッチモジュー
ル宛に#jチャネルの新呼が生起して、この新呼が基本通
信速度のＫ倍の通信速度の呼でCM1上でＫ語の番地aij、
aij＋１、…、aij＋（Ｋ−１）を使用したい場合には、
第１図では省略されているが制御プロセッサからの指示
により、CM2のaij、aij＋１、…、aij＋（Ｋ−１）番地
に時分割多重時間スイッチ回路の読み出し番地を書き込
む。さらにこのＫ倍呼が生起した結果、これより老番に
位置するCM1のメモリ領域を使用していた各通話チャネ
ルの呼のメモリ使用領域は、それぞれＫ番地繰り下げる
必要がある。そのためにはさきと同様CM1のアドレスAr
(r＝１，２，…，ｍ）でAr≧aijとなる番地の内容をCM2
の（Ar＋Ｋ）番地に移せば（繰り下げれば）目的を達せ
される。aij＞Arの番地に対しては、CM2の書き込み番地
は変化せず、CM1と同じAr番地に書き込む。
呼が復旧した場合を考えてみる。この場合この呼が時間
スイッチメモリ回路Ｔ上でＫ語を使用、すなわちこの呼
が基本通信速度のＫ倍の通信速度の呼であったとし、CM
1上の番地（これは出力タイムスロットに対応する）ai
j、aij＋１、…、aij＋（Ｋ−１）のメモリ領域を使用
していたとする。このＫ倍呼が復旧した結果、これより
老番の出力タイムスロットに相当するメモリ領域を使用
していた各通話チャネルの呼のCM1の内容はそれぞれＫ
番地繰り上げられなければいけない。そのためには各出
力タイムスロットごとにCM1のアクセス番地Ar(r=1,２，
…、ｍ）と制御プロセッサから与えられたaijとをASUで
逐次比較し、Ar＞aij＋（Ｋ−１）であれば、CM1のAr番
地の内容をSW2、SW3を経由して、CM2の（Ar−Ｋ）番地
に移す（繰り上げる）ことによって目的を達せられる。
aij＞ArであればCM2の書き込み番地は変化せず、CM1と
同じAr番地に書き込む。逆に、#i交換スイッチモジュー
ル宛に#jチャネルの新呼が生起して、この新呼が基本通
信速度のＫ倍の通信速度の呼でCM1上でＫ語の番地aij、
aij＋１、…、aij＋（Ｋ−１）を使用したい場合には、
第１図では省略されているが制御プロセッサからの指示
により、CM2のaij、aij＋１、…、aij＋（Ｋ−１）番地
に時分割多重時間スイッチ回路の読み出し番地を書き込
む。さらにこのＫ倍呼が生起した結果、これより老番に
位置するCM1のメモリ領域を使用していた各通話チャネ
ルの呼のメモリ使用領域は、それぞれＫ番地繰り下げる
必要がある。そのためにはさきと同様CM1のアドレスAr
(r＝１，２，…，ｍ）でAr≧aijとなる番地の内容をCM2
の（Ar＋Ｋ）番地に移せば（繰り下げれば）目的を達せ
される。aij＞Arの番地に対しては、CM2の書き込み番地
は変化せず、CM1と同じAr番地に書き込む。
本実施例は、第２図におけるINF部からD/I部への信号の
流れに関するもにであるが、D/I部からINF部への逆方向
の場合もほぼ同様の構成で動作がＪ度の逆の関係になる
ようにして時分割多重時間スイッチ回路を構成できる。
但しこの逆方向の場合では、D/I部からＴへの通話情報
の書き込みはランダム書き込み方式で、ＴからINF部へ
の読み出しは逐次読み出し方式となるから多重接続は不
可能である。
流れに関するもにであるが、D/I部からINF部への逆方向
の場合もほぼ同様の構成で動作がＪ度の逆の関係になる
ようにして時分割多重時間スイッチ回路を構成できる。
但しこの逆方向の場合では、D/I部からＴへの通話情報
の書き込みはランダム書き込み方式で、ＴからINF部へ
の読み出しは逐次読み出し方式となるから多重接続は不
可能である。
一方従来例の時分割多重時間スイッチ回路でD/I部からI
NF部方向の場合は、D/I部からＴへは逐次書き込み、Ｔ
からINF部へはランダム読み出しであるから多重接続が
可能である。従って、第２図の構成においてINF部からD
/I部方向は本発明の実施例の時分割多重時間スイッチ回
路、D/I部からINF部方向は従来例の時分割多重時間スイ
ッチ回路を組み合わせて使用することにより、INF部→D
/I部方向、D/I部→INF部方向ともに多重接続可能とする
ことができる。
NF部方向の場合は、D/I部からＴへは逐次書き込み、Ｔ
からINF部へはランダム読み出しであるから多重接続が
可能である。従って、第２図の構成においてINF部からD
/I部方向は本発明の実施例の時分割多重時間スイッチ回
路、D/I部からINF部方向は従来例の時分割多重時間スイ
ッチ回路を組み合わせて使用することにより、INF部→D
/I部方向、D/I部→INF部方向ともに多重接続可能とする
ことができる。
（発明の効果） 以上述べた通り、本発明によれば複数のモジュールから
なる回線／パケット統合交換機において、同一の入力情
報を複数の宛先に同時に送信することが可能となり、放
送機能等が容易に実現できる。
なる回線／パケット統合交換機において、同一の入力情
報を複数の宛先に同時に送信することが可能となり、放
送機能等が容易に実現できる。
第１図は本発明による時間スイッチの構成とその動作概
略を示すブロック図、第２図は本発明を適用する対象と
なる交換機の構成を示すブロック図、第３図はビルディ
ング・ブロック化された交換スイッチ・モジュール相互
間に通話情報の授受を行う際の混合パケット形式の例を
示す図、第４図は従来技術による時間スイッチの構成と
その動作概略を示すブロック図である。 図において、INFはインタフェース回路、Ｔは時分割多
重時間スイッチ・メモリ回路、CM、CM1、CM2は時間スイ
ッチ制御メモリ回路、D/Iはインタフェース回路、ASUは
アドレス・シフト・ユニット、SW1、SW2、SW3、SW4、SW
5は切り換えスイッチである。
略を示すブロック図、第２図は本発明を適用する対象と
なる交換機の構成を示すブロック図、第３図はビルディ
ング・ブロック化された交換スイッチ・モジュール相互
間に通話情報の授受を行う際の混合パケット形式の例を
示す図、第４図は従来技術による時間スイッチの構成と
その動作概略を示すブロック図である。 図において、INFはインタフェース回路、Ｔは時分割多
重時間スイッチ・メモリ回路、CM、CM1、CM2は時間スイ
ッチ制御メモリ回路、D/Iはインタフェース回路、ASUは
アドレス・シフト・ユニット、SW1、SW2、SW3、SW4、SW
5は切り換えスイッチである。
Claims (1)
- 【請求項１】時分割多重時間スイッチメモリ回路と、タ
イムスロットごとに時分割多重ハイウェイへ送出する通
話情報を該時間スイッチメモリ回路から読み出す番地
を、あるいは時分割多重ハイウェイから到来する通話情
報を該時間スイッチメモリ回路へ書き込む番地を指定す
る時間スイッチ制御メモリ回路からなる時分割多重時間
スイッチ回路において、偶数時間フレームで通話情報の
書き込みを、奇数時間フレームで通話情報の読み出しを
行う第１のメモリ面と、奇数時間フレームで通話情報の
書き込みを、偶数時間フレームで通話情報の読み出しを
行う第２のメモリ面を有する時分割多重時間スイッチメ
モリ回路と、前記時分割多重時間スイッチ回路の読み出
し番地あるいは書き込み番地を格納する第１の時間スイ
ッチ制御メモリ回路と第２の時間スイッチ制御メモリ回
路とを有し、毎フレームの先頭で一方の時間スイッチ制
御メモリ回路を読み出し状態とし、他方の時間スイッチ
制御メモリ回路を書き込み状態とし、読み出し状態の時
間スイッチ制御メモリから読み出した時分割多重時間ス
イッチ回路の読み出し番地あるいは書き込み番地を時分
割多重時間スイッチ回路へ供給すると同時に、時間スイ
ッチ制御メモリの読み出し番地がある指定された第１の
値より大の場合には、同じく指定される第２の値を前記
読み出し番地に加算、あるいは減算して得られた値を書
き込み番地とし、前記読み出し状態の時間スイッチ制御
メモリから読み出した前記時分割多重時間スイッチメモ
リ回路の読み出し番地、あるいは書き込み番地をデータ
として書き込み状態の時間スイッチ制御メモリに書き込
むことを特徴とする時分割多重時間スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26203684A JPH0642753B2 (ja) | 1984-12-12 | 1984-12-12 | 時分割多重時間スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26203684A JPH0642753B2 (ja) | 1984-12-12 | 1984-12-12 | 時分割多重時間スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61140300A JPS61140300A (ja) | 1986-06-27 |
| JPH0642753B2 true JPH0642753B2 (ja) | 1994-06-01 |
Family
ID=17370134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26203684A Expired - Lifetime JPH0642753B2 (ja) | 1984-12-12 | 1984-12-12 | 時分割多重時間スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642753B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750898B2 (ja) * | 1988-10-03 | 1995-05-31 | 富士通株式会社 | 時間スイッチ回路 |
| US5544163A (en) * | 1994-03-08 | 1996-08-06 | Excel, Inc. | Expandable telecommunications system |
-
1984
- 1984-12-12 JP JP26203684A patent/JPH0642753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61140300A (ja) | 1986-06-27 |
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