JPS6257397A - 時分割通話路スイツチ回路 - Google Patents
時分割通話路スイツチ回路Info
- Publication number
- JPS6257397A JPS6257397A JP19658885A JP19658885A JPS6257397A JP S6257397 A JPS6257397 A JP S6257397A JP 19658885 A JP19658885 A JP 19658885A JP 19658885 A JP19658885 A JP 19658885A JP S6257397 A JPS6257397 A JP S6257397A
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- JP
- Japan
- Prior art keywords
- signal
- data
- information
- time slot
- address
- Prior art date
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- Pending
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割通話交換機に用いられる時分割通話路ス
イッチ回路に関する。
イッチ回路に関する。
本発明は、データと交換用信号とが割付けられるタイム
スロットを変更する時分割通話路スイッチ回路において
、 同一のタイムスロットに割付けられたデータとこのデー
タに対応する交換用信号を一組にして所望のタイムスロ
ットに１割付けることにより、信号線数および記憶手段
の記憶素子数を削減することができるようにしたもので
ある。
スロットを変更する時分割通話路スイッチ回路において
、 同一のタイムスロットに割付けられたデータとこのデー
タに対応する交換用信号を一組にして所望のタイムスロ
ットに１割付けることにより、信号線数および記憶手段
の記憶素子数を削減することができるようにしたもので
ある。
従来例時分割通話路スイッチ回路に収容される時分割多
重化されたデータ線は、デジタル化された音声、データ
および画像情報に代表されるデータと、このデータの監
視信号および選択信号に代表される交換用信号用の各々
に分離されていた。
重化されたデータ線は、デジタル化された音声、データ
および画像情報に代表されるデータと、このデータの監
視信号および選択信号に代表される交換用信号用の各々
に分離されていた。
第３図は従来例回路の構成を示すブロック構成図であり
、符号１ａはｎ多重化された複数の音声などのデータ信
号、符号１ｂはｎ多重化された複数の交換用信号、符号
１１は信号１ａの情報を記憶するバッファメモリ、符号
１２は信号１ｂの情報を記憶するバッファメモリ、符号
２ａおよび２ｂは各々パフフッメモ１月１および１２か
ら読出された複数の出力データおよび交換用信号、符号
２１および２２は各々信号２ａおよび２ｂを逐次選択し
ｎ多重化する選択回路、符号３５はバッファメモリ１１
および１２に対し信号１ａおよび１ｂの情報の書込みと
！込みアドレスの指定を行う書込みアドレス制御回路、
符号４５ばバッファメモリ１１および工２に対し信号２
ａおよび２ｂの情報の読出しのアドレスおよび選択回路
２１および２２に対する信号２ａおよび２ｂの選択のア
ドレスの情報を記憶するアドレスメモリ回路、符号５５
はアドレスメモリ回路４５に対しアドレス情報の読出し
および書込みの制御を行う制御回路、符号４はバッファ
メモリ１１および１２に対する書込み制御信号およびア
ドレス信号、符号５はバッファメモリ１１および１２、
選択回路２１および２２に対する読出し制御および読出
しアドレス信号と選択制御および選択アドレス信号、符
号６はアドレスメモリ回路４５に対する読出し、書込み
制御、書込みデータ情報、書込み読出しのアドレスの各
々の信号、符号３ａおよびおよび３ｂは選択回路２１お
よび２２からｎ多重化されたデータ信号線および交換用
信号線を各々示す。
、符号１ａはｎ多重化された複数の音声などのデータ信
号、符号１ｂはｎ多重化された複数の交換用信号、符号
１１は信号１ａの情報を記憶するバッファメモリ、符号
１２は信号１ｂの情報を記憶するバッファメモリ、符号
２ａおよび２ｂは各々パフフッメモ１月１および１２か
ら読出された複数の出力データおよび交換用信号、符号
２１および２２は各々信号２ａおよび２ｂを逐次選択し
ｎ多重化する選択回路、符号３５はバッファメモリ１１
および１２に対し信号１ａおよび１ｂの情報の書込みと
！込みアドレスの指定を行う書込みアドレス制御回路、
符号４５ばバッファメモリ１１および工２に対し信号２
ａおよび２ｂの情報の読出しのアドレスおよび選択回路
２１および２２に対する信号２ａおよび２ｂの選択のア
ドレスの情報を記憶するアドレスメモリ回路、符号５５
はアドレスメモリ回路４５に対しアドレス情報の読出し
および書込みの制御を行う制御回路、符号４はバッファ
メモリ１１および１２に対する書込み制御信号およびア
ドレス信号、符号５はバッファメモリ１１および１２、
選択回路２１および２２に対する読出し制御および読出
しアドレス信号と選択制御および選択アドレス信号、符
号６はアドレスメモリ回路４５に対する読出し、書込み
制御、書込みデータ情報、書込み読出しのアドレスの各
々の信号、符号３ａおよびおよび３ｂは選択回路２１お
よび２２からｎ多重化されたデータ信号線および交換用
信号線を各々示す。
第４図は第３図の信号線１ａ、１ｂ、３ａ、３ｂの中の
各々一本のタイムスロットを示す図であり、ＤＡＴＡ
Ｏ〜ＤＡＴＡ （ｎ−１）はｎ多重化されたデータ、Ｓ
ＩＧ Ｏ−５ＩＧ （ｎ−１）はｎ多重化された交換
用信号、ＴＳＯ〜ＴＳ（ｎ−１）は各々ｎ個のタイムス
ロットを示す。
各々一本のタイムスロットを示す図であり、ＤＡＴＡ
Ｏ〜ＤＡＴＡ （ｎ−１）はｎ多重化されたデータ、Ｓ
ＩＧ Ｏ−５ＩＧ （ｎ−１）はｎ多重化された交換
用信号、ＴＳＯ〜ＴＳ（ｎ−１）は各々ｎ個のタイムス
ロットを示す。
この従来例回路では、ｎ多重化された情報として各々バ
ッファメモリ１１および１２に対し書込みアドレス制御
回路３５からの信号４の指定により逐次書込まれる。書
込まれた情報は制御回路５５からの信号６の指定に従っ
てアドレスメモリ回路４５から読出される信号５に従っ
て、バッファメモリ１１および１２から信号２ａおよび
２ｂが読出される。この読出された情報はさらに信号５
により指定された選択回路２１および２２により逐次信
号３ａおよび３ｂが送出され、信号１ａおよび１ｂの情
報のタイムスロットの情報交換が行われる。第４図の信
号３ａおよび３ｂは出力のＴＳＩとＴＳ２のＤＡＴＡ
Ｉ 。
ッファメモリ１１および１２に対し書込みアドレス制御
回路３５からの信号４の指定により逐次書込まれる。書
込まれた情報は制御回路５５からの信号６の指定に従っ
てアドレスメモリ回路４５から読出される信号５に従っ
て、バッファメモリ１１および１２から信号２ａおよび
２ｂが読出される。この読出された情報はさらに信号５
により指定された選択回路２１および２２により逐次信
号３ａおよび３ｂが送出され、信号１ａおよび１ｂの情
報のタイムスロットの情報交換が行われる。第４図の信
号３ａおよび３ｂは出力のＴＳＩとＴＳ２のＤＡＴＡ
Ｉ 。
ＤＡＴ八２へよびＳＩＧ １ 、ＳＩＧ ２の交換が行
われていることを示す。
われていることを示す。
このような従来例時分割通話路スイッチ回路では、収容
される時分割多重されたデータ線がデータ情報用と交換
信号用とに分離されているので、その各々にバッファメ
モリを必要としメモリ素子の個数の増加および収容する
データ線は二本が対となり信号線の増加を住する欠点が
あった。
される時分割多重されたデータ線がデータ情報用と交換
信号用とに分離されているので、その各々にバッファメ
モリを必要としメモリ素子の個数の増加および収容する
データ線は二本が対となり信号線の増加を住する欠点が
あった。
本発明はこのような欠点を除去するもので、比較的少な
いバッファメモリの素子数および信号線数の時分割通話
路スイッチ回路を提供することを目的とする。
いバッファメモリの素子数および信号線数の時分割通話
路スイッチ回路を提供することを目的とする。
本発明は、タイムスロットに割付けられたデータと交換
用信号をいったん格納する記憶手段と、このデータと交
換用信号とを所望のタイムスロットに割付ける選択手段
とを備えた時分割通話路スイッチ回路において、同一の
タイムスロットに割付けられたデータとこのデータに対
応する交換用信号を入力する端子を備え、上記記憶手段
は、上記端子に入力したデータおよび交換用信号をそれ
が割付けられたタイムスロットごとに格納する構成であ
り、上記選択手段は、上記記憶手段に格納されたデータ
および交換用信号を所望のタイムスロットに割付ける構
成であることを特徴とする。
用信号をいったん格納する記憶手段と、このデータと交
換用信号とを所望のタイムスロットに割付ける選択手段
とを備えた時分割通話路スイッチ回路において、同一の
タイムスロットに割付けられたデータとこのデータに対
応する交換用信号を入力する端子を備え、上記記憶手段
は、上記端子に入力したデータおよび交換用信号をそれ
が割付けられたタイムスロットごとに格納する構成であ
り、上記選択手段は、上記記憶手段に格納されたデータ
および交換用信号を所望のタイムスロットに割付ける構
成であることを特徴とする。
到来するデータとこのデータに対応する交換用信号は一
対になって同一のタイムスロットにｖ１付けられている
。この一対の情報はタイムスロットごとに記憶手段に一
時格納される。この記憶手段から読出された一対の情報
は選択手段で所望のタイムスロットに割付けられて出力
する。
対になって同一のタイムスロットにｖ１付けられている
。この一対の情報はタイムスロットごとに記憶手段に一
時格納される。この記憶手段から読出された一対の情報
は選択手段で所望のタイムスロットに割付けられて出力
する。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明実施例回路の構成を示すブロック構成図
である。
である。
まず、この実施例回路の構成を第１図に基づいて説明す
る。この実施例回路は、入力データ信号と交換用入力信
号とを同一信号線上に２ｎ多重化した複数のデータ信号
１の情報を記憶するバッファメモリ１０と、バッファメ
モリ１０から読出される複数のデータ信号２を逐次選択
し２ｎ多重化し、データ信号３を出力する選択回路２０
と、バッファメモリ１０に対しデータ信号１の書込みと
書込みアドレスの指定を行う信号４を出力する書込みア
ドレス制御回路３０と、バッファメモリ１０に対しデー
タ信号２の情報の読出しのアドレスおよび選択回路２０
に対するデータ信号２の選択にかかわる信号５の情報を
記憶するアドレスメモリ回路４０と、アドレスメモリ回
路４０に対しアドレス情報の読出し、書込みの制御を行
う信号６を出力する制御回路５０とを備える。
る。この実施例回路は、入力データ信号と交換用入力信
号とを同一信号線上に２ｎ多重化した複数のデータ信号
１の情報を記憶するバッファメモリ１０と、バッファメ
モリ１０から読出される複数のデータ信号２を逐次選択
し２ｎ多重化し、データ信号３を出力する選択回路２０
と、バッファメモリ１０に対しデータ信号１の書込みと
書込みアドレスの指定を行う信号４を出力する書込みア
ドレス制御回路３０と、バッファメモリ１０に対しデー
タ信号２の情報の読出しのアドレスおよび選択回路２０
に対するデータ信号２の選択にかかわる信号５の情報を
記憶するアドレスメモリ回路４０と、アドレスメモリ回
路４０に対しアドレス情報の読出し、書込みの制御を行
う信号６を出力する制御回路５０とを備える。
次に、この実施例回路の動作を第１図および第２図に基
づいて説明する。
づいて説明する。
入力データ信号と交換用入力信号とが同一信号線上に多
重化され、同一のタイムスロットにＤＡＴＡおよびＳＩ
Ｇが割り当てられ２ｎ多重化されたデータ信号１として
、バッファメモリ１０に対し書込みアドレス制御回路３
０からの信号４の指定に基づいて書込まれる。読込まれ
た情報は従来方法と同様の方法で、制御回路５０の指定
が信号６を通してアドレスメモリ回路４０に対し行われ
、アドレスメモリ回路４０では指定されたアドレスの情
報が読出されて信号５が送出され、信号５の指定するア
ドレスの情報がデータ信号２として読出され、信号５で
指定される選択アドレスに従って選択回路２０では信号
２の情報が選択され、２ｎ多重化されたデータ信号３と
して送出され、タイムスロットの情報の交換が行われる
。
重化され、同一のタイムスロットにＤＡＴＡおよびＳＩ
Ｇが割り当てられ２ｎ多重化されたデータ信号１として
、バッファメモリ１０に対し書込みアドレス制御回路３
０からの信号４の指定に基づいて書込まれる。読込まれ
た情報は従来方法と同様の方法で、制御回路５０の指定
が信号６を通してアドレスメモリ回路４０に対し行われ
、アドレスメモリ回路４０では指定されたアドレスの情
報が読出されて信号５が送出され、信号５の指定するア
ドレスの情報がデータ信号２として読出され、信号５で
指定される選択アドレスに従って選択回路２０では信号
２の情報が選択され、２ｎ多重化されたデータ信号３と
して送出され、タイムスロットの情報の交換が行われる
。
本発明は、以上説明したように、時分割通話スイッチに
人力される多重化された音声、データおよび画像に代表
されるデータ信号と監視信号および選択信号に代表され
る交換用信号とが同一の信号線上に時分割多重化される
ので、時分割通話スイッチの人出力信号線を１／２に、
また時分割通話スイッチ用バッファメモリの素子数を１
７２にする効果がある。
人力される多重化された音声、データおよび画像に代表
されるデータ信号と監視信号および選択信号に代表され
る交換用信号とが同一の信号線上に時分割多重化される
ので、時分割通話スイッチの人出力信号線を１／２に、
また時分割通話スイッチ用バッファメモリの素子数を１
７２にする効果がある。
第１図は本発明実施例回路の構成を示すブロック構成図
。 第２図は第１図の各部信号のタイムスロット。 第３図は従来例の回路の構成を示すブロック構成図。 第４図は第３図の各部信号タイムスロット割付図。 １０．１１．１２・・・バッファメモリ、２０．２１．
２２・・・選択回路、３０．３５・・・書込みアドレス
制御回路、４０．４５・・・アドレスメモリ回路、５０
．５５・・・制御回路。 特許出願人 日本電気株式会社、□ 代理人 弁理士 井 出 直 孝：、実施例の構成図 Ｍ １ 図 実施例のタイムスロット割付図 ３２ 図 従来例の構成°図 Ｍ ３ 圓
。 第２図は第１図の各部信号のタイムスロット。 第３図は従来例の回路の構成を示すブロック構成図。 第４図は第３図の各部信号タイムスロット割付図。 １０．１１．１２・・・バッファメモリ、２０．２１．
２２・・・選択回路、３０．３５・・・書込みアドレス
制御回路、４０．４５・・・アドレスメモリ回路、５０
．５５・・・制御回路。 特許出願人 日本電気株式会社、□ 代理人 弁理士 井 出 直 孝：、実施例の構成図 Ｍ １ 図 実施例のタイムスロット割付図 ３２ 図 従来例の構成°図 Ｍ ３ 圓
Claims (1)
- （１）タイムスロットに割付けられたデータと交換用信
号をいったん格納する記憶手段と、 このデータと交換用信号とを所望のタイムスロットに割
付ける選択手段と を備えた時分割通話路スイッチ回路において、同一のタ
イムスロットに割付けられたデータとこのデータに対応
する交換用信号を入力する端子を備え、 上記記憶手段は、 上記端子に入力したデータおよび交換用信号をそれが割
付けられたタイムスロットごとに格納する構成であり、 上記選択手段は、 上記記憶手段に格納されたデータおよび交換用信号を所
望のタイムスロットに割付ける構成である ことを特徴とする時分割通話路スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19658885A JPS6257397A (ja) | 1985-09-05 | 1985-09-05 | 時分割通話路スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19658885A JPS6257397A (ja) | 1985-09-05 | 1985-09-05 | 時分割通話路スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257397A true JPS6257397A (ja) | 1987-03-13 |
Family
ID=16360233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19658885A Pending JPS6257397A (ja) | 1985-09-05 | 1985-09-05 | 時分割通話路スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257397A (ja) |
-
1985
- 1985-09-05 JP JP19658885A patent/JPS6257397A/ja active Pending
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