JP5551480B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

近年の半導体装置の性能向上により、ギガヘルツを超える高い周波数で動作する半導体装置が実用化されている。近年の半導体装置は、主に素子の微細化による性能向上がなされており、例えば、主にゲート長の微細化と短チャネル効果の抑制とにより動作周波数の向上が達成されている。このようなギガヘルツ帯以上の高周波帯の信号を扱う半導体装置においては、インピーダンスマッチング、共振現象を利用した増幅器の利得向上、および広帯域化等を目的として、しばしば半導体基板上にインダクタ素子を集積化することが必要となっている。

インダクタ素子は、インダクタ素子周囲に磁気エネルギーを蓄積することにより、電子素子としての性能を発揮するものである。このようなインダクタ素子を半導体基板上に搭載した場合、インダクタ素子周囲に存在する配線や、インダクタ素子の下に位置する半導体基板に侵入した磁界による渦電流損等により、インダクタ素子の性能が劣化してしまうという課題がある。

そこで、無線回路に用いられるインダクタ素子の場合、この用途においては低雑音特性を実現するためにインダクタ素子の高いＱ値が重要であるため、インダクタ素子の下に位置する半導体基板上にスリットを有する遮蔽導体を形成し、半導体基板による損失を低減していた（特許文献１および２、非特許文献１）。インダクタ素子の磁界は上部にも漏洩するが、無線回路用のインダクタ素子はＱ値を向上させるために最上層の厚膜配線を用いて形成されており、また、インダクタ素子の上部には配線を形成しないことが一般的であるため、かかる構造により、無線回路においては、インダクタ素子の上部漏洩磁界に関する課題を回避していた。

一方で、近年の半導体装置の動作周波数の向上に伴い、ロジック回路にインダクタ素子を利用することが多くなってきている。かかるインダクタ素子は、一般に"ピーキングインダクタ"と呼称されるものであるが、前記ピーキングインダクタは、増幅器の負荷として使用されるため、無線回路に使用されるインダクタ素子と異なり、比較的低いＱ値が許容される。その一方で、ピーキングインダクタはチップ内に多数搭載されるため、インダクタ素子の小面積化を図る必要がある。この課題に対して、インダクタ素子の小面積化を図るために、下層に位置する配線を用いた多層構造を有するインダクタ素子が提案されている（特許文献８）。

ここで、インダクタ素子上部への漏洩磁束を低減する従来技術として、インダクタ素子を含む半導体装置を実装基板に実装する際、前記インダクタ素子と前記実装基板の配線との間の電磁相互作用を遮蔽するため、図２０に示すように、前記インダクタ素子上のパッド配線層を用いて、前記インダクタ素子上に電磁遮蔽導体を形成したものがある（特許文献３）。

また、特許文献４には、図２１に示すように、インダクタ素子の上部及び下部に電磁遮蔽導体を形成し、前記電磁遮蔽導体のうち、インダクタ素子の中心部に発生する磁束通過領域に開口部を設けることにより、前記電磁遮蔽導体によるインダクタ素子の特性劣化を低減する技術が開示されている。

また、特許文献５乃至７には、電磁遮蔽導体として磁性体材料を用いた技術が開示されている。

特開２００４−０３１９２２号公報 特開２００２−０９３９１６号公報 特開２００８−２１８５６６号公報 特開２００２−１９８４９０号公報 国際公開ＷＯ２００４／１１２１３８号 特開２００８−０９１６３１号公報 特開平１１−２２００３０号公報 国際公開ＷＯ２００８／０１６０８９号 実開昭６０−１３６１５６号公報

C.P.Yue et al.,「On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC's」, IEEE Journal of Solid-State Circuits, 1998, Vol.33, No.5, 743

ピーキングインダクタは上述した技術などにより小面積化が実現されるものの、チップ内に多数搭載されるため、設計上、インダクタ素子の上方に配線が位置してしまい、インダクタ素子と配線との間に相互作用が生じるという課題がある。

例えば、通常用いられる半導体装置の設計方法によれば、半導体装置を構成する最上層の配線を用いて、電源電位或いは接地電位などの固定電位を有する配線が形成される。それらは多くの場合、一定の配線幅と配線間隔の繰り返しからなる構成をとることが多く、インダクタ素子の上方にこれらの配線が位置してしまう。結果、インダクタ素子と配線との間に相互作用が生じ、前記固定電位を有する配線による損失によって、インダクタンス素子の特性劣化が起き、回路の誤動作の原因となる。

上記課題を解決する手段として、インダクタ素子の上方を避けて配線を配置する手段が考えられるが、この手段の場合、配線の設計の自由度が損なわれてしまうほか、チップ面積の増大を招いてしまう。さらには、インダクタ素子上に外部接続用のパッドを形成することが困難であるため、これも半導体装置のチップ面積の増大の要因となっていた。

なお、特許文献１乃至７、および、非特許文献１には、同一チップ上に形成されたインダクタ素子とその上方に位置する配線との間に生じる相互作用を、適切に抑制する手段が開示されていない。

本発明によれば、半導体基板と、前記半導体基板上に形成された多層配線層と、を有し、前記多層配線層は、インダクタ素子と、前記インダクタ素子の上方に形成されたインダクタ上配線と、前記インダクタ素子と前記インダクタ上配線との間に形成され、平面視で前記インダクタ素子を覆う、固定電位を有する遮蔽導体と、を有する半導体装置が提供される。

また、本発明によれば、半導体基板上にインダクタ素子を形成する工程と、前記インダクタ素子の上方に、固定電位を有する遮蔽導体を形成する工程と、前記遮蔽導体の上方に、配線を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

本発明者らは、高速ロジック回路のように、無線回路と比較して低いＱ値が許容されるインダクタ素子を多数使用する半導体装置であって、下層配線層を用いてインダクタ素子を形成した半導体装置において、インダクタ素子と、インダクタ素子の上方に位置する配線との間に、固定電位を有する遮蔽導体を敷設することにより、インダクタ素子への前記配線の影響を抑制できることを見出した。

すなわち、本発明によれば、高速ロジック回路に用いられるインダクタ素子の上方に、固定電位を有する配線、或いは外部接続用のパッドを、設計者が自由に配置することが可能となるため、半導体装置のチップ面積を縮小することが可能となる。更には、インダクタ素子の上方における配置の自由度の向上により、インダクタ素子を含む半導体装置の設計工数を削減することが可能となる。

本発明によれば、同一チップ上に形成されたインダクタ素子とその上方に位置する配線との間に生じる相互作用を、適切に抑制することが可能となる。

第１の実施形態の半導体装置の一例を模式的に示す断面図である。 本実施形態のガードリング及びインダクタ素子の一例を模式的に示す上面図である。 本実施形態のガードリング及びインダクタ素子の一例を模式的に示す上面図である。 本実施形態のインダクタ素子と遮蔽導体の一例を模式的に示す上面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 本実施形態の配線とインダクタ素子の一例を模式的に示す上面図である。 半導体装置の一例を模式的に示す断面図である。 第１の実施形態の半導体装置の一例を模式的に示す断面図である。 第１の実施形態の半導体装置の一例を模式的に示す断面図である。 第１の実施形態の半導体装置の一例を模式的に示す断面図である。 図８（ａ）乃至（ｄ）の構造のインダクタンスの周波数依存性を示す図である。 半導体装置の一例を模式的に示す断面図である。 半導体装置の一例を模式的に示す断面図である。 半導体装置の一例を模式的に示す断面図である。 図１０（ａ）乃至（ｃ）の構造のインダクタンスの周波数依存性を示す図である。 第２の実施形態の半導体装置の一例を模式的に示す断面図である。 図８（ｂ）および図１２に示す構造のインダクタンスの周波数依存性を示す図である。 第３の実施形態の半導体装置の一例を模式的に示す断面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 第４の実施形態の半導体装置の一例を模式的に示す断面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 本実施形態の遮蔽導体の一例を模式的に示す上面図である。 特許文献３に記載の半導体装置を示す図である。 特許文献４に記載の半導体装置を示す図である。

本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。

＜第１の実施形態＞
図１は、本発明の第１の実施形態の一例を示す断面図である。図１を参照すると、半導体基板上１上に、通常の半導体装置と同様に、能動素子２、素子分離領域３および層間絶縁膜４が形成されるとともに、層間絶縁膜４内に複数の配線層が形成されている。すなわち、本実施形態の半導体装置は、半導体基板１と、半導体基板１上に形成された多層配線層を有する。そして、この多層配線層は、インダクタ素子１０と、インダクタ素子１０の上方に形成された配線１１Ａ乃至１１Ｃ及び１２と、インダクタ素子１０と配線１１Ａ乃至１１Ｃおよび１２との間に形成され、平面視で前記インダクタ素子を覆う、固定電位を有する遮蔽導体１３及び１４と、を有する。なお、以下、「配線１１Ａ乃至１１Ｃ」を単に「配線１１」と表わすことがある）。

ここで、通常用いられる半導体装置の製造方法によれば、層間絶縁膜４は、互いに組成や物性の異なる複数の絶縁膜により構成されることが多いが、本実施形態の構造の特徴及び効果は、層間絶縁膜４の構造及び物性に関して特に制限を受けるものではないので、本実施形態を示す図面においては、層間絶縁膜４の表記を簡略化し、単層の絶縁膜として図示する。同じく、通常用いられる半導体装置の製造方法によれば、層間絶縁膜４内に形成される複数の多層配線を構成する金属は、アルミニウムや銅、或いはそれらを主体とした金属化合物であることが多いが、本実施形態の構造の特徴及び効果は、この多層配線の材料に関して特に制限を受けるものではない。また、半導体装置において通常用いられる配線の構造としては、金属配線及び、金属配線同士を接続するビアの側面及び底面に、一般に"バリアメタル"と呼称される前記金属配線よりも薄い膜厚を有するチタンやタンタル、ルテニウムなどの金属、或いはそれらを含有する金属化合物が形成されることが多いが、本実施形態の構造の特徴及び効果は、この金属配線およびバリアメタルの組成により特に制限を受けるものではないため、本実施形態を示す図面においては、半導体装置を構成する金属配線は、単一の金属配線として図示するものとする。なお、これらの前提は、以下のすべての実施形態において同様である。

本実施形態によれば、層間絶縁膜４内に形成された複数の配線層のうち、半導体基板１に近い配線層により、インダクタ素子１０が形成されている。インダクタ素子１０は、無線回路における電圧制御発振器に使用されるインダクタ素子のように、高いＱ値を要求されるものではなく、例えば、高速ロジック回路における抵抗負荷を兼ねたピーキングインダクタ素子のような、比較的低いＱ値が許容されるインダクタ素子である。従って、インダクタ素子１０は、例えば、特許文献９に示すような、スパイラル型のインダクタ素子を複数層積層して、各々をビア等により直列接続したようなインダクタ素子であってもよい。または、特許文献８に示すような、インダクタ素子の寄生容量を低減するため、複数の周回状配線をビア等により直列接続した構成をとってもよい。なお後述するように、本実施形態の半導体装置の特徴は、インダクタ素子と、このインダクタ素子の上方に位置する配線との間に、遮蔽導体を有することを特徴としており、インダクタ素子自体の構造によって本実施形態が制限されるものではない。このため、インダクタ素子の構造は任意に設計可能であり、本実施形態による構造上の特徴を実現しうる範囲において、半導体装置の設計者が自由に設計することができる。したがって、前記インダクタ素子の構造として、通常用いられるような、１層の配線層を用いた、一般に"スパイラルインダクタ"と呼称される構造を用いてもよい。

図１を参照すると、本実施形態では、インダクタ素子１０の上方に、配線１１及び１２が形成されている。配線１１及び１２は、固定電位を有する配線であってもよいし、電位可変の信号配線であってもよい。固定電位を有する配線の電位は、半導体装置の電源電位であってもよいし、半導体装置における接地電位であってもよいし、または、メモリ回路を駆動するため等に用いられるような、半導体装置の電源電位の約半分の電位であってもよい。本実施形態の半導体装置の特徴は、インダクタ素子と、このインダクタ素子の上方に位置する配線との間に、遮蔽導体を有することを特徴としており、インダクタ素子の上方に位置する配線の構成によって本実施形態が制限されるものではない。なお、図１は、配線１１及び１２が固定電位を有する配線である例を示したものである。

通常用いられる半導体装置の設計方法によれば、固定電位を有する配線は、半導体装置を構成する複数層の配線層のうち、最上層に位置する配線層か、或いは、最上層に比較的近い配線層を用いて構成される。また、固定電位を有する配線を構成する配線の膜厚は、インダクタ素子１０を構成する配線の膜厚よりも厚いことが多いため、図１においても、配線１１及び１２をそのように図示している。

なお、配線（図中、１１および１２）は、図１に示すように複数であってもよい。また、固定電位を有する配線が複数形成される場合は、電源電位を有する配線と、接地電位を有する配線とが、交互に配列されていてもよい。例えば、図示する１１Ｂ及び１１Ｃが電源電位を有する配線であり、１１Ａが接地電位を有する配線であってもよい。

図１を参照すると、本実施形態では、インダクタ素子１０と、配線１１との間に、それぞれ異なった層に位置する遮蔽導体１３及び１４が形成されている。なお、遮蔽導体の数は２つに限定されず、それ以上の数であってもよいし、１つであってもよい。遮蔽導体が複数存在する場合、それらすべてが、インダクタ素子１０と配線１１との間に、それぞれ異なった層として設けられる。遮蔽導体の数が１つである実施形態については、第２の実施形態で説明する。

このような遮蔽導体１３及び１４は、平面視でインダクタ素子１０を覆う位置に形成されており、遮蔽導体１３及び１４は、ビア１５により、一部で互いに電気的に接続されている。遮蔽導体が複数存在する場合には、それらすべてが互いに電気的に接続される。

ここで、遮蔽導体１３及び１４によるインダクタ素子１０の損失を抑制するためには、図１に示すように、インダクタ素子１０と遮蔽導体１３との半導体基板１に対して垂直な方向の距離（以下、「半導体基板１に対して垂直な方向の距離」を単に「距離」という）は、インダクタ素子１０と半導体基板１との距離よりも大きいことが好ましい。遮蔽導体が複数存在する場合、遮蔽導体によるインダクタ素子１０の損失を抑制するためには、インダクタ素子１０と最も下層に位置する遮蔽導体との距離が、インダクタ素子１０と半導体基板１との距離よりも大きいことが好ましい。

遮蔽導体１３及び１４は固定電位を有する。この固定電位は、半導体装置に供給される電源電位、接地電位、および、電源電位の約半分の電位、の中のいずれかであってもよい。図１に示す例では、遮蔽導体１３及び１４は、多層配線１６により、接地電位を有する拡散層１７に接続されている。なお、遮蔽導体１３及び１４を固定電位に接続する手段はこれに限定されるものではない。

多層配線１６は、インダクタ素子１０の周囲に配置される略周回状の配線であり、一般に"ガードリング"と呼称される。ガードリングの構造は、図２（ａ）に示すように、インダクタ素子１０を取り囲むべく周回する構造であっても良いし、図２（ｂ）に示すように、一部に切欠部１８を有し、完全には周回しない構造であっても良い。図２（ａ）及び図２（ｂ）は、図１の破線ＡとＡ´で挟まれた領域のＢ−Ｂ'の断面図である。また、図１は、図２（ａ）及び図２（ｂ）に示すＣ−Ｃ'の断面図である。

ここで、図３に、図１に示す遮蔽導体１３とインダクタ素子１０との位置関係の一例を表す上面図を示す。図３を参照すると、この遮蔽導体１３は、複数のスリット１９を有することで、複数の配線が互いに電気的に繋がったパターンを形成している。そして、インダクタ素子１０と遮蔽導体１３とが平面視で重なる領域２０において、遮蔽導体１３を構成する配線は、直下におけるインダクタ素子１０の電流方向、すなわちインダクタ素子１０を構成する配線の延伸方向に対して、略直角になるよう構成されている。かかる構造により、遮蔽導体１３に発生する渦電流を抑制し、インダクタ素子１０の性能劣化を抑制することができる。

図４は、図１に示した遮蔽導体１４の上面図の一例を示している。図４を参照すると、遮蔽導体１４は、遮蔽導体１３同様に、スリット１９を有することで、複数の配線が互いに電気的に繋がったパターンを形成している。そして、インダクタ素子１０と遮蔽導体１４とが平面視で重なる領域２０において、遮蔽導体１４を構成する配線は、直下のインダクタ素子１０の電流方向、すなわちインダクタ素子１０を構成する配線の延伸方向に対して、略直角になるよう構成されている。かかる構造により、遮蔽導体１４に発生する渦電流を抑制し、インダクタの性能劣化を抑制することができる。

図５は、図３及び図４それぞれに示した遮蔽導体１３及び１４を、図１に示すように重ね合わせた時の上面図を示している。図６は、図３及び図４それぞれに示した遮蔽導体１３及び１４のスリットの位置関係を示す。

図５に示すように、本実施形態によれば、図１に示す状態において、平面視で、一方の遮蔽導体のスリットに相当する部分に、他方の遮蔽導体の配線が重なるべく設計されている。このため、遮蔽導体１３および１４からなる遮蔽導体は、平面視で隙間の無い構造となる。かかる構造により、インダクタ素子１０は、遮蔽導体１３及び１４の上方に位置する配線１１及び１２から、十分に遮蔽された構造となる。かかる構造を実現するため、遮蔽導体１３及び１４のスリット幅は、遮蔽導体１３及び１４の配線幅と同等または小さいことが好ましい。なお、遮蔽導体が複数存在する場合には、すべての遮蔽導体が遮蔽導体１３および１４と同様なスリットを設けたパターンに構成されてもよい。かかる場合、すべての遮蔽導体のスリット部分が、平面視で、少なくとも１つの他の遮蔽導体の配線と重なるよう構成される。

ここで、図７に、インダクタ素子１０と、配線１１との平面視における位置関係の一例を示す。本実施形態では、図示するように、配線１１Ａ乃至１１Ｅは、延伸方向が全て同じであってもよい。また、本実施形態では、図示するように、インダクタ素子１０は、配線１１Ａ乃至１１Ｅの延伸方向と略平行に延伸している配線（第１の配線）と、配線１１Ａ乃至１１Ｅの延伸方向と略直角に延伸している配線（第２の配線）とが連続的に繋がることで、インダクタ素子を構成してもよい。そして、本実施形態では、図示するように、すべての第１の配線の長さの合計は、すべての第２の配線の長さの合計よりも小さくなるよう構成されてもよい。かかる構造により、インダクタ素子１０と、配線１１との間の磁気的結合を抑制することができる。

なお、本実施形態では、配線１１及び１２の膜厚は、遮蔽導体１３及び１４の膜厚以上、かつ、インダクタ素子１０の膜厚以上であってもよい。遮蔽導体が複数存在する場合には、配線１１及び１２の膜厚は、すべての遮蔽導体の膜厚以上、かつ、インダクタ素子１０の膜厚以上であってもよい。

また、本実施形態では、遮蔽導体１３及び１４の膜厚は、インダクタ素子１０の膜厚以上であってもよい。遮蔽導体が複数存在する場合には、すべての遮蔽導体の膜厚は、インダクタ素子１０の膜厚以上であってもよい。

さらに、本実施形態では、上下方向に隣り合う２つの遮蔽導体の膜厚は、同じもしくは上方に位置する遮蔽導体の方が厚くなるよう構成されてもよい。

なお、図示しないが、本実施形態によれば、前記固定電位を有する配線１２の更に上方に、半導体装置の外部接続用の金属パッドを形成してもよい。すなわち、本実施形態によれば、インダクタ素子１０の上方に遮蔽導体１３及び１４を形成することにより、遮蔽導体１３及び１４の上方の配線１１及び１２によるインダクタ素子１０の性能劣化ないしは特性変動を抑制できるため、半導体装置の設計者が、遮蔽導体１３および１４の上方に配線或いは外部接続用のパッドを自由に配置することが可能となる。

かかる構造によれば、インダクタ素子１０は、遮蔽導体１３及び１４により、インダクタ素子１０の上方に形成された配線１１および１２から、電気的、磁気的に遮蔽される。このため、インダクタ素子１０は、配線１１及び１２の位置によらず、安定したインダクタ性能を発揮することが可能となる。従って、本実施形態を用いれば、インダクタ素子１０の上方に配線１１および１２を配置しないよう設計する必要がない。このため、半導体装置の面積を縮小することができ、さらには、半導体装置の設計にかかる工数を削減することが可能となる。

次に、本実施形態の半導体装置の製造方法について説明する。

本実施形態の半導体装置の製造方法としては、通常用いられる半導体装置の製造方法を用いればよく、インダクタ素子１０上の遮蔽導体１３及び１４、配線１１及び１２は、例えば半導体装置の配線を構成するためのレジストパターニングに用いるマスク設計を利用して形成することができる。

実際に半導体装置を形成するための製造方法としては、通常用いられる半導体装置の製造方法を用いればよく、例えば、半導体基板上に形成された絶縁膜上にアルミ等の金属膜を全面に堆積し、前記金属膜上にフォトレジスト等を用いて配線パターンを形成した後に、反応性イオンエッチング等の方法を用いてアルミ等からなる金属をエッチングして配線パターンを形成する方法や、或いは、半導体基板上に絶縁膜を堆積し、前記絶縁膜上にフォトレジスト等を用いて配線パターンを形成した後に、反応性イオンエッチング等の方法を用いて前記絶縁膜内に配線に相当する溝を形成し、前記配線溝に、銅或いは銅を主成分とした金属化合物を埋め込み、その後余剰な金属を化学機械研磨法等の方法により除去する、いわゆる"ダマシン法"と呼称される配線形成方法を用いても良い。これらの方法を用いて、半導体基板１上にインダクタ素子１０を形成する工程と、インダクタ素子１０上方に固定電位を有する遮蔽導体１３及び１４を形成する工程と、遮蔽導体１３及び１４の上方に配線を形成する工程と、を経て、本実施形態の半導体装置を形成することができる。

すなわち、本実施形態の半導体装置の製造方法は、通常用いられる半導体装置の製造方法を用いればよく、半導体基板上に多層配線を有する半導体装置を形成可能な製造方法であれば、前記した代表的な半導体装置の製造方法以外の方法を用いても良い。従って、以下に記載する本発明の他の実施形態においては、製造方法についての詳細は特に記載しない。

次に、本実施形態の半導体装置の効果を、図面を用いて詳細に説明する。

本実施形態による効果を明らかにするために、本発明者らは、図８（ａ）乃至（ｄ）に示す各構造において、配線１１及び１２の位置に依存して、インダクタ素子の特性が変化するかを調査した。なお、配線１１及び１２は、接地電位を有する配線とした。

図８（ａ）は、本実施形態による遮蔽導体１３及び１４を有し、かつ、配線１１及び１２を有さない構造である。図８（ｂ）は、本実施形態による遮蔽導体１３及び１４を有し、かつ、インダクタ素子１０の直上に、配線１１及び１２を有する構造である。図８（ｃ）は、本実施形態による遮蔽導体１３及び１４を有し、かつ、インダクタ素子１０の直上を避けた位置に、配線１１及び１２を有する構造である。図８（ｄ）は、本実施形態による遮蔽導体１３及び１４を有し、かつ、インダクタ素子１０を平面視で完全に覆うような配線１１及び１２を有する構造である。

このような図８（ａ）乃至（ｄ）に示す各構造において、各々の構造のインダクタンスの周波数依存性を測定した。なお、図８（ａ）乃至（ｄ）には図示していないが、図１に示したガードリングを設けた。

図９に、図８（ａ）乃至（ｄ）の各々の構造における、インダクタ素子１０のインダクタンスの周波数依存性を示す。図９を参照すると、構造によるインダクタンスの変化が非常に小さいことがわかる。

次に、表１に、２ＧＨｚ及び２０ＧＨｚにおける、各構造のインダクタンス値を示す。

表１において、括弧内の数値は、図８（ａ）に示す構造のインダクタンス値に対する増減を、パーセント表示したものである。表１より、２ＧＨｚにおけるインダクタンスの減少率は、図８（ｄ）に示す構造が最大であるが、その値は２．７パーセントと小さい値である。また、２０ＧＨｚにおいては、インダクタンスは構造によりほとんど変化しない。

上記に示したように、インダクタ素子１０の上方に本実施形態による遮蔽導体１３及び１４を配置することにより、配線１１及び１２の配置によらず、ほぼ一定のインダクタ性能を得ることが可能となる。

次に、比較例として、図８（ａ）乃至（ｃ）に示す構造から遮蔽導体１３及び１４を取り除いた構造について、上記と同等の試験を行った。すなわち、図１０（ａ）乃至（ｃ）に示す構造について、上記と同等の試験を行った。

図１０（ａ）は、図８（ａ）に示す構造から遮蔽導体１３及び１４と、これらを接続するビア１５とを取り除いた構造であり、その他は図８（ａ）と同じである。図１０（ｂ）は、図８（ｂ）に示す構造から遮蔽導体１３及び１４と、これらを接続するビア１５とを取り除いた構造であり、その他は図８（ｂ）と同じである。図１０（ｃ）は、図８（ｃ）に示す構造から遮蔽導体１３及び１４と、これらを接続するビア１５とを取り除いた構造であり、その他は図８（ｃ）と同じである。このような構造の半導体装置において、各々のインダクタンスの周波数依存性を測定した。

図１１に、図１０（ａ）乃至（ｃ）の各々の構造における、インダクタ素子１０Ａのインダクタンスの周波数依存性を示す。図１１を参照すると、配線１１Ａ及び１２Ａを有さない構造と比較して、配線１１Ａ及び１２Ａを有する構造は、インダクタンス値が減少することがわかる。また、インダクタンス値の減少は、インダクタ素子１０Ａの上方に設けられた配線１１Ａ及び１２Ａの位置により変化した。具体的には、インダクタ素子１０Ａの直上に配線１１Ａ及び１２Ａを配置した構造（図１０（ｂ））の方が、インダクタ素子１０Ａの直上を避けて配線１１Ａ及び１２Ａを配置した構造（図１０（ｃ））よりもインダクタンス値は大きく減少し、図１０（ｂ）の構造のインダクタンス値の変化率は、最大で約−１０パーセントとなった。

すなわち、図１０（ａ）乃至（ｃ）に示したような、本実施形態の遮蔽導体を有さない構造においては、インダクタ素子１０Ａの上方に設けられた配線１１Ａ及び１２Ａの有無、或いは配置方法に依存して、インダクタンス値が変化することがわかる。

ここで、特許文献３に開示された技術では、図２０に示すように、実装基板１０８に形成された配線１０９の損失によりインダクタ素子の特性が変動することを抑制するために、半導体装置の外部接続用パッド形成用の配線層を用いて、インダクタ素子１０３の上部（半導体基板１０１を下にした場合）に、スリット等の開口を有さない遮蔽導体１０４を形成しているが、このような構成によれば、遮蔽導体１０４はインダクタ素子１０３を完全に覆う形で形成されているため、遮蔽導体１０４に起因する磁気エネルギーの損失によるインダクタンスの低下が大きく、所望のインダクタンス値を得るためにはインダクタ素子１０３の面積を大きくする必要がある。更には、特許文献３に記載の技術によれば、インダクタ素子１０３と半導体基板１０１との距離よりも、インダクタ素子１０３と遮蔽導体１０４との距離が近いため、遮蔽導体１０４によりインダクタ素子１０３の寄生容量が著しく増加し、インダクタの自己共振周波数の低下を招く。

特許文献４に開示された技術では、図２１に示すように、半導体基板１１０上に形成されたインダクタ素子１１１上部に電磁波遮蔽層１１２を有する構造において、電磁波遮蔽層１１２に、インダクタ素子１１１の中心に発生する磁束が通過するべく開口部を設ける構造が開示されているが、この技術によれば、電磁波遮蔽層１１２によるインダクタ素子の特性劣化は抑制できるものの、電磁波遮蔽層１１２が有する開口部を介して、インダクタ素子１１１とその上方の層とが、半導体基板１１０に対して垂直な方向に電磁波遮蔽層１１２を介さず繋がることとなる。結果、電磁波遮蔽層１１２の上に配線が配置された場合に、この開口を介した配線とインダクタ素子との相互作用により、インダクタ素子の特性が劣化してしまう。かかる場合、電子波遮蔽層１１２上にレイアウトされた配線により、インダクタ素子の特性が変化してしまい、回路の誤動作等を引き起こす恐れがある。

特許文献５及び６には、インダクタ素子周囲に磁性体層を形成することにより、インダクタ素子の磁束の外部への漏洩を低減する技術が開示されているが、強磁性体を用いた場合には強磁性体による渦電流損失により、インダクタ素子の特性が劣化してしまう。また、磁性体材料としてフェライト材料を用いた場合において、インダクタ素子と電源電位或いは接地電位を有する配線との間に前記フェライト材料が配置された場合、フェライト材料の比誘電率が高いため、前記インダクタと、前記固定電位を有する配線との間の寄生容量が増加してしまい、インダクタ素子の自己共振周波数が低下してしまうという課題があった。また、強磁性体はヒステリシスを持つために、インダクタ内の信号の歪みが発生するため、線形性が必要な回路では使用できない。

＜第２の実施形態＞
次に、本発明の第２の実施形態について、図面を用いて詳細に説明する。

図１２は、本実施形態の一例を示す断面図である。本実施形態は、第１の実施形態と異なり、インダクタ素子１０と、インダクタ素子１０の上方に配置された配線１１及び１２との間に配置される遮蔽導体２１が、１層配線により形成されていることを、特徴とする。なお、上記相違点以外は、第１の実施形態と同様であるので、ここでの説明は適宜省略する。

遮蔽導体２１は、上記した第１の実施形態による遮蔽導体１４と同様に、スリットを設けたパターンであって、スリットにより複数の配線を形成し、この配線の延伸方向が直下のインダクタ素子１０に流れる電流と直角の角度を成すよう構成されてもよい（図３参照）。また、遮蔽効果を高くしたい場合には、遮蔽導体２１は、格子状のパターンを構成しても良い。

なお、本実施形態においても、図示しないが、第１の実施形態と同様に、インダクタ素子１０の周囲に、多層配線を用いて形成されたガードリング（図１に示す１６）を有してもよく、また、遮蔽導体２１と前記ガードリングは、電気的に接続されていても良い。さらに、遮蔽導体２１とインダクタ素子１０との距離は、インダクタ素子１０と半導体基板１との距離よりも大きいことが、好ましい。このように構成することで得られる効果は、第１の実施形態において説明したものと同様である。

このような本実施形態は、例えば、半導体装置を構成する配線層数が、第１の実施形態を構成するには困難である場合等に、適用することができる。

次に、本実施形態の半導体装置の効果を、図面を用いて詳細に説明する。

本実施形態による効果を明らかにするために、本発明者らは、第１の実施形態の一例である図８（ｂ）に示す構造と、本実施形態の一例である図１２に示す構造のインダクタンスの変化を調査した。なお、図１２に示す遮蔽導体２１は、図４に示す遮蔽導体１４と同様の配線パターンとした。また、配線１１及び１２は、接地電位を有する配線とした。

図１３に、図８（ｂ）に示す構造および図１２に示す構造のインダクタンスの変動率の周波数依存性を示す。図１３を参照すると、図８（ｂ）に示す構造と比較して、図１２に示す構造の方が、全周波数帯に渡って、インダクタンスの変動率（低下率）が大きく、遮蔽導体による遮蔽効果が小さいことがわかる。しかし、図示しないが、第１の実施形態の説明に付記した比較例（図１０（ａ）乃至（ｃ））と比較すると、インダクタンスの変動率は十分に小さかった。

すなわち、本実施形態に示すように、インダクタ素子１０の上方に形成する遮蔽導体を１層配線による遮蔽導体として形成した場合も、第１の実施形態と比較して効果は落ちるものの、第１の実施形態と同様の効果を得ることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について、図面を用いて詳細に説明する。

図１４は、本実施形態の一例を示す断面図である。図１４に示す例では、２層配線を用いて形成された遮蔽導体のうち、下層に位置する遮蔽導体１３は、第１の実施形態と同様に図３に示すような構成の遮蔽導体とし、上層に位置する遮蔽導体２２は、図１５に示すような格子状のパターンを有する遮蔽導体としている。すなわち、本実施形態では、第１の実施形態と異なり、「格子状のパターンを有する遮蔽導体」と、「互いに電気的に繋がった遮蔽導体配線を有し、インダクタ素子１０と平面視で重なる領域に位置する配線の延伸方向が、その配線の直下におけるインダクタ素子１０の電流方向と略直角な関係にある遮蔽導体（以下、「スリットを有する遮蔽導体」という）と、を少なくとも１つずつ有している。これら２つの遮蔽導体の上下関係は図１４に示すものに限定されないが、遮蔽導体内での磁気エネルギーの損失によるインダクタンスの低下を抑制するためには、図１４に示すように格子状のパターンを有する遮蔽導体を上方に配置するのが望ましい。かかる観点から、遮蔽導体が複数存在する場合には、最下層をスリットを有する遮蔽導体とし、格子状のパターンを有する遮蔽導体はできるだけ上方に配置するのが望ましい。

なお、本実施形態においても、図示しないが、第１の実施形態と同様に、インダクタ素子１０の周囲に、多層配線を用いて形成されたガードリング（図１に示す１６）を有してもよく、また、遮蔽導体２２と前記ガードリングは、電気的に接続されていても良い。このように構成することで得られる効果は、第１の実施形態において説明したものと同様である。

ここで、図１６に、格子状のパターンを有する遮蔽導体と、スリットを有する遮蔽導体とが平面視で重なるように積層された本実施形態の一例として、図３に示すような構成の遮蔽導体１３と、図１５に示すような構成の遮蔽導体２２とが平面視で重なるように積層された状態（図１４）の上面図を示す。

図１６に示すように、本実施形態では、スリットを有する遮蔽導体１３のスリット部分に、格子状のパターンを有する遮蔽導体２２の導体部分が平面視で重なるよう設計されている。また、これに加えて、格子状のパターンを有する遮蔽導体２２の開口部分に、スリットを有する遮蔽導体１３の配線部分が平面視で重なるよう設計されている。このため、複数の遮蔽導体を平面視で重なるように積層することでえられる本実施形態の遮蔽導体は、平面視で隙間の無い構造となる。かかる構造により、インダクタ素子１０は、配線１１及び１２から、十分に遮蔽された構造となる。かかる構造を実現するため、スリットを有する遮蔽導体のスリット幅は、格子状のパターンを有する遮蔽導体の導体部分の幅以下であることが好ましい。また、格子状のパターンを有する遮蔽導体の開口部分の幅は、スリットを有する遮蔽導体の配線の幅以下であることが好ましい。なお、遮蔽導体が複数存在する場合には、すべての格子状のパターンを有する遮蔽導体（例：遮蔽導体２２）の開口部分が、平面視で、少なくとも１つの他の遮蔽導体の導体部分と重なるよう構成される。また、すべてのスリットを有する遮蔽導体（例：遮蔽導体１３）のスリット部分が、平面視で、少なくとも１つの他の遮蔽導体の導体部分と重なるよう構成される。

本実施形態によれば、第１の実施形態および第２の実施形態と比べて、遮蔽導体による遮蔽効果を高めることができる。一方で、本実施形態は、格子状の遮蔽導体を配置することにより、遮蔽導体内での磁気エネルギーの損失によるインダクタンスの低下が大きくなるため、所望のインダクタンス値を得るためには、インダクタ素子を、第１の実施形態よりも、大きい寸法で形成する必要がある。

すなわち、半導体装置の設計者は、所望の遮蔽効果とインダクタ素子の占有面積を勘案し、第１の実施形態または本実施形態を選択することができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について、図面を用いて詳細に説明する。

図１７は、本実施形態の一例を示す断面図である。本実施形態は、第１の実施形態と異なり、インダクタ素子１０と、インダクタ素子１０の上方に配置された配線１１及び１２との間に配置される２層以上の遮蔽導体２２及び２３がいずれも、格子状のパターンを有していることを特徴とする。上記相違点以外は、第１の実施形態と同様であるので、ここでの説明は適宜省略する。

なお、本実施形態においても、図示しないが、第１の実施形態と同様に、インダクタ素子１０の周囲に、多層配線を用いて形成されたガードリング（図１に示す１６）を有してもよく、また、遮蔽導体２２と前記ガードリングは、電気的に接続されていても良い。このように構成することで得られる効果は、第１の実施形態において説明したものと同様である。

ここで、図１９に、格子状のパターンを有する２つの遮蔽導体が平面視で重なるように積層された本実施形態の一例として、図１５に示すような遮蔽導体２２と、図１８に示すような遮蔽導体２３とが平面視で重なるように積層された状態（図１７）の上面図を示す。

図１９に示すように、本実施形態では、遮蔽導体２２の開口部分に、遮蔽導体２３の導体部分が平面視で重なるよう設計されている。また、これに加えて、遮蔽導体２３の開口部分に、遮蔽導体２２の導体部分が平面視で重なるよう設計されている。このため、遮蔽導体２２及び２３を平面視で重なるように積層することでえられる本実施形態の遮蔽導体は、平面視で隙間の無い構造となる。かかる構造により、インダクタ素子１０は、配線１１及び１２から、十分に遮蔽された構造となる。かかる構造を実現するため、遮蔽導体２２の開口部分の幅は、遮蔽導体２３の導体部分の幅以下であることが好ましい。また、遮蔽導体２３の開口部分の幅は、遮蔽導体２２の導体部分の幅以下であることが好ましい。なお、遮蔽導体が複数存在する場合には、すべての遮蔽導体の開口部分が、平面視で、少なくとも１つの他の遮蔽導体の導体部分と重なるよう構成される。

本実施形態によれば、第１の実施形態、第２の実施形態および第３の実施形態と比べて、遮蔽導体による遮蔽効果を高めることができる。一方で、本実施形態は、格子状の遮蔽導体を複数配置することにより、遮蔽導体内での損失が大きくなるため、所望のインダクタンス値を得るためには、インダクタ素子を、他の実施形態よりも、大きい寸法で形成する必要がある。

すなわち、半導体装置の設計者は、所望の遮蔽効果とインダクタ素子の占有面積を勘案し、第１の実施形態、第２の実施形態および本実施形態の中から１つを選択することができる。
以下、参考形態の例を付記する。
１． 半導体基板と、
前記半導体基板上に形成された多層配線層と、を有し、
前記多層配線層は、
インダクタ素子と、
前記インダクタ素子の上方に形成されたインダクタ上配線と、
前記インダクタ素子と前記インダクタ上配線との間に形成され、平面視で前記インダクタ素子を覆う、固定電位を有する遮蔽導体と、を有する半導体装置。
２． 前記遮蔽導体の固定電位が、半導体装置に供給される電源電位、接地電位、および、前記電源電位の約半分の電位、の中のいずれかであることを特徴とする１に記載の半導体装置。
３． 前記インダクタ上配線の膜厚は、前記遮蔽導体の膜厚以上、かつ、前記インダクタ素子の膜厚以上であることを特徴とする１または２に記載の半導体装置。
４． 前記遮蔽導体の膜厚は、前記インダクタ素子の膜厚以上であることを特徴とする１乃至３のいずれか一に記載の半導体装置。
５． 前記遮蔽導体は、前記インダクタ素子と平面視で重なる領域において、格子状パターンを形成している１乃至４のいずれか一に記載の半導体装置。
６． 前記遮蔽導体は、互いに電気的に繋がった遮蔽導体配線を有し、
前記インダクタ素子と平面視で重なる領域に位置する前記遮蔽導体配線の延伸方向は、その遮蔽導体配線の直下における前記インダクタ素子の電流方向と略直角な関係にあることを特徴とする１乃至４のいずれか一に記載の半導体装置。
７． 前記インダクタ上配線の延伸方向は全て同じであり、
前記インダクタ素子は互いに電気的に繋がった複数のインダクタ配線からなり、
前記インダクタ配線は、前記インダクタ上配線の延伸方向と略平行に延伸している第１インダクタ配線と、前記インダクタ上配線の延伸方向と略直角に延伸している第２インダクタ配線と、を有することを特徴とする１乃至６のいずれか一に記載の半導体装置。
８． 全ての前記第１インダクタ配線の長さの合計は、全ての前記第２インダクタ配線の長さの合計よりも小さいことを特徴とする７に記載の半導体装置。
９． 前記遮蔽導体は２つ以上のサブ遮蔽導体を有し、
前記２つ以上のサブ遮蔽導体は、それぞれ異なった層の前記インダクタ素子と平面視で重なる領域に形成され、ビアを介して互いに電気的に繋がっていることを特徴とする５乃至８のいずれか一に記載の半導体装置。
１０． 上下方向に隣り合う２つの前記サブ遮蔽導体の膜厚は、同じもしくは上方に位置するサブ遮蔽導体の方が厚い、ことを特徴とする９に記載の半導体装置。
１１． 前記サブ遮蔽導体は、導体領域と開口領域とを有するパターンに形成され、
前記サブ遮蔽導体の前記開口領域は、平面視で少なくとも１つの他の前記サブ遮蔽導体の前記導体領域と重なることを特徴とする９または１０に記載の半導体装置。
１２． 互いに電気的に繋がった遮蔽導体配線を有する前記サブ遮蔽導体が少なくとも２つ存在し、
前記遮蔽導体配線を有する前記サブ遮蔽導体はいずれも、前記インダクタ素子と平面視で重なる領域に位置する前記遮蔽導体配線の延伸方向が、その遮蔽導体配線の直下における前記インダクタ素子の電流方向と略直角な関係にあることを特徴とする９乃至１１のいずれか一に記載の半導体装置。
１３． 互いに電気的に繋がった遮蔽導体配線を有する前記サブ遮蔽導体と、格子状パターンを形成している前記サブ遮蔽導体とが、それぞれ少なくとも１つ存在し、
前記遮蔽導体配線を有する前記サブ遮蔽導体はいずれも、前記インダクタ素子と平面視で重なる領域に位置する前記遮蔽導体配線の延伸方向が、その遮蔽導体配線の直下における前記インダクタ素子の電流方向と略直角な関係にあることを特徴とする９乃至１１のいずれか一に記載の半導体装置。
１４． 前記格子状パターンを形成している前記サブ遮蔽導体が少なくとも１つ存在することを特徴とする９乃至１１に記載の半導体装置。
１５． 前記インダクタ素子と前記遮蔽導体との前記半導基板に対して垂直な方向の距離は、前記インダクタ素子と前記半導体基板との前記半導体基板に対して垂直な方向の距離よりも大きいことを特徴とする、１乃至８のいずれか一に記載の半導体装置。
１６． 前記インダクタ素子と最も下層に位置する前記サブ遮蔽導体との前記半導基板に対して垂直な方向の距離は、前記インダクタ素子と前記半導体基板との前記半導体基板に対して垂直な方向の距離よりも大きいことを特徴とする、９乃至１４のいずれか一に記載の半導体装置。
１７． 前記インダクタ上配線は固定電位を有し、
前記インダクタ上配線の固定電位は、半導体装置に供給される電源電位、接地電位、および、前記電源電位の約半分の電位、の中のいずれかであることを特徴とする１乃至１６のいずれか一に記載の半導体装置。
１８． 前記インダクタ上配線は、
前記固定電位が半導体装置に供給される電源電位である配線と、前記固定電位が接地電位である配線とが、同一層内に交互に配置されていることを特徴とする１７に記載の半導体装置。
１９． 前記インダクタ上配線は電位可変の信号配線であることを特徴とする１乃至１６のいずれか一に記載の半導体装置。
２０． 前記インダクタ上配線の更に上層に、半導体装置の外部接続用の金属端子が形成されていることを特徴とする１乃至１９に記載の半導体装置。
２１． 前記インダクタ素子を略周回状に取り囲む周回配線をさらに有し、
前記遮蔽導体は、前記周回配線と電気的に繋がっている１乃至２０のいずれか一に記載の半導体装置。
２２． 前記インダクタ素子と、前記遮蔽導体と、前記インダクタ上配線と、を有する回路を備える１乃至２１に記載の半導体装置。
２３． 半導体基板上にインダクタ素子を形成する工程と、
前記インダクタ素子の上方に、固定電位を有する遮蔽導体を形成する工程と、
前記遮蔽導体の上方に、配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

本発明の活用例として、トランジスタと多層配線を有する半導体装置への活用があげられる。半導体素子の性能向上に伴い、今後その動作周波数は高くなることが予想される。また、無線通信や高速ロジック回路に用いられる高周波帯における用途は、より拡大していくと考えられる。本発明によれば、かかる高周波で動作させる必要が生ずる半導体装置のうち、特にインダクタ素子を有する半導体装置において、インダクタ上に遮蔽導体を配置することにより、前記遮蔽導体の上に、固定電位を有する配線を、設計者が自由にレイアウトすることが可能となる。これにより、半導体装置の設計工数を削減することができ、かつ、半導体装置のチップ面積を縮小し、低コストで、高性能、高信頼性を実現する半導体装置を供することができる。

１ 半導体基板
２ 能動素子
３ 素子分離領域
４ 層間絶縁膜
１０ インダクタ素子
１１Ａ 配線
１１Ｂ 配線
１１Ｃ 配線
１１Ｄ 配線
１１Ｅ 配線
１２ 配線
１３ 遮蔽導体
１４ 遮蔽導体
１５ ビア
１６ 多層配線
１７ 拡散層
１８ 切欠部
１９ スリット
２０ 領域
２１ 遮蔽導体
２２ 遮蔽導体
２３ 遮蔽導体

Claims (20)

1. 半導体基板と、
   前記半導体基板上に形成された多層配線層と、を有し、
   前記多層配線層は、
   インダクタ素子と、
   前記インダクタ素子の上方に形成されたインダクタ上配線と、
   前記インダクタ素子と前記インダクタ上配線との間に形成され、平面視で前記インダクタ素子を覆う、固定電位を有する遮蔽導体と、を有し、
   前記インダクタ素子と前記遮蔽導体との間の前記半導基板に対して垂直な方向の距離は、前記インダクタ素子と前記半導体基板との間の前記半導体基板に対して垂直な方向の距離よりも大きく、
   前記インダクタ上配線の延伸方向は全て同じであり、
   前記インダクタ素子は互いに電気的に繋がった複数のインダクタ配線からなり、
   前記インダクタ配線は、前記インダクタ上配線の延伸方向と略平行に延伸している第１インダクタ配線と、前記インダクタ上配線の延伸方向と略直角に延伸している第２インダクタ配線と、を有し、
   全ての前記第１インダクタ配線の長さの合計は、全ての前記第２インダクタ配線の長さの合計よりも小さい半導体装置。
2. 前記遮蔽導体の固定電位が、半導体装置に供給される電源電位、接地電位、および、前記電源電位の約半分の電位、の中のいずれかであることを特徴とする請求項１に記載の半導体装置。
3. 前記インダクタ上配線の膜厚は、前記遮蔽導体の膜厚以上、かつ、前記インダクタ素子の膜厚以上であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記遮蔽導体の膜厚は、前記インダクタ素子の膜厚以上であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記遮蔽導体は、前記インダクタ素子と平面視で重なる領域において、格子状パターンを形成している請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記遮蔽導体は、互いに電気的に繋がった遮蔽導体配線を有し、
   前記インダクタ素子と平面視で重なる領域に位置する前記遮蔽導体配線の延伸方向は、その遮蔽導体配線の直下における前記インダクタ素子の電流方向と略直角な関係にあることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
7. 前記遮蔽導体は２つ以上のサブ遮蔽導体を有し、
   前記２つ以上のサブ遮蔽導体は、それぞれ異なった層の前記インダクタ素子と平面視で重なる領域に形成され、ビアを介して互いに電気的に繋がっていることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
8. 上下方向に隣り合う２つの前記サブ遮蔽導体の膜厚は、同じもしくは上方に位置するサブ遮蔽導体の方が厚い、ことを特徴とする請求項７に記載の半導体装置。
9. 前記サブ遮蔽導体は、導体領域と開口領域とを有するパターンに形成され、
   前記サブ遮蔽導体の前記開口領域は、平面視で少なくとも１つの他の前記サブ遮蔽導体の前記導体領域と重なることを特徴とする請求項７または８に記載の半導体装置。
10. 互いに電気的に繋がった遮蔽導体配線を有する前記サブ遮蔽導体が少なくとも２つ存在し、
    前記遮蔽導体配線を有する前記サブ遮蔽導体はいずれも、前記インダクタ素子と平面視で重なる領域に位置する前記遮蔽導体配線の延伸方向が、その遮蔽導体配線の直下における前記インダクタ素子の電流方向と略直角な関係にあることを特徴とする請求項７乃至９のいずれか一に記載の半導体装置。
11. 互いに電気的に繋がった遮蔽導体配線を有する前記サブ遮蔽導体と、格子状パターンを形成している前記サブ遮蔽導体とが、それぞれ少なくとも１つ存在し、
    前記遮蔽導体配線を有する前記サブ遮蔽導体はいずれも、前記インダクタ素子と平面視で重なる領域に位置する前記遮蔽導体配線の延伸方向が、その遮蔽導体配線の直下における前記インダクタ素子の電流方向と略直角な関係にあることを特徴とする請求項７乃至９のいずれか一に記載の半導体装置。
12. 前記格子状パターンを形成している前記サブ遮蔽導体が少なくとも１つ存在することを特徴とする請求項７乃至９に記載の半導体装置。
13. 前記インダクタ素子と最も下層に位置する前記サブ遮蔽導体との前記半導基板に対して垂直な方向の距離は、前記インダクタ素子と前記半導体基板との前記半導体基板に対して垂直な方向の距離よりも大きいことを特徴とする、請求項７乃至１２のいずれか一に記載の半導体装置。
14. 前記インダクタ上配線は固定電位を有し、
    前記インダクタ上配線の固定電位は、半導体装置に供給される電源電位、接地電位、および、前記電源電位の約半分の電位、の中のいずれかであることを特徴とする請求項１乃至１３のいずれか一に記載の半導体装置。
15. 前記インダクタ上配線は、
    前記固定電位が半導体装置に供給される電源電位である配線と、前記固定電位が接地電位である配線とが、同一層内に交互に配置されていることを特徴とする請求項１４に記載の半導体装置。
16. 前記インダクタ上配線は電位可変の信号配線であることを特徴とする請求項１乃至１３のいずれか一に記載の半導体装置。
17. 前記インダクタ上配線の更に上層に、半導体装置の外部接続用の金属端子が形成されていることを特徴とする請求項１乃至１６に記載の半導体装置。
18. 前記インダクタ素子を略周回状に取り囲む周回配線をさらに有し、
    前記遮蔽導体は、前記周回配線と電気的に繋がっている請求項１乃至１７のいずれか一に記載の半導体装置。
19. 前記インダクタ素子と、前記遮蔽導体と、前記インダクタ上配線と、を有する回路を備える請求項１乃至１８に記載の半導体装置。
20. 半導体基板上にインダクタ素子を形成する工程と、
    前記インダクタ素子の上方に、固定電位を有する遮蔽導体を形成する工程と、
    前記遮蔽導体の上方に、配線を形成する工程と、
    を有し、
    前記遮蔽導体を形成する工程では、前記インダクタ素子と前記遮蔽導体との間の前記半導基板に対して垂直な方向の距離は、前記インダクタ素子と前記半導体基板との間の前記半導体基板に対して垂直な方向の距離よりも大きくなるように前記遮蔽導体を形成し、
    前記配線を形成する工程では、延伸方向が同じである前記配線を形成し、
    前記インダクタ素子を形成する工程では、互いに電気的に繋がった、前記配線の延伸方向と略平行に延伸している第１インダクタ配線と、前記配線の延伸方向と略直角に延伸している第２インダクタ配線とからなり、全ての前記第１インダクタ配線の長さの合計は、全ての前記第２インダクタ配線の長さの合計よりも小さい前記インダクタ素子を形成する半導体装置。

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