JP5503028B2 - 積層二重インダクタ構造 - Google Patents

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Description

発明の分野
この明細書内に開示された実施形態は半導体集積回路（ＩＣ）に関する。より特定的には、実施形態は、ＩＣ内で実現される積層二重インダクタ構造に関する。
背景
半導体集積回路（ＩＣ）に与えられる入力信号の周波数は、長い期間をかけて確実に増加してきた。入力信号の周波数がギガヘルツあるいはそれより大きい無線周波数（ＲＦ）領域に達すると、ＩＣの入力ノードにおける複素インピーダンスが顕著になる。ＩＣ入力ノードの複素インピーダンスは、入力信号のソースとＩＣの入力ノードとの間にインピーダンス整合の問題を生じさせ得る。入力信号のソースとＩＣの入力ノードとの間のインピーダンスの不整合は、結果として、入力信号の何パーセントかの電力が入力ノードから入力信号のソースへと反射して戻ることをもたらす。入力信号電力の反射は、入力ノードへの入力信号電力の非効率な伝達をもたらす。
複素インピーダンスは、ＩＣの入力ノードに結合される素子に関連する多数の小さな容量およびインダクタンスの関数である。これら小さな容量およびインダクタンスは、ゲート容量、配線に関連するインダクタンスおよび容量、パッケージのボンディングワイヤのインダクタンス、入力パッドに関連する容量、静電放電構造に関連する容量などを含み得る。より高周波数において、複素インピーダンスを形成する小さなインダクタンスおよび容量が、より顕著となるために、インピーダンス不整合は、より高い周波数において増大する傾向にある。これらのインピーダンス不整合は、入力ノードの帯域における減少をもたらす。
信号電力の損失を避けるために、ＲＦシステムは、純粋な抵抗性インピーダンス（典型的には５０Ω）を、各々のＲＦ入出力およびＲＦ出力において生成することを目指している。ＩＣ入力ノードにおける複素インピーダンスを弱めるために、複素インピーダンスを相殺することを意図する整合回路が、ＩＣの各々の入力ノードにおいて実現され得る。そのような整合回路は、Ｔ−コイル回路網と呼ばれる。一般に、Ｔ−コイル回路網は、電気的に直列に結合された２つのインダクタを備え、それら２つのインダクタは、当該２つのインダクタの間の結合点においてＴ−コイル回路網に電気的に結合される入力負荷を伴う。Ｔ−コイル回路網は、ＩＣ入力ノードにおける容量性負荷に関連付けられる複素インピーダンスを減少または相殺することができる。ＩＣの入力ノードにおけるＴ−コイル回路網の実現は、その入力ノードの帯域を増大させる。さらに、Ｔ−コイル回路網は、たとえば、リターンロスの低減、ビット誤り率の減少、電力ゲインの増大などによって、その入力ノードにおけるＲＦシステムの性能を改善することができる。
概要
この明細書で開示される実施形態は、半導体集積回路（ＩＣ）に関し、より特定的には、ＩＣ内で実現される二重インダクタ（ＤＩ）構造に関する。ＤＩ構造は、第１の複数のコイルを含む第１のインダクタを含み得る。第１の複数のコイルのうちの各々のコイルは、複数の導電層のうちの異なる導電層内に配置され得る。第１の複数のコイルは、垂直方向に積層されるとともに垂直軸に対して同心であり得る。ＤＩ構造は、さらに、第２の複数のコイルを含む第２のインダクタをさらに含み得る。第２の複数のコイルの各々のコイルは、複数の導電層のうちの異なる導電層内に配置され得る。第２の複数のコイルは、垂直方向に積層されるとともに垂直軸に対して同心であり得る。各々の導電層内において、第２の複数のコイルのうちのあるコイルは、第１の複数のコイルのうちのあるコイルの内側の周辺に配置され得る。
第１の複数のコイルのうちの各々のコイルは、１回の巻数と、第１の複数のコイルの各々の他のコイルと同じ線幅とを有し得る。第２の複数のコイルのうちの各々のコイルは、少なくとも１つの巻数と、第２の複数のコイルの各々の他のコイルと同じ線幅および同じ巻数とを有し得る。
別の態様において、ＤＩ構造は、ＩＣの入力パッドに結合された、第１のインダクタの第１の端子と、ＩＣの内部ノードに結合された、第２のインダクタの第１の端子とを含み得る。第１のインダクタの第１の端子と、第２のインダクタの第１の端子とは、複数の導電層のうちの、ＩＣの基板から最も遠くに離れた導電層に配置され得る。ＤＩ構造は、第１のインダクタおよび第２のインダクタに結合された第２の端子をさらに含み得る。第２の端子は、複数の導電層のうちの、基板に最も近い導電層に配置され得る。第２の端子は、第１のインダクタと第２のインダクタとに直列に、電気的に結合され得る。
別の態様において、ＤＩ構造は、ＩＣの入力パッドに結合された、第１のインダクタの第１の端子と、ＩＣの内部ノードに結合された、第２のインダクタの第１の端子とを含み得る。第１のインダクタの第１の端子と、第２のインダクタの第１の端子とは、複数の導電層のうちの、ＩＣの基板に最も近い導電層に配置され得る。ＤＩ構造は、第１のインダクタおよび第２のインダクタに結合される第２の端子をさらに含み得る。第２の端子は、複数の導電層のうちの、基板から最も遠くに離れた導電層に配置され得る。第２の端子は、第１のインダクタと第２のインダクタとに直列に、電気的に結合され得る。
同じ導電層内にある、第１の複数のコイルのうちのあるコイルと、第２の複数のコイルのうちのあるコイルとは、同じ方向に電流を流すように構成され得る。別の態様において、第１の複数のコイルの線幅は、第２の複数のコイルの線幅よりも大きくあり得る。その場合、第２の複数のコイルのうちの各々のコイルは、第１の複数のコイルのうちの各々のコイルよりも大きい、コイル当たりの巻数を有して、第１のインダクタと第２のインダクタとでほぼ等しい誘導係数を生成し得る。
第１のインダクタの第１の複数のコイルは、少なくとも１つのビアによって直列に結合され得る。第２のインダクタの第２の複数のコイルは、少なくとも１つのビアによって直列に結合され得る。第１のインダクタの誘導係数は、第２のインダクタの誘導係数にほぼ等しい。
別の実施形態は、半導体集積回路（ＩＣ)内で実現されるＤＩ構造を含み得る。ＤＩ構造は、第１のインダクタの第１のコイルと、第２のインダクタの第１のコイルとを含む第１の導電層を含み得るが、第２のインダクタの第１のコイルは、第１のインダクタの第１のコイル内に配置され得る。ＤＩ構造は、さらに、第１のインダクタの第２のコイルと、第２のインダクタの第２のコイルとを含む第２の導電層を含み得る。第１のインダクタの第２のコイルは、第１のインダクタの第１のコイルと同じ線幅を有するとともに、第１のインダクタの第１のコイルの直下に垂直に積層され得る。第２のインダクタの第２のコイルは、第２のインダクタの第１のコイルと同じ線幅を有するとともに、第２のインダクタの第１のコイルの直下に垂直に積層され得る。
ＤＩ構造は、第１のインダクタの第３のコイルと、第２のインダクタの第３のコイルとを含む第３の導電層を含み得る。第１のインダクタの第３のコイルは、第１のインダクタの第２のコイルと同じ線幅を有し、第１のインダクタの第２のコイルの真下に垂直に積層され得る。第２のインダクタの第３のコイルは、第２のインダクタの第２のコイルと同じ線幅を有し、第２のインダクタの第２のコイルの真下に垂直に積層され得る。
第１のインダクタの各々のコイルは、１回の巻数を含むコイルとして実現され得る。第２のインダクタの各々のコイルは、少なくとも１回の巻数を含むコイルとして実現され得る。さらに、第２のインダクタの各々のコイルは、同じ数の巻数を有する。別の態様において、同じ導電層内にある、第１のインダクタのあるコイルと、第２のインダクタのあるコイルとは、同じ方向に電流を流すように構成され得る。
ある態様において、ＤＩ構造は、ＩＣの入力パッドに結合された、第１のインダクタの第１の端子と、ＩＣの内部ノードに結合された、第２のインダクタの第１の端子とを含み得る。第１のインダクタの第１の端子と、第２のインダクタの第１の端子とは、複数の導電層のうちの、ＩＣの基板から最も遠くに離れた導電層に配置され得る。ＤＩ構造は、第１のインダクタおよび第２のインダクタに結合された第２の端子をさらに含み得る。第２の端子は、複数の導電層のうちの、基板に最も近い導電層に配置され得る。第２の端子は、第１のインダクタと第２のインダクタとに直列に、電気的に結合され得る。
別の態様において、ＤＩ構造は、ＩＣの入力パッドに結合された、第１のインダクタの第１の端子と、ＩＣの内部ノードに結合された、第２のインダクタの第１の端子とをさらに含み得る。第１のインダクタの第１の端子と、第２のインダクタの第１の端子とは、複数の導電層のうちの、ＩＣの基板に最も近い導電層に配置され得る。ＤＩ構造は、第１のインダクタおよび第２のインダクタに結合される第２の端子をさらに含み得る。第２の端子は、複数の導電層のうちの、基板から最も遠くに離れた導電層に配置され得る。第２の端子は、第１のインダクタと第２のインダクタとに直列に、電気的に結合され得る。
第１のインダクタのコイルは、少なくとも１つのビアに直列に結合され得る。第２のインダクタのコイルもまた、少なくｔも１つのビアに直列に結合され得る。
半導体集積回路（ＩＣ）内に二重インダクタ構造を実現する方法もまた開示される。この方法によれば、第１の導電層が堆積され、第１の導電層は、第１のインダクタの第１のコイルと、第２のインダクタの第１のコイルとを備える。第２のインダクタの第１のコイルは、第１のインダクタの第１のコイル内に堆積される。第１の絶縁層が次に第１の導電層上に堆積される。第１の絶縁層上に第２の導電層が堆積される。第２の導電層は、第１のインダクタの第２のコイルと、第２のインダクタの第２のコイルとを備える。第１の導電層と第２の導電層とは、第１の絶縁層を貫通する垂直な導電経路を形成する第１のビアを介して電気的に結合される。第１のインダクタの第１および第２のコイルは、垂直方向に積層されるとともに垂直軸に対して同心である。第２のインダクタの第１および第２のコイルは、垂直方向に積層されるとともに垂直軸に対して同心である。第１および第２の導電層の各々において、第２の複数のコイルのうちのあるコイルは、第１の複数のコイルのうちのあるコイルの内側の周辺に配置される。
第１のインダクタの第２のコイルは、第１のインダクタの第１のコイルと同じ線幅を有し得る。第２のインダクタの第２のコイルは、第２のインダクタの第１のコイルと同じ線幅を有し得る。
方法は、第２の導電層上に第２の絶縁層を堆積するステップと、第２の絶縁層上に第３の導電層を堆積するステップとをさらに含み得る。第３の導電層は、第１のインダクタの第３のコイルと、第２のインダクタの第３のコイルとを備える。第２の導電層と第３の導電層とは、第２の絶縁層を貫通する垂直な導電経路を形成する第２のビアを介して電気的に結合される。第１のインダクタの第３のコイルは、第１のインダクタの第２のコイルと同じ線幅を有し、第１のインダクタの第２のコイルの真下に垂直に積層される。第２のインダクタの第３のコイルは、第２のインダクタの第２のコイルと同じ線幅を有し、第２のインダクタの第２のコイルの真下に垂直に積層される。
第１の導電層を堆積するステップは、第１のインダクタの１回巻かれた第１のコイルと、第２のインダクタの少なくとも１回巻かれた第１のコイルとを堆積するステップを含み得る。第２の導電層を堆積するステップは、第１のインダクタの１回巻かれた第２のコイルと、第２のインダクタの少なくとも１回巻かれた第２のコイルとを堆積するステップを含み得る。第２のインダクタの第１および第２のコイルの各々は、同じ巻数を有し得る。
同じ導電層内にある、第１のインダクタのあるコイルと、第２のインダクタのあるコイルとは、同じ方向に電流を流すように構成され得る。
別の実施形態は、ＩＣ内で実現されるＴ−コイル回路網を含み得る。Ｔ−コイル回路網は、ＩＣの入力パッドに結合される第１の端子と、ＩＣの入力素子に結合される第２の端子とを含む第１のインダクタを含み得る。第１のインダクタは、複数の導電層に配置された、複数の垂直方向に積層されたコイルを含み得る。Ｔ−コイル回路網は、また、第１の端子と第２の端子とを含む第２のインダクタを含み得る。第２のインダクタの第２の端子は、第１のインダクタの第２の端子に結合され得る。第２のインダクタは、複数の垂直方向に積層されたコイルを含み得るが、第２のインダクタの各々のコイルは、少なくとも１回の巻き数を有するとともに同じ巻き数を有する。さらに、複数の導電層のうちの各々の導電層は、第１のインダクタの単一のコイル内に配置された第２のインダクタの単一のコイルを含み得る。ＤＩ構造は、また、第１の端子と第２の端子とを含む終端抵抗を含み得る。終端抵抗の第１の端子は、第２のインダクタの第１の端子に結合され得る。終端抵抗の第２の端子は、ＩＣ内の所定の電位に結合され得る。
ある態様において、第１のインダクタの複数のコイルと、第２のインダクタの複数のコイルとは、垂直軸に同心であり得る。第１のインダクタの線幅は、第２のインダクタの線幅よりも大きくあり得る。その場合、第２のインダクタの各々のコイルは、第１のインダクタの各々のコイルよりも大きな巻数を含み、第１のインダクタと第２のインダクタとでほぼ同じ誘導係数を生成し得る。
半導体集積回路（ＩＣ）内での使用のための二重インダクタ構造を図示する第１のトポグラフィック図（topographical view）である。 図１の二重インダクタ構造を図示する側面図である。 図１の二重インダクタ構造を図示する第２のトポグラフィック図である。 図１の二重インダクタ構造を図示する三次元斜視図である。 Ｔ−コイル回路網を含む回路を図示する回路図である。
詳細な説明
明細書は、新規と見なされる実施の形態の特徴を定義する特許請求の範囲で結ばれるが、発明の実施の形態は、図面とともに明細書を考慮することによって、よりよく理解されるであろう。要求されるように、本明細書では、詳細な実施の形態が開示される。しかしながら、開示された実施形態は発明の構成の単なる例であって、さまざまな形態で実施可能であることが理解されるべきである。したがって、本明細書で開示された具体的な構造上および機能上の詳細は、限定するものと解釈されるべきではなく、単に、特許請求の範囲の基礎として、および、本発明の構成が仮想的に、任意の適切に詳細な構造でさまざまなに採用されることを当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本明細書で使用される用語および文言は、制限することを意図するものではなく、本発明の実施の形態の理解できる説明を提供することを意図するものである。
この明細書内に開示される実施の形態は、半導体集積回路（ＩＣ）に関する。より特定的には、実施の形態は、ＩＣ内の使用のための二重インダクタ構造に関する。二重インダクタ構造は、ＩＣ製造プロセスにおいて利用可能な２以上の導電層に及んで構築される２つのインダクタで実現可能である。二重インダクタ構造の第１のインダクタおよび第２のインダクタの各々のコイルは、各々のインダクタの巻線間容量を低減し、高周波において各々のインダクタのコイルの内部に電流を流す方法で、垂直方向に積層することができる。
たとえばＴ−コイル回路網において実現される場合、二重インダクタ構造の低い巻線間容量は、Ｔ−コイル回路網が、無線周波数（ＲＦ）信号を受信するように構成されたＩＣ入力ノードに配置される場合には、そのＴ−コイル回路網によって帯域がより一層改善される。さらに、第１のインダクタがＴ−コイル回路網を通じた静電放電（ＥＳＤ）経路に沿って配置される場合には、垂直方向に積層された二重インダクタ構造によって、第１のインダクタの誘導係数における最小の変化量で第１のインダクタのコイルの線幅を変化させることができる。たとえば、第１のインダクタのコイルを広げることは、ＥＳＤ事象の間における第１のインダクタのＥＳＤ性能を高めることができる。
図１は、１つの実施の形態に従う、ＩＣ内の実現のための二重インダクタ構造１００を図示する第１のトポグラフィック図である。図１は、二重インダクタ構造（ＤＩ構造）１００の第１の導電層（層）１０５を示す。ＤＩ構造１００を含むＩＣは、ＩＣ基板（図示せず）上に積層された複数の導電層を含むことができる。ＤＩ構造１００は、ＩＣの２以上の導電層において実現可能であるので、層１０５は、ＩＣ基板の上の最も高いところに位置する、ＤＩ構造１００の導電層であり得る。
層１０５内において、所定の面積を有する導電材料の領域が、任意のさまざまな絶縁材料、たとえばシリコン酸化膜内に配置され得るとともに、その絶縁材料によって囲まれ得る。層１０５内の導電材料は、現在のＩＣ製造プロセスにおいて典型的に含まれるＲＦ素子製造材料だけでなく、単一経路接続金属(single routing interconnect metal）を含み得る。銅、アルミニウム、タングステン、またはシリサイド金属層のような金属が、層１０５の導電材料を実現するために用いられ得る。層１０５は、インダクタ１１０の一部と、インダクタ１１５の一部とを含み得る。
図１を参照して、インダクタ１１０の第１のコイルは層１０５内に配置される。インダクタ１１０の第１のコイルは、ビア１２０とノード１２５とを含み得る。ノード１２５はインダクタ１１０の第１の端子である。ノード１２５は、層１０５内のインダクタ１１０の第１のコイルを実現する、あるいは経路付ける（route）ために用いられる導電材料を、ＤＩ構造１００が実現されるＩＣの他の構成要素に電気的に結合することができる。たとえば、ノード１２５は、ＩＣの入力パッドに電気的に結合されることができる。層１０５におけるインダクタ１１０の第１のコイルは、１回巻き（single turn）のコイルとして実現可能である。インダクタ１１０の各々の他のコイルもまた、この明細書内でより詳細に説明されるように、１回巻きによって実現可能である。
この明細書において用いられるように、「線幅」との用語は、インダクタ１１０および１１５の各々のコイルを実現するために用いられる、経路付けられた導電材料のことを指す。たとえば、線幅１４０は、層１０５におけるインダクタ１１０の１回巻きコイルを経路付けるために用いられる導電材料の幅を示す。１つの実施形態において、線幅１４０は、各々のコイルに対して、インダクタ１１０を実現するために用いられる導電材料の全体の長さにわたり一定、または実質的に一定であり得る。他の実施形態において、線幅は、導電材料の長さにわたり変化する。
ビア１２０は、ＩＣ製造プロセスにおいて典型的に用いられる１以上のビア構造を表現し得るものであり、ＩＣ内の異なる、たとえば別々の導電層を電気的に結合する。これらの異なる導電層は、たとえばフィールド酸化膜のような絶縁層によって垂直方向に分離可能であるので、ビア１２０は、絶縁層を貫通して、層１０５を、層１０５の下の導電層に電気的に結合させる垂直方向の導電経路を生成することができる。ビア１２０は、２つの隣接する導電層を結合させる単一のビア、または、垂直方向に積層されて隣接していない導電層を電気的に結合させる２以上のビアであり得る。
この明細書で用いられるように、「隣接していない導電層」との文言は、１以上の追加の導電層によって分離される第１の導電層および第２の導電層を示し得る。たとえば、ＩＣ製造プロセスは、ＩＣ基板上の最も低い導電層である第１の金属層、すなわちＩＣ基板に最も近い金属層を伴う４つの金属接続層を含み得る。第４の金属層は、ＩＣ基板上の最も高い導電層であり、たとえば、この例ではＩＣ基板から最も遠くに離れた金属層であり得る。したがって、第１の金属層および第２の金属層は隣接し、第１の金属層および第２の金属層を垂直方向に結合する単一のビアによって電気的に結合可能である。しかしながら、第４の金属層と第２の金属層とは、その第２の金属層と第４の金属層との間に配置された第３の金属層によって、隣接していない導電層となる。隣接していない導電層である、第２の金属層および第４の金属層は、電気的に結合されるために、２以上のビアの積層体を必要とする。
インダクタ１１５の第１のコイルは、ビア１３０とノード１３５とを含み得る。ノード１３５は、インダクタ１１５の第１の端子であり、その第１の端子は、インダクタ１１５の第１のコイルを実現する、あるいは経路付けるために用いられる導電材料を、ＤＩ構造１１０が実現されるＩＣの他の回路部品に電気的に結合させることができる。層１０５上のインダクタ１１５の第１のコイルは、少なくとも１回巻かれたコイルとして実現可能である。さらに、インダクタ１１５の各々の別のコイルは、少なくとも１回の巻数で実現可能である。インダクタ１１５の各々のコイルは、同等または等しい数の巻数を含み得るが、巻数の一部または全体のいずれであるかは、この明細書で後に詳細に説明されるであろう。インダクタ１１０と同じく、インダクタ１１５を実現するために用いられる導電材料の線幅は、インダクタ１１５の各々のコイルを通じて一定であり得る。
ビア１２０と同じく、ビア１３０はＩＣ製造プロセス内でさまざまな導電層を電気的に結合させるためにＩＣ製造プロセスで典型的に用いられる１以上のビア構造を表わし得る。ビア１３０は、２つの隣接する金属層を電気的に結合させる単一のビア、または、２つの隣接していない導電層を電気的に結合させる２以上の垂直方向に積層されたビアであり得る。
インダクタ１１５の第１のコイルは、インダクタ１１０の第１のコイルの内側の周辺に配置される。インダクタ１１０の第１のコイルおよびインダクタ１１５の第１のコイルは同心である。間隔１４５は、インダクタ１１０の導電材料とインダクタ１１５の導電材料との間の距離を表わす。間隔１４５は、インダクタ１１０および１１５の所望の誘導係数、インダクタ１１０および１１５の間の必要とされる磁気結合、ＤＩ構造１００の実現のために準備されたダイ面積、またはＤＩ構造１００が実現される製造プロセスのための金属の最小間隔の規則を含む、さまざまな要因によって決定され得る。間隔１４５は、インダクタ１１５の外側の端の長さ、およびインダクタ１１０の内側の端の長さにわたり、一定または実質的に一定であってもよい。
インダクタ１１０および１１５の誘導係数、およびインダクタ１１０と１１５との間の磁気結合は、インダクタ１１０および１１５の各々のコイルの外側の周囲の直径を変化させることによって変化し得る。コイルの内側の周辺の「空洞の（hollow）」すなわち空の領域を増大させることによって、および／または、コイルの巻線の間の間隔を増大させることによって、コイルの直径を変更することが実現可能である。直径を変化させることは、インダクタ１１０およびインダクタ１１５を形成するために用いられる金属配線の全体の長さを変化させる。さらに、あるいは代わりに、インダクタ１１０および１１５の誘導係数は、インダクタ１１０および１１５を実現するために用いられる導電層の数、すなわちコイルの数を変更することによって変更可能である。たとえば、インダクタ１１０および１１５の誘導係数は、最も低い導電層において、インダクタ１１０および１１５の各々にさらなるコイルを追加することによって増大させることができる。この方法では、インダクタ１１０および１１５の誘導係数は、大きな離散的な量によって、たとえば、２つのコイルインダクタに追加される第３のコイルによって調整可能である。さらに、あるいは代わりに、インダクタ１１０および１１５の誘導係数を増大させるために、インダクタ１１０および１１５を実現するために用いられる各々の導電層内のコイルの外側の周辺の直径を増大させることができる。この方法において、インダクタ１１０および１１５の誘導係数は、それぞれ、連続的な範囲にわたり緩やかに調整可能である。対応して、導電層を取除くことにより、あるいは各々の導電層のコイルの外側の周辺を減少させることによって、インダクタ１１０および１１５の誘導係数を減少させることができる。
なお、ノード１２５とノード１３５との間のいずれかの方向に電流が流れる場合に、インダクタ１１０のコイルおよびインダクタ１１５のコイル内で電流が同じ方向に流れるように、インダクタ１１０および１１５のコイルの経路の方向が定められなければならないということが理解されるべきである。そのような方法に従ってインダクタ１１０および１１５のコイルを経路付けることにより、動作中にＤＩ構造１００内でインダクタ１１０とインダクタ１１５との間の磁気結合が生成される。
図２は、別の実施の形態に従う、図１のＤＩ構造１００を図示する側面図である。図２は、ＤＩ構造１００内のインダクタ１１０および１１５の多層構成を示す。したがって、同様の符号は、この明細書を通じて同じ要素を参照するために用いられる。図２では、４つの導電層によって実現されているが、ＤＩ構造１００を実現するために２以上の任意の数の導電層を使用することができる。すなわち図２は、明確さと説明の目的のために提供されるものであり、この明細書内で開示される実施の形態を制限することを意図するものではない。
ＤＩ構造１００は、コイル２０５，２１０，２１５，２２０と、ビア１２０，１３０，２３５，２４０，２４５，２５０とを含み得る。インダクタ１１５のコイルがインダクタ１１０の内側の周辺内で同心に配置されているので、図２では、インダクタ１１０のコイルのみが見えている。すなわち、コイル２０５−２２０の各々は、インダクタ１１０のコイルを表わす。コイル２０５−２２０の各々は、ＩＣ内の異なる隣接する導電層に存在する。たとえば、コイル２０５は、層１０５に配置される。コイル２１０は、層２５５に配置される。コイル２１５は層２６０に配置される。コイル２２０は層２６５に配置される。
コイル２０５−２２０の各々は、絶縁層２７０によって、隣接するコイル、または基板２７５から垂直方向に分離される。各々の絶縁層２７０は、現在のＩＣ製造プロセスで利用可能な任意のさまざまな絶縁材料、たとえばシリコン酸化膜で形成可能である。コイル２０５−２２０の各々は、インダクタ１１５のコイルと同様に、垂直軸に対して同心であり得る。１つの実施形態において、インダクタ１１０および／またはインダクタ１１５の２以上のコイルが、隣接していない導電層に存在し得る。より特定的には、インダクタ１１０およびインダクタ１１５のいずれのコイルも含んでいない１以上の導電層を、インダクタ１１０および１１５の各々の少なくとも１つのコイルを実際に含んでいる２つの導電層の間に配置することができる。
ビア１２０，１３０，２３５−２５０は、絶縁層２７０を貫通してインダクタ１１０および１１５の各々のコイルを電気的に結合する。絶縁層２７０は、ＤＩ構造１００を実現するために用いられる４つの導電層を電気的に絶縁する。ビア１２０は、コイル２０５をコイル２１０に電気的に結合させる。ビア２３５は、コイル２１０をコイル２１５に電気的に結合させる。ビア２４５は、コイル２１５をコイル２２０に電気的に結合させる。この方式において、ビア１２０，２３５，２４５は、インダクタ１１０のコイル２０５−２２０を含む連続的な導電経路を生成する。すなわち、インダクタ１１０は、インダクタ１１０を実現するために用いられる、層１０５，２５５，２６０，２６５を電気的に結合させるビア１２０，２３５，２４５によって、絶縁層２７０を貫通して延在する。
同様に、ビア１３０，２４０，２５０は、インダクタ１１５（図示せず）のコイル同士を電気的に結合させて、絶縁層２７０を貫通して延びる連続的な導電経路を生成する。ビア１３０，２４５，２５０の各々の水平方向の位置は、インダクタ１１５のコイルを実現するために用いられる巻数に依存する。図２において示されるように、ビア１２０，１３０，２３５−２５０の位置は、説明の目的のみのために示されるものであり、この明細書内で開示される実施形態を制限することを意図するものではない。
典型的には、インダクタ内を流れる電流の周波数がＲＦレベルまで増大するのに伴い、インダクタを実現するために用いられる導電体の中の電流の分布に対して、表皮効果が影響を及ぼし始める。表皮効果は、導電体内で交流電流が分布するための交流電流の傾向であり、導電体の表面近くの電流密度が導電体の中心における電流密度よりも大きくなる。電流は、「表皮」すなわち導電体の表面を流れやすくなり、平均的な深さは表皮深さと呼ばれる。電流の周波数が高くなるに伴い、電流を流す導電体の断面積がより小さくなるために、表皮効果は導電体の実効抵抗を増大させる。
したがって、高い周波数において、導電体の誘導インピーダンスが大きくなり、それによって導電体のインダクタンスの値を最小化するが、それは電流がほとんど導電体の表面を流れ始めるためである。ＤＩ構造１００内のコイル、たとえばコイル２０５−２２０および／またはコイル４０５−４２０を垂直方向に積層することは、隣接する導電層における、ＤＩ構造１００のコイルの間での強い磁気結合、すなわちＫがほぼ１に等しくなることをもたらし得る。結果として、隣接する導電層に垂直方向に積層されたコイルの間において、強い磁場を生成することができ、その磁場は各々のコイルを実現するために用いられる導電材料の内部、あるいは内側の端に沿って電流を流す。すなわち、各々のコイルの内部において、垂直方向に積層されたコイルの間に生成された磁場により、コイルの空洞の中央部に最も近い導電材料の部分に沿って電流が流れる。適度な周波数、たとえばほぼ５ギガヘルツ（ＧＨｚ）を超える周波数において、ＤＩ構造１００内の垂直方向に積層されたコイルによる磁気結合が生じ始める。垂直方向に積層されたコイルの各々の内部において電流が流れることにより、積層されたコイルにより実現されるインダクタのインダクタンスの値が、コイルの線幅に対して独立したものとなる。
ＤＩ構造１００がＩＣ内のＴ−コイル回路網内に取込まれる場合、インダクタ１１０は典型的には、ＩＣの入力パッドに電気的に結合される。結果として、ＩＣの入力パッドにおいて生じるＥＳＤ事象は、インダクタ１１０を流れるＥＳＤ電流をもたらし得る。ＥＳＤ事象は比較的高速の事象であるものの、ＥＳＤ事象に関連付けられる周波数は、ＲＦ周波数に対して数次のオーダで小さい。ＥＳＤ事象は、典型的にはＲＦ周波数以下の周波数での事象であるので、ＥＳＤ事象の間には、表皮効果がインダクタ１１０内の電流に大きな影響を与えない。
積層されたコイルで実現されるインダクタのインダクタンスの値が、コイルの線幅に対して独立であるので、インダクタ１１０の誘導係数およびコイル間の結合係数の大幅な変更なしに、インダクタ１１０のコイルの線幅を増大させることができる。磁場効果により、インダクタ１１０の誘導係数の最小の変化でインダクタ１１０のＥＳＤ電流処理能力を改善するためにインダクタ１１０のコイルの線幅を増大させることができる。同じ磁場効果は、また、インダクタ１１５が、インダクタ１１０と同じ誘導係数を有しながら、インダクタ１１０よりも狭い線幅であることを可能にする。
さらに、ＤＩ構造１００内で実現されるような積層されたインダクタ構造の使用は、単一層のインダクタよりも低い巻線間容量（ＣBI）を与える。積層インダクタ構造の解析は、積層インダクタを実現するために用いられる、異なる導電層内の各々のコイルの間に現われる電圧変化によって、積層インダクタに関連付けられる寄生容量が大きな影響を受けることを明らかにする。結果として、コイルによるＣBIへの寄与は、積層インダクタを生成するために用いられる各々の下向きの導電層で減少する。積層されたインダクタを解析する場合、２つの高さの積層インダクタに対するＣBIの値を評価する式は、ＣBI＝１／１２（４Ｃ1＋Ｃ2）と表わすことができるが、ここで、Ｃ1はインダクタの頂部のコイルに関連付けられる容量を表わし、Ｃ2は積層インダクタの下部のコイルに関連付けられる容量を表わす。２つの高さの積層インダクタのＣBIの式は、ＣBIに対して、Ｃ1の影響がＣ2の影響よりもずっと大きいことを表わす。
ｎ層に積層されたインダクタのＣBIの一般化された式は、次のように表わされる。
上記のＣBIの式は、積層インダクタを実現するために用いられる導電層の数が増えるに従って、積層インダクタの巻線間容量が大幅に減少することを表わす。従来の二重インダクタＩＣ構造は、典型的な１ナノヘンリー（ｎＨ）ＩＣインダクタに対して数十フェムトファラッド（ｆＦ）でのＣBIの値を達成するが、二重インダクタ構造１００は、１ｎＨ ＩＣインダクタに対して６ｆＦと同じぐらい低いＣBIの値を達成することができる。ＤＩ構造１００によって与えられるＣBIの減少は、ＤＩ構造１００内のインダクタ１１０および１１５の各々の自己共振周波数を増大させる。減少したＣBIのＴ−コイル回路網の性能に対する影響のさらなる詳細は、この明細書において、図５の説明により与えられる。
さらに、典型的なＩＣ製造プロセスによるインダクタ１１０および１１５のコイルの垂直方向の積層によって、水平方向のダイ面積をさらに消費することなく、インダクタ１１０および１１５のコイルの間で間隔を増大させることができる。異なる導電層においてインダクタ１１０および１１５の各々のコイルを垂直方向に積層することによって間隔を増大させることにより、インダクタ１１０および１１５のＣBIの値をさらに減少させることができる。
図３は、図１のＤＩ構造１００を示すトポグラフィック図である。より特定的には、図３は、ＤＩ構造１００の別の導電層、すなわち層２６５を示す。層２６５は、ＤＩ構造１００を実現するために用いられる２以上の導電層のうちのある導電層であり、ＩＣ基板上の最も低い層である。すなわち、層２６５は、ＤＩ構造１００を形成するために用いられるすべての層のうち、ＩＣ基板に最も近い。
図３を参照して、インダクタ１１０の４番目のコイル、すなわちコイル２２０は、層２６５内に示されている。インダクタ１１０のコイル２２０は、ビア２４５とノード３０５とを含み得る。ノード３０５は、インダクタ１１０とインダクタ１１５との間の共通の端子であり、インダクタ１１０とインダクタ１１５とを直列に電気的に結合させる。たとえば、Ｔ−コイル回路網内において、ノード３０５はＴ−コイル回路網が実現される入力デバイスに結合される出力端子であり得る。インダクタ１１０の他のコイルと同様に、層２６５におけるインダクタ１１０のコイル２２０は、１回巻きのコイルとして実現される。
ビア２４５は、層２６５におけるインダクタ１１０の１回巻きコイル２２０を、次に最も高い、隣接する層内のインダクタ１１０の１回巻きのコイル、すなわちコイル２１５に結合させる。ビア２４５は、２つの隣接する導電層を結合させる単一のビア、あるいは上記のような、隣接していない導電層を電気的に結合させるために垂直方向に積層された２以上のビアであり得る。
インダクタ１１５の４番目のコイルはビア２５０を含み得る。インダクタ１１５の４番目のコイルは、層２６５に配置されているが、少なくとも１回巻かれたコイルとして実現され得る。示されるように、インダクタ１１５の各々のコイルは、インダクタ１１５の各々の別のコイルと同じ巻数を含み得る。ビア２４５と同様に、ビア２５０は２つの隣接する導電層を結合させる単一のビア、または隣接していない導電層を電気的に結合させるために垂直方向に積層された２以上のビアであり得る。インダクタ１１５の４番目のコイルは、インダクタ１１０の４番目のコイルの内側の周辺に、同心で配置される。
図４は、別の実施形態に従う図１のＤＩ構造１００を示す三次元（３−Ｄ）斜視図である。図４は、ＤＩ構造１００の多層構成を３−Ｄで示す。図４では４つの導電層で実現されているが、２以上の任意の数の導電層を、ＤＩ構造１００を実現するために用いることができる。したがって、図４に示された実施形態は、明確さおよび説明の目的のみで与えられるものであり、この明細書内で開示された実施形態を制限することを意図するものではない。ＤＩ構造１００は、インダクタ１１０および１１５を含み得る。
示されるように、インダクタ１１０は、コイル２０５，２１０，２１５，２２０を含む。ノード１２５は、インダクタ１１０の第１の端子である。コイル２０５−２２０の各々は、１回巻きによって形成される。インダクタ１１５は、コイル４０５，４１０，４１５，４２０を含み得る。ノード１３５は、インダクタ１１５の第１の端子である。図示された例において、コイル４０５−４２０の各々は、１回半巻きで実現される。インダクタ１１５のコイル４０５−４２０の各々は、コイル２０５−２２０のそれぞれの内側の周辺に配置されて、コイル２０５−２２０の各々と同じ導電層内に配置される。
コイル２０５−２２０と４０５−４２０との各々は、ＤＩ構造１００における各々の別のコイルに対する垂直軸に対して同心である。コイル２０５−２２０は垂直方向に積層され、コイル２０５−２２０の各々は、同じ外側周辺直径、同じ一定の線幅、および１回巻きを有する。コイル４０５−４２０は垂直方向に積層され、コイル４０５−４２０の各々は、同じ外側周辺直径と、同じ一定の線幅と、同じ巻数とを有する。インダクタ１１０および１１５は、同じ誘導係数を有するように実現可能である。コイル２０５−２２０の各々と、コイル４０５−４２０の各々とは、図４においては、同じ外側周辺直径と、同じ一定の線幅と、同じ巻数とを有するように実現されるが、コイル２０５−２２０とコイル４０５−４２０との各々のコイルの外側周辺直径、線幅および巻数は、ＤＩ構造１００の設計上の要請に従って変更可能である。したがって、図４に示された実施形態は、明確さおよび説明の目的のみによって与えられるものであり、この明細書内で開示される実施形態を制限することを意図するものではない。
インダクタ１１０および１１５は同じ誘導係数を有しているが、インダクタ１１５よりも大きなＥＳＤ電流処理能力をインダクタ１１０に与えるために、コイル２０５−２２０の各々の線幅は、コイル４０５−４２０の各々の線幅よりも大きい。磁場は、一部分は、インダクタ１１０および１１５の各々のコイルを垂直方向に積層することで生じるが、インダクタ１１０とインダクタ１１５とで同じ線幅を維持することなく、インダクタ１１０および１１５に対して同じ誘導係数を実現することを可能にする。インダクタ１１５の誘導係数を得るために、インダクタ１１５のコイルは１以上の巻数で実現可能であり、その誘導係数は、インダクタ１１０の誘導係数とほぼ等しい。
ビア１２０，１３０，２３５−２５０、または類似する層間接続構造は、上記のようにインダクタ１１０および１１５の各々のコイルを結合させる。ノード３０５は、インダクタ１１０および１１５の両方に共通な第２の端子であり、インダクタ１１０およびインダクタ１１５を直列に電気的に結合させる。各々の導電層内において、インダクタ１１０のコイルとインダクタ１１５のコイルとは、反対の巻き方向で経路付けられる。インダクタ１１０および１１５の経路がこの方法で構成される場合、ノード１２５とノード１３５との間のいずれかの方向での電流が、各々の導電層内の同じ方向で、インダクタ１１０および１１５のコイルを流れる。
１つの実施形態において、ＤＩ構造１００は、図４に示されるように、反転可能である。その場合、コイル２０５および４０５は、ＩＣ基板に最も近くに配置される、ＤＩ構造１００を実現するために用いられる導電層に存在する。コイル２１０および４１０は、コイル２０５および４０５の上に存在する、ＤＩ構造１００を実現するために用いられる、次の最も高い導電層に存在する。さらに、コイル２１５および４１５は、コイル２１０および４１０の上に位置する、ＤＩ構造１００を実現するために用いられる次の導電層に存在する。コイル２２０および４２０は、ＩＣ基板から最も遠くに離れて位置する、ＤＩ構造１００を実現するために用いられる導電層に存在し得る。したがって、ノード１２５および１３５は、ＩＣ基板に最も近くに位置する、ＤＩ構造１００を実現するために用いられる導電層に存在し得る。ノード３０５は、ＩＣ基板から最も遠くに離れて位置する、ＤＩ構造１００を実現するために用いられる導電層に存在し得る。
図５は、別の実施形態に従う、Ｔ−コイル回路網を含む回路５００を示す回路図である。回路５００は、ＩＣの入力ノードを示す。示されるように、Ｔ−コイル回路網は、入力ノードのインピーダンスと、その入力ノードに入力信号を与えるソースの出力のインピーダンスとの間の整合を改善するために、入力ノードにおいて実現されてきた。回路５００は、インダクタ１１０および１１５を備えるＤＩ構造１００を含み得る。
回路５００は、入力素子５０５と、入力パッド５１０と、ＥＳＤ素子５１５および５２０と、Ｔ−コイル回路網５２５とを含み得る。入力素子５０５は、外部高周波信号を入力信号として受けるように構成された、ＩＣ内の任意の入力素子であり得る。図５において、入力素子５０５は、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）として表わされる。入力素子５０５は、ＩＣ製造プロセスで利用可能な任意のさまざまな素子で実現可能であるので、ＭＯＳＦＥＴを用いて入力素子５０５を表わすことは、この明細書で開示された実施形態を制限することを意図するものではない。入力素子５０５は、ＩＣ内のさらなる入力回路５３０に電気的に結合され得る。さらなる入力回路５３０は、入力パッド５１０を介して受信された入力信号を処理するための入力素子５０５と電気的に結合され得る、さらなる素子または回路を表わし得る。
示されるように、ソース５８０は、ＩＣの入力ピン（図示せず）を介して入力パッド５１０と電気的に結合される。ソース５８０は、信号生成器５９０を含み得る。ソース５８０のインピーダンスは、ソース５８０の出力５９５を見ると、ＲSource５８５として表わされる。ソース５８０は、出力５９５を通じて入力パッド５１０に入力信号を与え得る。入力信号は、ＲＦ入力信号であり得る。
入力パッド５１０は、ＩＣ製造プロセスで利用可能な任意のパッド構造であり得て、ＩＣの外部の信号をＩＣの内部回路に与えることができる。入力パッド５１０は、Ｔ−コイル入力ノード（入力ノード）５３５においてＴ−コイル回路網５２５と電気的に結合される。入力パッド５１０は、入力信号を入力素子５０５に結合させる信号経路の一部であり得る。
ＥＳＤ素子５１５および５２０はＴ−コイル出力ノード（出力ノード）５４０に電気的に結合される。出力ノード５４０は、入力素子５０５に信号を与える。図５において、ＥＳＤ素子５１５および５２０は、ＩＣ製造プロセスで利用可能な任意のさまざまな素子または回路であり得て、それらは入力素子５０５をＥＳＤ事象から保護することを可能にする。
Ｔ−コイル回路網５２５は、インダクタ１１０および１１５と、ＲTM５６０として示される終端抵抗とを備えるＤＩ構造１００を含み得る。Ｔ−コイル回路網５２５は、さまざまな寄生容量を含み得る。１つのそのような寄生容量は、実際の回路素子ではないが、図５においてはＣL５４５と表わされる。ＣL５４５は、出力ノード５４０、すなわち入力素子５０５の入力ノードにおいて現われる寄生容量の合計を表わす。したがって、ＣL５４５は、Ｔ−コイル回路網５２５によって見られる負荷容量を表わす。ＣL５４５は、出力ノード５４０に電気的に結合された素子と関連付けられるさまざまな寄生容量を含み得る。たとえば、ＣL ５４５は、入力素子５０５と関連付けられるゲート容量と、素子を出力ノード５４０に結合させる配線に関連付けられた容量と、ＥＳＤ素子５１５および５２０に関連付けられた容量などを含み得る。ＣL５４５は、ＩＣおよびＩＣパッケージに関連付けられたさまざまな寄生インダクタンスおよび寄生容量に従って、ソース５８０に対する複素インピーダンスを表わし得る。
ＣBI５６５は、インダクタ１１０および１１５に関連付けられた巻線間容量を表わす。この明細書で用いられるように、「巻線間容量」は、インダクタの接近して配置された巻線間の容量結合によって起こされる寄生容量を表わす。典型的には、巻線間容量は、インダクタの巻線の線幅が増大するに従って増大する。対応して、巻線間容量は、巻線の線幅が減少するに従って減少する。インダクタ１１０および１１５の各々は垂直方向に積層されたインダクタであるので、巻線間容量への線幅の影響が大幅に減少する。ＣBI５６５の値は、寄生容量として表わされており、回路５００内における実際の容量ではないが、インダクタ１１０および１１５の各々の巻線の線幅が増大あるいは減少しても大きく増大または減少しない。さらに、線幅の効果の排除が変化することにより、垂直方向に積層されたインダクタ１１０および１１５のＣBI５６５の値は、インダクタ１１０および１１５を実現するために用いられる２以上の導電層を通じてインダクタ１１０および１１５のコイルを分配することによって、大きく減少する。
入力ノードにおいて実現される場合、Ｔ−コイル回路網５２５は、入力素子５０５と関連付けられた複素インピーダンスを相殺して、ソース５８０に大部分抵抗性のインピーダンスを与えることができるが、ソース５８０は、高周波入力信号を生成して入力素子５０５を駆動する。典型的には、ＲＦシステムの入力ノードおよび出力ノードは、５０オームの整合した特性インピーダンスを有するように設計される。したがって、ＲSource５８５およびＲTM５６０は、各々、ほぼ５０Ωの特性インピーダンスで実現される。Ｔ−コイル回路網５２５は、適切に実現される場合には、ソース５８０の出力５９５で見た複素インピーダンスを相殺する効果を有することができ、したがって、ＩＣの入力ノードは、ソース５８０から見て、ＲTM５６０とほぼ等しい、純粋な抵抗であるＲSource５８５となる。なお、図５を参照して用いられた値は、図示のみの目的であり、本明細書で開示される実施形態を制限することを意図するものではないということが理解されるべきである。
垂直方向に積層されたインダクタ１１０および１１５によってＣBI５６５を減少させることは、ＩＣの入力ノードだけでなく、Ｔ−コイル回路網５２５に関連付けられる複素インピーダンスを減少させることができるとともに、Ｔ−コイル回路網にとって可能な最大の理論上の帯域拡張にＩＣ入力ノードが到達することを可能にする。Ｔ−コイル回路網５２５において、本明細書で開示されたＤＩ構造を用いることは、Ｔ−コイル回路網なしでの同じ入力ノードと比べてほぼ２．７倍の帯域幅の増大をもたらすことができる。たとえば、Ｔ−コイル回路網を有していない従来のＩＣ受信回路は、ほぼ１２．７ＧＨｚの最大入力帯域を達成するが、３つの導電層ＤＩ構造を有するＴ−コイル回路網を備えた同じＩＣ受信回路は、ほぼ３０ＧＨｚの入力帯域を達成することができる。この例において、Ｔ−コイル回路網は、ほぼ２．４倍に帯域を増大させた。典型的には、ＩＣの従来のインダクタ構造を利用するＴ−コイル回路網は、Ｔ−コイル回路網を有さない入力ノードのほぼ１．６倍に帯域を大きくすることしか達成できない。
図５を参照して、インダクタ１１０は、ノード５３５において入力パッド５１０に電気的に結合されるとともに、ノード５４０において、入力素子５０５とＥＳＤ素子５１５および５２０とに電気的に結合される。ＥＳＤ事象の間、インダクタ１１０は、入力パッド５１０からＥＳＤ素子５１５および／またはＥＳＤ素子５２０を通るＥＳＤ電流経路に直列に接続される。この場合、インダクタ１１０が実現される導電材料は、ＥＳＤ事象の間にインダクタ１１０を流れるピーク電流レベルを処理する能力を有することを必要とする。インダクタ１１０を実現するために用いられる積層インダクタ構造の線幅は、インダクタ１１０の誘導係数にわずかな影響しか与えないので、インダクタ１１０の誘導係数を大きく増大させることなく、インダクタ１１０の線幅を増大させてインダクタ１１０のＥＳＤ電流処理能力を改善させることができる。したがって、Ｔ−コイル回路網５２５のＥＳＤ性能を大幅に改善させることができる。
本明細書に用いられる「１つの」（「a」，「an」）との用語は、１以上として定義される。本明細書において用いられる「複数」との用語は、２以上として定義される。本明細書において用いられる「他の」との用語は、少なくとも２番目あるいはそれ以上として定義される。本明細書において用いられる「含む（including）」および／または「有する（having）」との用語は、「備える（comprising）」すなわち開放的記載として用いられる。本明細書において用いられる「結合される（coupled）」との用語は、接続として定義されるが、介在する要素なく直接的であるか、１以上の介在する要素によって間接的であるかは、指定されない限りはどちらも含む。２つの要素は、また、機械的に、電気的に、あるいは通信チャネル、経路、ネットワークまたはシステムを通じて通信可能に結合され得る。
本明細書において開示された実施の形態は、その精神または本質的な属性を逸脱することなく他の形態で実施され得る。したがって、本発明の実施の形態の範囲が示されているので、以上の明細書ではなく、以下に続く特許請求の範囲を参照すべきである。

Claims (10)

  1. 半導体集積回路（ＩＣ)内で実現される二重インダクタ構造であって、
    前記二重インダクタ構造は、
    第１の複数のコイルを備える第１のインダクタを備え、前記第１の複数のコイルのうちの各々のコイルは、複数の導電層のうちの異なる導電層内に配置され、前記第１の複数のコイルは、一方が他方の真下にあるように垂直方向に積層されるとともに垂直軸に対して同心であり、
    第２の複数のコイルを備える第２のインダクタをさらに備え、前記第２の複数のコイルのうちの各々のコイルは、複数の導電層のうちの異なる導電層内に配置され、
    前記第２の複数のコイルは、一方が他方の真下にあるように垂直方向に積層されるとともに前記垂直軸に対して同心であり、
    前記第１の複数のコイルの線幅は、前記第２の複数のコイルの前記線幅よりも大きく、
    前記第１のインダクタの前記第１の複数のコイルは、少なくとも１つのビアによって直列に結合され、前記第２のインダクタの前記第２の複数のコイルは、少なくとも１つのビアによって直列に結合され、
    各々の導電層内において、前記第２の複数のコイルのうちのあるコイルは、前記第１の複数のコイルのうちのあるコイルの内側の周辺に配置され、
    前記第１の複数のコイルのうちの各々のコイルは、１回の巻数と、前記第１の複数のコイルの各々の他のコイルと同じ線幅とを有し、
    前記第２の複数のコイルのうちの各々のコイルは、少なくとも１つの巻数と、前記第２の複数のコイルの各々の他のコイルと同じ線幅および同じ巻数とを有する、二重インダクタ構造。
  2. 前記ＩＣの入力パッドに結合された、前記第１のインダクタの第１の端子と、
    前記ＩＣの内部ノードに結合された、前記第２のインダクタの第１の端子とをさらに備え、
    前記第１のインダクタの前記第１の端子と、前記第２のインダクタの前記第１の端子とは、前記複数の導電層のうちの、前記ＩＣの基板から最も遠くに離れた前記導電層に配置され、
    前記第１のインダクタおよび前記第２のインダクタに結合された第２の端子をさらに備え、
    前記第２の端子は、前記複数の導電層のうちの、前記基板に最も近い前記導電層に配置され、
    前記第２の端子は、前記第１のインダクタと前記第２のインダクタとに直列に、電気的に結合される、請求項１に記載の二重インダクタ構造。
  3. 前記ＩＣの入力パッドに結合された、前記第１のインダクタの第１の端子と、
    前記ＩＣの内部ノードに結合された、前記第２のインダクタの第１の端子とをさらに備え、
    前記第１のインダクタの前記第１の端子と、前記第２のインダクタの前記第１の端子とは、前記複数の導電層のうちの、前記ＩＣの基板に最も近い前記導電層に配置され、
    前記第１のインダクタおよび前記第２のインダクタに結合される第２の端子をさらに備え、
    前記第２の端子は、前記複数の導電層のうちの、前記基板から最も遠くに離れた前記導電層に配置され、
    前記第２の端子は、前記第１のインダクタと前記第２のインダクタとに直列に、電気的に結合される、請求項１に記載の二重インダクタ構造。
  4. 同じ導電層内にある、前記第１の複数のコイルのうちのあるコイルと、前記第２の複数のコイルのうちのあるコイルとは、同じ方向に電流を流すように構成される、請求項１から３のいずれか１項に記載の二重インダクタ構造。
  5. 前記第２の複数のコイルのうちの各々のコイルは、前記第１の複数のコイルのうちの各々のコイルよりも大きい巻数を有して、前記第１のインダクタと前記第２のインダクタとでほぼ等しい誘導係数を生成する、請求項１から４のいずれか１項に記載の二重インダクタ構造。
  6. 前記第１のインダクタの前記誘導係数は、前記第２のインダクタの前記誘導係数にほぼ等しい、請求項１から５のいずれか１項に記載の二重インダクタ構造。
  7. 半導体集積回路（ＩＣ)内で二重インダクタ構造を実現する方法であって、
    前記方法は、
    第１のインダクタの第１のコイルと、第２のインダクタの第１のコイルとを備える第１の導電層を堆積するステップを備え、
    前記第２のインダクタの前記第１のコイルは、前記第１のインダクタの前記第１のコイル内に堆積され、
    前記第１の導電層上に第１の絶縁層を堆積するステップと、
    前記第１の絶縁層上に第２の導電層を堆積するステップとをさらに備え、前記第２の導電層は、前記第１のインダクタの第２のコイルと、前記第２のインダクタの第２のコイルとを備え、
    前記第１の導電層と前記第２の導電層とは、前記第１の絶縁層を貫通する垂直な導電経路を形成する第１のビアを介して電気的に結合され、
    前記第１のインダクタの前記第１および第２のコイルは、一方が他方の真下にあるように垂直方向に積層され、直列に結合され、垂直軸に対して同心であり、
    前記第２のインダクタの前記第１および第２のコイルは、一方が他方の真下にあるように垂直方向に積層され、直列に結合され、前記垂直軸に対して同心であり、
    前記第１のインダクタの各々のコイルの線幅は、第２のインダクタの各々のコイルの前記線幅よりも大きく、
    前記第１および第２の導電層の各々において、複数の前記第２のコイルのうちのあるコイルは、複数の前記第１のコイルのうちのあるコイルの内側の周辺に配置され、
    前記第１のインダクタの前記第２のコイルは、前記第１のインダクタの前記第１のコイルと同じ線幅を有し、
    前記第２のインダクタの前記第２のコイルは、前記第２のインダクタの前記第１のコイルと同じ線幅を有する、方法。
  8. 前記第２の導電層上に第２の絶縁層を堆積するステップと、
    前記第２の絶縁層上に第３の導電層を堆積するステップとをさらに備え、前記第３の導電層は、前記第１のインダクタの第３のコイルと、前記第２のインダクタの第３のコイルとを備え、
    前記第２の導電層と前記第３の導電層とは、前記第２の絶縁層を貫通する垂直な導電経路を形成する第２のビアを介して電気的に結合され、
    前記第１のインダクタの前記第３のコイルは、前記第１のインダクタの前記第２のコイルと同じ線幅を有し、前記第１のインダクタの前記第２のコイルの真下に垂直に積層され、
    前記第２のインダクタの前記第３のコイルは、前記第２のインダクタの前記第２のコイルと同じ線幅を有し、前記第２のインダクタの前記第２のコイルの真下に垂直に積層される、請求項７に記載の方法。
  9. 前記第１の導電層を堆積するステップは、前記第１のインダクタの１回巻かれた前記第１のコイルと、前記第２のインダクタの少なくとも１回巻かれた前記第１のコイルとを堆積するステップを備え、
    前記第２の導電層を堆積するステップは、前記第１のインダクタの１回巻かれた前記第２のコイルと、前記第２のインダクタの少なくとも１回巻かれた前記第２のコイルとを堆積するステップを備え、
    前記第２のインダクタの前記第１および第２のコイルの各々は、同じ巻数を有する、請求項７または８に記載の方法。
  10. 同じ導電層内にある、前記第１のインダクタのあるコイルと、前記第２のインダクタのあるコイルとは、同じ方向に電流を流すように構成される、請求項７から９のいずれか１項に記載の方法。
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