JP2009194302A

JP2009194302A - 半導体集積回路

Info

Publication number: JP2009194302A
Application number: JP2008035982A
Authority: JP
Inventors: Hirotami Ueda; 博民上田; Mitsuhiro Shimozawa; 充弘下沢; Kenji Suematsu; 憲治末松
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-02-18
Filing date: 2008-02-18
Publication date: 2009-08-27

Abstract

【課題】面積が小さく、かつコストの低い半導体集積回路を提供する。
【解決手段】半導体基板１上に積層された複数の配線層と、２ＧＨｚの周波数帯域に対応して、複数の配線層のうちの１つの配線層に形成された２Ｇ用インダクタ４と、２ＧＨｚの周波数帯域よりも高い５ＧＨｚの周波数帯域に対応して、２Ｇ用インダクタ４が形成された配線層と同一の配線層に形成された５Ｇ用インダクタ５とを備え、５Ｇ用インダクタ５は、２Ｇ用インダクタ４の開口部の内側に形成されるものである。
【選択図】図１

Description

この発明は、半導体基板上に積層された複数の配線層を含む半導体集積回路に関する。

近年、シリコン半導体プロセスの微細化が進むにつれて、トランジスタの高周波化が進んでいる。そのため、これまでは、デジタルＩＣの製造に用いられてきたＣＭＯＳプロセス等を、例えば通信用の高周波ＩＣを製造するためのプロセスとして用いる例が増えている。ＣＭＯＳプロセス等のシリコン半導体プロセスを用いることにより、複数の配線層を含み、インダクタ、キャパシタ、抵抗等の受動素子が一体的に形成された半導体集積回路を製造することができる。

また、例えば携帯電話や無線ＬＡＮ等、周波数帯域の異なる複数の通信手段に対応する携帯情報端末を実現するために、通信用の高周波ＩＣには、各周波数帯域に対応した増幅器、ミクサ、発振器等の能動素子を１つの集積回路上に形成することが求められている。また、これらの各能動素子に対応した複数個のインダクタも、１つの集積回路上に形成されることが求められている。

従来の高周波ＩＣには、２ＧＨｚ帯用のスパイラルインダクタと、５ＧＨｚ帯用のスパイラルインダクタと、２ＧＨｚ帯用のアクティブ回路と、５ＧＨｚ帯用のアクティブ回路とが、１つの集積回路上に形成されている（例えば、非特許文献１参照）。
ここで、５ＧＨｚ帯用のスパイラルインダクタは、２ＧＨｚ帯用のスパイラルインダクタと同一平面上で、２ＧＨｚ帯用のスパイラルインダクタの横に並べて配置されている。

ＫｉｓｈｏｒｅＲａｍａＲａｏｅｔａｌ．，“ＡＣＭＯＳＲＦＦｒｏｎｔ−ＥｎｄｆｏｒａＭｕｌｔｉｓｔａｎｄａｒｄＷＬＡＮＲｅｃｅｉｖｅｒ”，ＩＥＥＥＭＩＣＲＯＷＡＶＥＡＮＤＷＩＲＥＬＥＳＳＣＯＭＰＯＮＥＮＴＳＬＥＴＴＥＲＳ，ＶＯＬ．１５，ＮＯ．５，ＭＡＹ２００５，Ｐ．３２１−３２３

しかしながら、従来技術には、次のような課題がある。
すなわち、５ＧＨｚ帯用のスパイラルインダクタが、２ＧＨｚ帯用のスパイラルインダクタと同一平面上で、２ＧＨｚ帯用のスパイラルインダクタの横に並べて配置されているので、半導体集積回路の面積が大きくなり、コストが高くなるという問題点があった。

この発明は、上記のような課題を解決するためになされたものであって、その目的は、面積が小さく、かつコストの低い半導体集積回路を提供することある。

この発明に係る半導体集積回路は、半導体基板上に積層された複数の配線層と、第１の周波数帯域に対応して、複数の配線層のうちの１つの配線層に形成された第１スパイラルインダクタと、第１の周波数帯域よりも高い第２の周波数帯域に対応して、第１スパイラルインダクタが形成された配線層と同一の配線層に形成された第２スパイラルインダクタとを備え、第２スパイラルインダクタは、第１スパイラルインダクタの開口部の内側に形成されるものである。

また、この発明に係る半導体集積回路は、半導体基板上に積層された複数の配線層と、複数の配線層のうちの１つである第１配線層に形成された第１スパイラルインダクタと、複数の配線層のうちの第１配線層とは異なる第３配線層に形成された第２スパイラルインダクタと、複数の配線層のうちの第１配線層および第３配線層とは異なる第２配線層に形成され、第１スパイラルインダクタおよび第２スパイラルインダクタで発生した磁界を遮断する第１シールドとを備え、第１配線層と第３配線層とは、第２配線層を介して積層され、第１スパイラルインダクタと、第２スパイラルインダクタと、第１シールドとは、配線層の積層方向から見た場合に、互いに重なり合っているものである。

この発明の半導体集積回路によれば、第１の周波数帯域に対応する第１スパイラルインダクタの開口部の内側で、かつ第１スパイラルインダクタと同一の配線層に、第１の周波数帯域よりも高い第２の周波数帯域に対応する第２スパイラルインダクタが形成される。または、第１スパイラルインダクタが形成された第１配線層と、第２スパイラルインダクタが形成された第３配線層とが、第１シールドが形成された第２配線層を介して、第１スパイラルインダクタ、第２スパイラルインダクタおよび第１シールドが互いに重なり合うように配置される。
そのため、面積が小さく、かつコストの低い半導体集積回路を得ることができる。

以下、この発明の各実施の形態について図に基づいて説明するが、各図において同一、または相当する部分については、同一符号を付して説明する。
なお、以下の実施の形態では、第１の周波数帯域および第２の周波数帯域として、２ＧＨｚおよび５ＧＨｚを例に挙げて説明するが、これに限定されず、周波数帯域に差があれば、周波数帯域は別の値であってもよい。

実施の形態１．
図１（ａ）は、この発明の実施の形態１に係る半導体集積回路を示す平面図である。また、図１（ｂ）は、図１（ａ）に示した半導体集積回路のＩ−Ｉ線に沿った矢視断面図である。
図１（ａ）および図１（ｂ）において、例えばシリコン等で形成された半導体基板１上には、層間絶縁膜２を介して第１配線層３１が積層されている。第１配線層３１上には、層間絶縁膜２を介して第２配線層３２が積層されている。

第２配線層３２には、２ＧＨｚの周波数帯域（第１の周波数帯域）に対応する金属製のスパイラルインダクタ４（第１スパイラルインダクタ、以下、「２Ｇ用インダクタ４」と称する）が形成されている。
また、第２配線層３２には、５ＧＨｚの周波数帯域（第２の周波数帯域）に対応する金属製のスパイラルインダクタ５（第２スパイラルインダクタ、以下、「５Ｇ用インダクタ５」と称する）が形成されている。

２Ｇ用インダクタ４および５Ｇ用インダクタ５は、それぞれ差動スパイラルインダクタである。差動スパイラルインダクタは、インダクタ両端の２つの端子と、インダクタの中点から取り出された１つの端子とを有する対称構造のインダクタである。

また、２Ｇ用インダクタ４および５Ｇ用インダクタ５の配線パターンには、配線層の積層方向から見た場合に、交差している箇所が存在する（図中の斜線部参照）。この交差箇所において、一方のパターンは、層間絶縁膜２に形成されたバイアホール（図示せず）と第１配線層３１に形成された迂回パターン（図示せず）とを通って他方のパターンを迂回し、別のバイアホールを通って第２配線層３２のパターンに戻っている。

また、半導体基板１の表面には、２ＧＨｚの周波数帯域に対応するアクティブ回路６（第１アクティブ回路、以下、「２Ｇ用アクティブ回路６」と称する）が形成され、２Ｇ用インダクタ４と接続されている。また、半導体基板１の表面には、５ＧＨｚの周波数帯域に対応するアクティブ回路７（第２アクティブ回路、以下、「５Ｇ用アクティブ回路７」と称する）が形成され、５Ｇ用インダクタ５と接続されている。

２Ｇ用アクティブ回路６および５Ｇ用アクティブ回路７は、それぞれトランジスタ等の能動素子を含み、電流または電圧の増幅等を行う。
なお、図１（ａ）および図１（ｂ）において、２Ｇ用インダクタ４と２Ｇ用アクティブ回路６との接続、および５Ｇ用インダクタ５と５Ｇ用アクティブ回路７との接続については、図示を省略している。

ここで、５Ｇ用インダクタ５は、外形寸法のより大きな２Ｇ用インダクタ４の開口部の内側に形成されている。２Ｇ用インダクタ４の外形寸法が、５Ｇ用インダクタ５の外形寸法よりも大きくなる理由を以下に示す。
一般的に、例えばトランジスタ等のインピーダンス整合等に用いるインダクタのインダクタ値は、２Ｇ用インダクタ４であれば４ｎＨ、５Ｇ用インダクタであれば２ｎＨと、周波数が低いほど必要となるインダクタ値が大きくなる。そのため、インダクタの外形寸法も、周波数が低いほど大きくなる。

なお、２Ｇ用インダクタ４および５Ｇ用インダクタ５は、互いに他のインダクタで発生する磁界の影響を受けないように、他のインダクタの周波数帯域等を考慮して、インダクタ間の距離やインダクタ値等が設定されている。

この発明の実施の形態１に係る半導体集積回路によれば、５Ｇ用インダクタ５は、２Ｇ用インダクタ４の開口部の内側で、かつ２Ｇ用インダクタ４と同一の第２配線層３２に形成されている。
そのため、５Ｇ用インダクタを、２Ｇ用インダクタと同一平面上で、２Ｇ用インダクタの横に並べて配置する場合と比較して、半導体集積回路の面積を縮小することができる。また、面積が縮小されることにより、半導体集積回路のコストを低減することができる。
したがって、面積が小さく、かつコストの低い半導体集積回路を得ることができる。

なお、上記実施の形態１の半導体集積回路では、２Ｇ用アクティブ回路６および５Ｇ用アクティブ回路７をそれぞれ別の回路としたが、これに限定されない。
２Ｇ用アクティブ回路６および５Ｇ用アクティブ回路７を構成する素子の一部または全部を、２ＧＨｚおよび５ＧＨｚの周波数帯域に対応した広帯域のものに変えて、図２に示すように、２Ｇ・５Ｇ共用アクティブ回路８（共用アクティブ回路）を設けてもよい。
これにより、アクティブ回路の面積を縮小することができ、半導体集積回路の面積をさらに縮小することができる。

また、上記実施の形態１では、２Ｇ用インダクタ４および５Ｇ用インダクタ５の２つのスパイラルインダクタを用いて説明したが、これに限定されない。
例えば、２ＧＨｚおよび５ＧＨｚ以外の周波数帯域に対応した第３のスパイラルインダクタを第２配線層３２に形成し、２Ｇ用インダクタ４の外周、２Ｇ用インダクタ４と５Ｇ用インダクタ５との間、または５Ｇ用インダクタ５の内側に配置してもよい。
また、このとき、第３のスパイラルインダクタに接続されるアクティブ回路を、上記２Ｇ・５Ｇ共用アクティブ回路８と一体化してもよい。
これらの場合も、上記実施の形態１と同様の効果を奏することができる。

実施の形態２．
図３（ａ）は、この発明の実施の形態２に係る半導体集積回路を示す平面図である。また、図３（ｂ）は、図３（ａ）に示した半導体集積回路のＩＩ−ＩＩ線に沿った矢視断面図である。
図３（ａ）および図３（ｂ）において、例えばシリコン等で形成された半導体基板１上には、層間絶縁膜２を介して第１配線層３１が積層されている。第１配線層３１上には、層間絶縁膜２を介して第２配線層３２が積層されている。第２配線層３２上には、層間絶縁膜２を介して第３配線層３３が積層されている。

第１配線層３１には、２ＧＨｚの周波数帯域（第１の周波数帯域）に対応する金属製のスパイラルインダクタ４（第１スパイラルインダクタ、以下、「２Ｇ用インダクタ４」と称する）が形成されている。
第３配線層３３には、５ＧＨｚの周波数帯域（第２の周波数帯域）に対応する金属製のスパイラルインダクタ５（第２スパイラルインダクタ、以下、「５Ｇ用インダクタ５」と称する）が形成されている。

第２配線層３２には、２Ｇ用インダクタ４および５Ｇ用インダクタ５で発生する磁界の一部を遮断するためのシールド９（第１シールド）が形成されている。
シールド９は、例えばポリシリコン、銅、アルミニウム等の金属で構成され、所定の配線パターンを有している。また、シールド９は、グランドに接続されている。

ここで、２Ｇ用インダクタ４、５Ｇ用インダクタ５およびシールド９は、配線層の積層方向から見た場合に、互いに重なり合うように配置されている。
その他の構成については、前述の実施の形態１と同様であり、その説明を省略する。

この発明の実施の形態２に係る半導体集積回路によれば、２Ｇ用インダクタ４が形成された第１配線層３１と５Ｇ用インダクタ５が形成された第３配線層３３とは、シールド９が形成された第２配線層３２を介して積層されている。また、２Ｇ用インダクタ４、５Ｇ用インダクタ５およびシールド９は、配線層の積層方向から見た場合に、互いに重なり合うように配置されている。
そのため、５Ｇ用インダクタを、２Ｇ用インダクタと同一平面上で、２Ｇ用インダクタの横に並べて配置する場合と比較して、半導体集積回路の面積を縮小することができる。また、面積が縮小されることにより、半導体集積回路のコストを低減することができる。
したがって、面積が小さく、かつコストの低い半導体集積回路を得ることができる。

なお、上記実施の形態２の半導体集積回路では、２Ｇ用アクティブ回路６および５Ｇ用アクティブ回路７をそれぞれ別の回路としたが、これに限定されない。
前述した実施の形態１の場合と同様にして、図４に示すように、２Ｇ・５Ｇ共用アクティブ回路８を設けてもよい。
これにより、アクティブ回路の面積を縮小することができ、半導体集積回路の面積をさらに縮小することができる。

また、上記実施の形態２では、２Ｇ用インダクタ４および５Ｇ用インダクタ５の２つのスパイラルインダクタを用いて説明したが、これに限定されない。
例えば、第３配線層３３上にシールドが形成される第４配線層と、２ＧＨｚおよび５ＧＨｚ以外の周波数帯域に対応した第３のスパイラルインダクタが形成される第５配線層とを、それぞれ層間絶縁膜を介して積層してもよい。
このとき、２Ｇ用インダクタ４、５Ｇ用インダクタ５、第３のスパイラルインダクタ、シールド９および第４配線層のシールドは、配線層の積層方向から見た場合に、互いに重なり合うように配置されている。
この場合も、上記実施の形態２と同様の効果を奏することができる。

また、上記実施の形態２では、第１配線層３１に２Ｇ用インダクタ４が形成され、第３配線層３３に５Ｇ用インダクタ５が形成されている。ここで、２Ｇ用インダクタ４と５Ｇ用インダクタ５とがそれぞれ逆の配線層に形成された場合であっても、面積が小さく、かつコストの低い半導体集積回路を得ることができる。
しかしながら、一般的に、インダクタと半導体基板１との距離が短くなると、インダクタのＱ値が低下し、対応する周波数帯域の高いインダクタの方がこの影響を強く受ける。そのため、第１配線層３１に２Ｇ用インダクタ４が形成されるほうが適切だと考えられる。

また、上記実施の形態１および２において、半導体基板１と第１配線層３１との間に新たな配線層を設け、この配線層に磁界の一部を遮断するためのシールドを形成することにより、スパイラルインダクタのＱ値を上げることができる。

実施の形態３．
図５（ａ）は、この発明の実施の形態３に係る半導体集積回路を示す平面図である。また、図５（ｂ）は、図５（ａ）に示した半導体集積回路のＩＩＩ−ＩＩＩ線に沿った矢視断面図である。
図５（ａ）および図５（ｂ）において、例えばシリコン等で形成された半導体基板１上には、層間絶縁膜２を介して第１配線層３１が積層されている。第１配線層３１上には、層間絶縁膜２を介して第２配線層３２が積層されている。第２配線層３２上には、層間絶縁膜２を介して第３配線層３３が積層されている。第３配線層３３上には、層間絶縁膜２を介して第４配線層３４が積層されている。

第１配線層３１には、２Ｇ用インダクタ４および５Ｇ用インダクタ５で発生する磁界の一部を遮断するためのシールド１０（第２シールド）が形成されている。
シールド１０は、シールド９と同様に金属で構成され、所定の配線パターンを有している。また、シールド１０は、グランドに接続されている。

第２配線層３２、第３配線層３３および第４配線層３４は、前述した実施の形態２の第１配線層３１、第２配線層３２および第３配線層３３とそれぞれ同様の構成を有している（図３参照）。
また、半導体基板１の表面には、２ＧＨｚおよび５ＧＨｚの周波数帯域に対応した２Ｇ・５Ｇ共用アクティブ回路８が形成され、２Ｇ用インダクタ４および５Ｇ用インダクタ５と接続されている。

ここで、２Ｇ用インダクタ４、５Ｇ用インダクタ５、シールド９、シールド１０および２Ｇ・５Ｇ共用アクティブ回路８は、配線層の積層方向から見た場合に、互いに重なり合うように配置されている。
その他の構成については、前述の実施の形態２と同様であり、その説明を省略する。

この発明の実施の形態３に係る半導体集積回路によれば、半導体基板１の表面に設けられた２Ｇ・５Ｇ共用アクティブ回路８は、２Ｇ用インダクタ４、５Ｇ用インダクタ５、シールド９およびシールド１０と互いに重なり合うように配置されている。
そのため、半導体集積回路の面積を縮小することができる。また、面積が縮小されることにより、半導体集積回路のコストを低減することができる。

なお、上記実施の形態３では、半導体基板１の表面に２Ｇ・５Ｇ共用アクティブ回路８を形成するとしたが、これに限定されず、２Ｇ用アクティブ回路６および５Ｇ用アクティブ回路７が形成されてもよい。
この場合も、上記実施の形態３と同様の効果を奏することができる。

また、上記実施の形態３では、２Ｇ用インダクタ４と５Ｇ用インダクタ５とがそれぞれ異なる配線層に形成されている場合について説明したが、これに限定されない。２Ｇ用インダクタ４および５Ｇ用インダクタ５が同一の配線層に形成されている場合であっても、上記実施の形態３と同様の効果を奏することができる。

また、上記実施の形態１〜３では、インダクタとして、差動スパイラルインダクタを例に挙げて説明したが、単相のスパイラルインダクタを用いた場合であっても、同様の効果を奏することができる。

また、上記実施の形態１〜３では、スパイラルインダクタの形状が４角形のものを例に挙げて説明したが、例えば８角形や円形のスパイラルインダクタを用いた場合であっても、同様の効果を奏することができる。

また、上記実施の形態１〜３では、スパイラルインダクタを例に挙げて説明したが、半導体基板上に金属配線層により形成されるバランについても、同様の効果を奏することができる。

（ａ）は、この発明の実施の形態１に係る半導体集積回路を示す平面図であり、（ｂ）は、（ａ）に示した半導体集積回路のＩ−Ｉ線に沿った矢視断面図である。この発明の実施の形態１に係る半導体集積回路を示す別の平面図である。（ａ）は、この発明の実施の形態２に係る半導体集積回路を示す平面図であり、（ｂ）は、（ａ）に示した半導体集積回路のＩＩ−ＩＩ線に沿った矢視断面図である。この発明の実施の形態２に係る半導体集積回路を示す別の平面図である。（ａ）は、この発明の実施の形態３に係る半導体集積回路を示す平面図であり、（ｂ）は、（ａ）に示した半導体集積回路のＩＩＩ−ＩＩＩ線に沿った矢視断面図である。

符号の説明

１半導体基板、４２Ｇ用インダクタ（第１スパイラルインダクタ）、５５Ｇ用インダクタ（第２スパイラルインダクタ）、６２Ｇ用アクティブ回路（第１アクティブ回路）、７５Ｇ用アクティブ回路（第２アクティブ回路）、８２Ｇ・５Ｇ共用アクティブ回路（共用アクティブ回路）、９シールド（第１シールド）、１０シールド（第２シールド）、３１第１配線層、３２第２配線層、３３第３配線層、３４第４配線層。

Claims

半導体基板上に積層された複数の配線層と、
第１の周波数帯域に対応して、前記複数の配線層のうちの１つの配線層に形成された第１スパイラルインダクタと、
前記第１の周波数帯域よりも高い第２の周波数帯域に対応して、前記第１スパイラルインダクタが形成された配線層と同一の配線層に形成された第２スパイラルインダクタと、を備え、
前記第２スパイラルインダクタは、前記第１スパイラルインダクタの開口部の内側に形成されることを特徴とする半導体集積回路。
前記第１スパイラルインダクタおよび前記第２スパイラルインダクタが形成された配線層よりも前記半導体基板側に設けられた配線層に形成され、前記第１スパイラルインダクタおよび前記第２スパイラルインダクタで発生した磁界を遮断する第２シールドと、
前記半導体基板の表面に形成されるとともに前記第１スパイラルインダクタと接続された第１アクティブ回路と、
前記半導体基板の表面に形成されるとともに前記第２スパイラルインダクタと接続された第２アクティブ回路と、を備え、
前記第１スパイラルインダクタおよび前記第２スパイラルインダクタと、前記第２シールドと、前記第１アクティブ回路および前記第２アクティブ回路とは、配線層の積層方向から見た場合に、互いに重なり合っていることを特徴とする請求項１に記載の半導体集積回路。
半導体基板上に積層された複数の配線層と、
前記複数の配線層のうちの１つである第１配線層に形成された第１スパイラルインダクタと、
前記複数の配線層のうちの前記第１配線層とは異なる第３配線層に形成された第２スパイラルインダクタと、
前記複数の配線層のうちの前記第１配線層および前記第３配線層とは異なる第２配線層に形成され、前記第１スパイラルインダクタおよび前記第２スパイラルインダクタで発生した磁界を遮断する第１シールドと、を備え、
前記第１配線層と前記第３配線層とは、前記第２配線層を介して積層され、前記第１スパイラルインダクタと、前記第２スパイラルインダクタと、前記第１シールドとは、配線層の積層方向から見た場合に、互いに重なり合っていることを特徴とする半導体集積回路。
前記第１配線層よりも前記半導体基板側に設けられた配線層に形成され、前記第１スパイラルインダクタおよび前記第２スパイラルインダクタで発生した磁界を遮断する第２シールドと、
前記半導体基板の表面に形成されるとともに前記第１スパイラルインダクタと接続された第１アクティブ回路と、
前記半導体基板の表面に形成されるとともに前記第２スパイラルインダクタと接続された第２アクティブ回路と、を備え、
前記第１スパイラルインダクタおよび前記第２スパイラルインダクタと、前記第２シールドと、前記第１アクティブ回路および前記第２アクティブ回路とは、配線層の積層方向から見た場合に、互いに重なり合っていることを特徴とする請求項３に記載の半導体集積回路。
前記第１アクティブ回路の対応する周波数帯域と、前記第２アクティブ回路の対応する周波数帯域との双方に対応した回路素子を用いた共用アクティブ回路を備えたことを特徴とする請求項２または請求項４に記載の半導体集積回路。