JP4255141B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板に形成された機能セルを構成する最上のセル内配線層より上側に、シールド配線層を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
図６は従来例１の半導体装置の構成を概略的に示す平面図である。図７は図６中のIII −III 線に沿った断面図である。図６，図７において、１０１は半導体装置、１０２は半導体基板、１０３は半導体基板１０２に形成された、ＤＲＡＭやアナログ回路などが形成されている機能セル、１０４は機能セル１０３間を接続するセル間配線層である。
【０００３】
機能セル１０３において、１０５は機能セル１０３を構成するセル内配線層、１０６ａは半導体基板１０２とセル内配線層１０５との間に形成された第１の絶縁膜、１０６ｂはセル内配線層１０５間に形成された第２の絶縁膜、１０６ｃは最上のセル内配線層１０５上に形成された第３の絶縁膜、１０７ａは半導体基板１０２とセル内配線層１０５とを接続するためのコンタクトホール、１０７ｂは異なる層に形成されたセル内配線層１０５間を接続するためのスルーホールである。
【０００４】
このような従来の半導体装置１０１では、セル間配線層１０４を、機能セル１０３が形成されている領域以外の領域において、第３の絶縁膜１０６ｃ上に形成している。
なお、機能セル１０３が形成されている領域以外の領域に形成する配線層がセル間配線層１０４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。また、セル間配線層１０４を第３の絶縁膜１０６ｃ上に形成している場合について説明したが、その他の層に形成している場合もある。
【０００５】
また、図８は従来例２の半導体装置の構成を概略的に示す平面図である。図９は図８中のIV−IV線に沿った断面図である。図８、図９において、１１１は半導体装置、１１３は半導体基板１０２に形成された、ＤＲＡＭやアナログ回路などが形成されている機能セル、１１４は機能セル１１３間を接続するセル間配線層である。
【０００６】
機能セル１１３において、１１６ｃは最上のセル内配線層１０５とセル間配線層１１４との間に形成された第３の絶縁膜、１１６ｄはセル間配線層１１４上に形成された第４の絶縁膜である。
その他の構成要素は図６又は図７において、同一符号を付して示したものと同一あるいは同等である。
【０００７】
このような従来の半導体装置１１１では、セル間配線層１１４を、予め機能セル１１３の内部において、第３の絶縁膜１１６ｃ上に形成している。
なお、機能セル１１３の内部に予め形成する配線層がセル間配線層１１４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。また、セル間配線層１１４を第３の絶縁膜１１６ｃ上に形成している場合について説明したが、その他の層に形成している場合もある。
【０００８】
また、本願発明の関連技術として、特開昭６０−２２４２４４号公報、特開平３−２６３３５５号公報、特開平４−６９９５０号公報、特開昭６３−２４４８７７号公報及び特開平１−１６４０４８号公報に開示されている技術があるが、いずれも以下に説明する本願発明の特徴を開示していない。
【０００９】
【発明が解決しようとする課題】
以上のように、従来例１の半導体装置では、セル間配線層１０４などを、機能セル１０３が形成されている領域以外の領域に形成しているため、セル間配線層１０４などが長くなり、動作速度の遅延が生じるという課題があった。
【００１０】
また、従来例２の半導体装置は、セル間配線層１１４などを、予め機能セル１１３の内部に形成するものであるため、機能セル１１３を構成するセル内配線１０５の配線構造によっては、セル間配線層１１４などを形成することができないという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、動作速度の遅延が緩和された半導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板に形成された機能セルと、機能セルの上方に形成されたシールド配線層と、シールド配線層および機能セルの上方に形成され、機能セル間を電気的に接続するセル間配線層とを有し、機能セルは、電位振幅が電源電位の絶対値より小さい第１信号を伝送する第１配線層が形成された第１部位と、第１信号以外の第２信号を伝送する第２配線層が形成された第２部位とを備え、シールド配線層は、第１配線層が形成されている領域の全面を覆う態様で、第１配線層のうち最上層に位置する第１最上配線層の上に形成され、セル間配線層は、平面的にシールド配線層を横切るとともに第２配線層のうち最上層に位置する第２最上配線層を横切るように形成され、第２部位では、第２最上配線層とセル間配線層とが平面的に重なる領域においてシールド配線層が形成されていない領域が存在し、第１部位では、第１最上配線層とセル間配線層とが平面的に重なる領域を覆うようにシールド配線層が形成された領域が存在するものである。
【００１３】
この発明に係る半導体装置は、第１最上配線層は所定の絶縁膜上に形成され、第２部位では、シールド配線層は、所定の絶縁膜上に形成された部分を含むものである。
【００１４】
この発明に係る半導体装置は、機能セルを、メモリまたはアナログ回路としたものである。
【００１５】
この発明に係る半導体装置は、シールド配線層を、機能セルが形成されている領域以外の領域において接地電位または電源電位に接続したものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置の構成を示す平面図である。図２は図１中のＩ−Ｉ線に沿った断面図である。図１，図２において、１は半導体装置、２は半導体基板、３は半導体基板２に形成された、ＤＲＡＭ（メモリ）やアナログ回路などが形成されている機能セル、４は機能セル３間を接続するセル間配線層である。
【００１９】
機能セル３において、５は機能セル３を構成するセル内配線層、６ａは半導体基板２とセル内配線層５との間に形成された第１の絶縁膜、６ｂはセル内配線層５間に形成された第２の絶縁膜、６ｃは最上のセル内配線層５上に形成された第３の絶縁膜、７ａは半導体基板２とセル内配線層５とを接続するためのコンタクトホール、７ｂは異なる層に形成されたセル内配線層５間を接続するための第１のスルーホールである。
【００２０】
また、８は機能セル３を構成する最上のセル内配線層５より上側に、機能セル３を覆うように形成され、一定電位の配線層に接続されたシールド配線層、９はシールド配線層８とセル間配線層４との間に形成された第４の絶縁膜、１０はシールド配線層８を電源配線層やグランド配線層などの一定の電位の配線層に接続するための第２のスルーホールである。
【００２１】
このような実施の形態１による半導体装置１では、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように、第３の絶縁膜６ｃ上に形成している。そして、シールド配線層８を、第２のスルーホール１０を介して、機能セル３が形成されている領域以外の領域で電源配線層やグランド配線層などの一定の電位の配線層に接続している。電源配線層やグランド配線層などの一定の電位の配線層は、設計に依存した任意の層に形成されている。
【００２２】
また、このような実施の形態１による半導体装置１では、セル間配線層４を、機能セル３が形成されている領域を横切るように、第４の絶縁膜９上に形成している。
なお、機能セル３が形成されている領域を横切るように形成する配線層がセル間配線層４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。
【００２３】
次にこの発明の実施の形態１による半導体装置の製造方法について説明する。図３はこの発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【００２４】
半導体装置１を製造する場合、先ず、半導体基板２に機能セル３を形成する（図３（Ａ））。この実施の形態１では、半導体基板２中に機能セル３を構成するトランジスタなどを形成した後、半導体基板２上に第１の絶縁膜６ａを形成し、第１の絶縁膜６ａ上にセル内配線層５及び第２の絶縁膜６ｂを交互に形成し、最上のセル内配線層５上に第３の絶縁膜６ｃを形成する。その際、第１の絶縁膜６ａには半導体基板２とセル内配線層５とを接続するコンタクトホール７ａを形成し、第２の絶縁膜６ｂには異なる層に形成されたセル内配線層５間を接続するための第１のスルーホール７ｂを形成する。
【００２５】
その後、機能セル３を構成する最上のセル内配線層５より上側に、機能セル３を覆うようにシールド配線層８を形成する（図３（Ｂ））。この実施の形態１では、第３の絶縁膜６ｃ上に、機能セル３が形成されている領域の全面を覆うようにシールド配線層８を形成する。
【００２６】
その後、機能セル３が形成されている領域を横切るように、セル間配線層４を形成する（図３（Ｃ））。この実施の形態１では、シールド配線層８上に第４の絶縁膜９を形成した後、第４の絶縁膜９上にセル間配線層４を形成する。
【００２７】
また、この実施の形態１では、シールド配線層８を電源配線層やグランド配線層などの一定の電位の配線層に第２のスルーホール１０を介して接続するため、シールド配線層８を下層の配線層と接続する場合には、シールド配線層８の形成工程以前に第２のスルーホール１０を形成し、シールド配線層８を上層の配線層と接続する場合には、シールド配線層８の形成工程以後に第２のスルーホール１０を形成する。
【００２８】
以上のように、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように、機能セル３を構成する最上のセル内配線層５より上側に形成し、一定電位の配線層に接続しているため、セル内配線層５が十分にシールドされる。このため、セル間配線層４などを、機能セル３が形成されている領域に形成されたシールド配線層８より上側に形成することができる。従って、セル間配線層４などが短くなり、動作速度の遅延が緩和されるという効果が得られる。
【００２９】
また、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように形成しているため、機能セル３を構成するセル内配線５がいかなる配線構造であっても、セル間配線層４などをシールド配線層８より上側に形成することができる効果が得られる。
【００３０】
また、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように形成しているため、シールド配線層８より上層に形成される配線層や絶縁膜の平坦性が良くなるという効果が得られる。
【００３１】
また、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域以外の領域で一定の電位の配線層に接続しているため、機能セル３を構成するセル内配線の配線構造を考慮することなく、シールド配線層８を一定の電位の配線層に接続することができる効果が得られる。
【００３２】
また、この実施の形態１によれば、機能セル３として、ＤＲＡＭが形成されているものを用いる場合には、機能セル３が大面積となるため、セル間配線層４などを、機能セル３が形成されている領域に形成されたシールド配線層８より上側に形成することにより、半導体装置１の面積を小さくすることができる効果が得られる。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２による半導体装置の構成を示す平面図である。図５は図４中のII−II線に沿った断面図である。図４，図５において、１１は半導体装置、１３は半導体基板２に形成された、ＤＲＡＭ（メモリ）やアナログ回路などが形成されている機能セル、１４は機能セル１３間を接続するセル間配線層である。
【００３４】
機能セル１３において、１５は機能セル１３を構成するセル内配線層であり、セル内配線層１５のうち、１５ａはセンシティブな信号を伝送するセル内配線層、１５ｂはセンシティブな信号以外の信号を伝送するセル内配線層である。
また、１８は機能セル３を構成する最上のセル内配線層５より上側に、機能セル１３を覆うように形成され、一定電位の配線層に接続されたシールド配線層である。
その他の構成要素は図１又は図２において、同一符号を付して示したものと同一あるいは同等である。
【００３５】
センシティブな信号とは、周囲の信号の影響を受け易い電位振幅の小さい信号である。具体的には、ＤＲＡＭにおける読み出し信号がセンシティブな信号といえるが、ここでは、電位振幅が電源電位の絶対値より小さく信号をセンシティブな信号とする。
【００３６】
このような実施の形態２による半導体装置１１では、シールド配線層１８を、機能セル１３が形成されている領域のうちセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域の全面を覆うように、第３の絶縁膜６ｃ上に形成している。そして、シールド配線層１８を、第２のスルーホール１０を介して、機能セル１３が形成されている領域以外の領域で電源配線層やグランド配線層などの一定の電位の配線層に接続している。電源配線層やグランド配線層などの一定の電位の配線層は、設計に依存した任意の層に形成されている。
【００３７】
また、このような実施の形態２による半導体装置１１では、セル間配線層１４を、機能セル１３が形成されている領域を横切るように、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域では第４の絶縁膜９上に形成し、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域以外の領域では第３の絶縁膜６ｃ上に形成している。
なお、セル間配線層１４を、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域以外の領域において第３の絶縁膜６ｃ上に形成する場合について説明したが、他の層に形成する場合もある。また、機能セル１３が形成されている領域を横切るように形成する配線層がセル間配線層１４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。
【００３８】
この発明の実施の形態２による半導体装置の製造方法は実施の形態１の場合と同様である。
【００３９】
以上のように、この実施の形態２によれば、シールド配線層１８を、機能セル１３が形成されている領域のうちセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域の全面を覆うように、機能セル１３を構成する最上のセル内配線層１５より上側に形成し、一定電位の配線層に接続しているため、センシティブな信号を伝送するセル内配線層１５ａが十分にシールドされる。このため、セル間配線層１４などを、周囲の信号の影響を受け易いセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域に形成されたシールド配線層１８より上側に形成することができる。従って、セル間配線層１４などが短くなり、動作速度の遅延が緩和されるという効果が得られる。
【００４０】
また、この実施の形態２によれば、シールド配線層１８を、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域にのみ形成しているため、セル間配線層１４などを、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域以外の領域おいて、設計に依存した任意の層に形成することができる効果が得られる。
【００４１】
また、この実施の形態２によれば、シールド配線層１８を、機能セル１３が形成されている領域のうちセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域の全面を覆うように形成しているため、機能セル１３を構成するセル内配線層１５がいかなる配線構造であっても、セル間配線層１４などをシールド配線層８より上側に形成することができる効果が得られる。
【００４２】
また、この実施の形態２によれば、シールド配線層１８を、機能セル１３が形成されている領域以外の領域で一定の電位の配線層に接続しているため、機能セル１３を構成するセル内配線層１５の配線構造を考慮することなく、シールド配線層１８を一定の電位の配線層に接続することができる効果が得られる。
【００４３】
また、この実施の形態２によれば、機能セル１３として、ＤＲＡＭが形成されているものを用いる場合には、機能セル１３が大面積となるため、セル間配線層１４などを、機能セル１３が形成されている領域に形成されたシールド配線層１８より上側に形成することにより、半導体装置１１の面積を小さくすることができる効果が得られる。
【００４４】
なお、上述した実施の形態１及び実施の形態２では、シールド配線層を１層形成する場合について説明したが、シールド配線層を複数層形成する場合であっても、同様の効果が得られる。特に、シールド配線層を１層形成しただけではシールドが難しい場合には、シールド配線層を複数層形成することが有効である。
【００４５】
【発明の効果】
以上のように、この発明によれば、シールド配線層は、第１配線層が形成されている領域の全面を覆う態様で、第１配線層のうち最上層に位置する第１最上配線層の上に形成されて、第１最上配線層とセル間配線層とが平面的に重なる領域を覆うようにシールド配線層が形成された領域が存在するので、電位振幅が電源電位の絶対値より小さい第１信号を伝送する第１配線層がシールドされる。このため、第１部位では、セル間配線層を、平面的にシールド配線層を横切るように形成することができて、セル間配線層をより短くして動作速度の遅延が緩和されるという効果が得られる。また、第２部位では、第２最上配線層とセル間配線層とが平面的に重なる領域において、シールド配線層が形成されていない領域が存在するので、セル間配線層を、設計に依存した任意の層に形成することができるという効果が得られる。さらに、シールド配線層が、第１配線層が形成されている領域の全面を覆う態様で形成されていることで、機能セルの第１配線層がいかなる配線構造であっても、セル間配線層などをシールド配線より上側に形成することができる効果がある。
【００４６】
そのようなセル間配線層として、第２配線層が形成されている第２部位では、第１最上配線層が形成されている所定の絶縁膜上に形成された部分を含むようにしてもよい。
【００４７】
この発明によれば、機能セルを、メモリまたはアナログ回路としたものなので、セル間配線層を、シールド配線層より上側に形成することにより、半導体装置の面積を小さくすることができる効果がある。
【００４８】
この発明によれば、シールド配線層を、機能セルが形成されている領域以外の領域において接地電位または電源電位に接続しているので、機能セルを構成するセル内配線の配線構造を考慮することなく、シールド配線層を一定の電位に接続することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の構成を示す平面図である。
【図２】 図１中のＩ−Ｉ線に沿った断面図である。
【図３】 この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図４】 この発明の実施の形態２による半導体装置の構成を示す平面図である。
【図５】 図４中のII−II線に沿った断面図である。
【図６】 従来例１の半導体装置の構成を概略的に示す平面図である。
【図７】 図６中のIII −III 線に沿った断面図である。
【図８】 従来例２の半導体装置の構成を概略的に示す平面図である。
【図９】 図８中のIV−IV線に沿った断面図である。
【符号の説明】
１，１１ 半導体装置、２ 半導体基板、３，１３ 機能セル、５，１５，１５ａ，１５ｂ セル内配線層、８，１８ シールド配線層。
【発明の属する技術分野】
この発明は、半導体基板に形成された機能セルを構成する最上のセル内配線層より上側に、シールド配線層を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
図６は従来例１の半導体装置の構成を概略的に示す平面図である。図７は図６中のIII −III 線に沿った断面図である。図６，図７において、１０１は半導体装置、１０２は半導体基板、１０３は半導体基板１０２に形成された、ＤＲＡＭやアナログ回路などが形成されている機能セル、１０４は機能セル１０３間を接続するセル間配線層である。
【０００３】
機能セル１０３において、１０５は機能セル１０３を構成するセル内配線層、１０６ａは半導体基板１０２とセル内配線層１０５との間に形成された第１の絶縁膜、１０６ｂはセル内配線層１０５間に形成された第２の絶縁膜、１０６ｃは最上のセル内配線層１０５上に形成された第３の絶縁膜、１０７ａは半導体基板１０２とセル内配線層１０５とを接続するためのコンタクトホール、１０７ｂは異なる層に形成されたセル内配線層１０５間を接続するためのスルーホールである。
【０００４】
このような従来の半導体装置１０１では、セル間配線層１０４を、機能セル１０３が形成されている領域以外の領域において、第３の絶縁膜１０６ｃ上に形成している。
なお、機能セル１０３が形成されている領域以外の領域に形成する配線層がセル間配線層１０４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。また、セル間配線層１０４を第３の絶縁膜１０６ｃ上に形成している場合について説明したが、その他の層に形成している場合もある。
【０００５】
また、図８は従来例２の半導体装置の構成を概略的に示す平面図である。図９は図８中のIV−IV線に沿った断面図である。図８、図９において、１１１は半導体装置、１１３は半導体基板１０２に形成された、ＤＲＡＭやアナログ回路などが形成されている機能セル、１１４は機能セル１１３間を接続するセル間配線層である。
【０００６】
機能セル１１３において、１１６ｃは最上のセル内配線層１０５とセル間配線層１１４との間に形成された第３の絶縁膜、１１６ｄはセル間配線層１１４上に形成された第４の絶縁膜である。
その他の構成要素は図６又は図７において、同一符号を付して示したものと同一あるいは同等である。
【０００７】
このような従来の半導体装置１１１では、セル間配線層１１４を、予め機能セル１１３の内部において、第３の絶縁膜１１６ｃ上に形成している。
なお、機能セル１１３の内部に予め形成する配線層がセル間配線層１１４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。また、セル間配線層１１４を第３の絶縁膜１１６ｃ上に形成している場合について説明したが、その他の層に形成している場合もある。
【０００８】
また、本願発明の関連技術として、特開昭６０−２２４２４４号公報、特開平３−２６３３５５号公報、特開平４−６９９５０号公報、特開昭６３−２４４８７７号公報及び特開平１−１６４０４８号公報に開示されている技術があるが、いずれも以下に説明する本願発明の特徴を開示していない。
【０００９】
【発明が解決しようとする課題】
以上のように、従来例１の半導体装置では、セル間配線層１０４などを、機能セル１０３が形成されている領域以外の領域に形成しているため、セル間配線層１０４などが長くなり、動作速度の遅延が生じるという課題があった。
【００１０】
また、従来例２の半導体装置は、セル間配線層１１４などを、予め機能セル１１３の内部に形成するものであるため、機能セル１１３を構成するセル内配線１０５の配線構造によっては、セル間配線層１１４などを形成することができないという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、動作速度の遅延が緩和された半導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板に形成された機能セルと、機能セルの上方に形成されたシールド配線層と、シールド配線層および機能セルの上方に形成され、機能セル間を電気的に接続するセル間配線層とを有し、機能セルは、電位振幅が電源電位の絶対値より小さい第１信号を伝送する第１配線層が形成された第１部位と、第１信号以外の第２信号を伝送する第２配線層が形成された第２部位とを備え、シールド配線層は、第１配線層が形成されている領域の全面を覆う態様で、第１配線層のうち最上層に位置する第１最上配線層の上に形成され、セル間配線層は、平面的にシールド配線層を横切るとともに第２配線層のうち最上層に位置する第２最上配線層を横切るように形成され、第２部位では、第２最上配線層とセル間配線層とが平面的に重なる領域においてシールド配線層が形成されていない領域が存在し、第１部位では、第１最上配線層とセル間配線層とが平面的に重なる領域を覆うようにシールド配線層が形成された領域が存在するものである。
【００１３】
この発明に係る半導体装置は、第１最上配線層は所定の絶縁膜上に形成され、第２部位では、シールド配線層は、所定の絶縁膜上に形成された部分を含むものである。
【００１４】
この発明に係る半導体装置は、機能セルを、メモリまたはアナログ回路としたものである。
【００１５】
この発明に係る半導体装置は、シールド配線層を、機能セルが形成されている領域以外の領域において接地電位または電源電位に接続したものである。
【００１８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置の構成を示す平面図である。図２は図１中のＩ−Ｉ線に沿った断面図である。図１，図２において、１は半導体装置、２は半導体基板、３は半導体基板２に形成された、ＤＲＡＭ（メモリ）やアナログ回路などが形成されている機能セル、４は機能セル３間を接続するセル間配線層である。
【００１９】
機能セル３において、５は機能セル３を構成するセル内配線層、６ａは半導体基板２とセル内配線層５との間に形成された第１の絶縁膜、６ｂはセル内配線層５間に形成された第２の絶縁膜、６ｃは最上のセル内配線層５上に形成された第３の絶縁膜、７ａは半導体基板２とセル内配線層５とを接続するためのコンタクトホール、７ｂは異なる層に形成されたセル内配線層５間を接続するための第１のスルーホールである。
【００２０】
また、８は機能セル３を構成する最上のセル内配線層５より上側に、機能セル３を覆うように形成され、一定電位の配線層に接続されたシールド配線層、９はシールド配線層８とセル間配線層４との間に形成された第４の絶縁膜、１０はシールド配線層８を電源配線層やグランド配線層などの一定の電位の配線層に接続するための第２のスルーホールである。
【００２１】
このような実施の形態１による半導体装置１では、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように、第３の絶縁膜６ｃ上に形成している。そして、シールド配線層８を、第２のスルーホール１０を介して、機能セル３が形成されている領域以外の領域で電源配線層やグランド配線層などの一定の電位の配線層に接続している。電源配線層やグランド配線層などの一定の電位の配線層は、設計に依存した任意の層に形成されている。
【００２２】
また、このような実施の形態１による半導体装置１では、セル間配線層４を、機能セル３が形成されている領域を横切るように、第４の絶縁膜９上に形成している。
なお、機能セル３が形成されている領域を横切るように形成する配線層がセル間配線層４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。
【００２３】
次にこの発明の実施の形態１による半導体装置の製造方法について説明する。図３はこの発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【００２４】
半導体装置１を製造する場合、先ず、半導体基板２に機能セル３を形成する（図３（Ａ））。この実施の形態１では、半導体基板２中に機能セル３を構成するトランジスタなどを形成した後、半導体基板２上に第１の絶縁膜６ａを形成し、第１の絶縁膜６ａ上にセル内配線層５及び第２の絶縁膜６ｂを交互に形成し、最上のセル内配線層５上に第３の絶縁膜６ｃを形成する。その際、第１の絶縁膜６ａには半導体基板２とセル内配線層５とを接続するコンタクトホール７ａを形成し、第２の絶縁膜６ｂには異なる層に形成されたセル内配線層５間を接続するための第１のスルーホール７ｂを形成する。
【００２５】
その後、機能セル３を構成する最上のセル内配線層５より上側に、機能セル３を覆うようにシールド配線層８を形成する（図３（Ｂ））。この実施の形態１では、第３の絶縁膜６ｃ上に、機能セル３が形成されている領域の全面を覆うようにシールド配線層８を形成する。
【００２６】
その後、機能セル３が形成されている領域を横切るように、セル間配線層４を形成する（図３（Ｃ））。この実施の形態１では、シールド配線層８上に第４の絶縁膜９を形成した後、第４の絶縁膜９上にセル間配線層４を形成する。
【００２７】
また、この実施の形態１では、シールド配線層８を電源配線層やグランド配線層などの一定の電位の配線層に第２のスルーホール１０を介して接続するため、シールド配線層８を下層の配線層と接続する場合には、シールド配線層８の形成工程以前に第２のスルーホール１０を形成し、シールド配線層８を上層の配線層と接続する場合には、シールド配線層８の形成工程以後に第２のスルーホール１０を形成する。
【００２８】
以上のように、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように、機能セル３を構成する最上のセル内配線層５より上側に形成し、一定電位の配線層に接続しているため、セル内配線層５が十分にシールドされる。このため、セル間配線層４などを、機能セル３が形成されている領域に形成されたシールド配線層８より上側に形成することができる。従って、セル間配線層４などが短くなり、動作速度の遅延が緩和されるという効果が得られる。
【００２９】
また、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように形成しているため、機能セル３を構成するセル内配線５がいかなる配線構造であっても、セル間配線層４などをシールド配線層８より上側に形成することができる効果が得られる。
【００３０】
また、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域の全面を覆うように形成しているため、シールド配線層８より上層に形成される配線層や絶縁膜の平坦性が良くなるという効果が得られる。
【００３１】
また、この実施の形態１によれば、シールド配線層８を、機能セル３が形成されている領域以外の領域で一定の電位の配線層に接続しているため、機能セル３を構成するセル内配線の配線構造を考慮することなく、シールド配線層８を一定の電位の配線層に接続することができる効果が得られる。
【００３２】
また、この実施の形態１によれば、機能セル３として、ＤＲＡＭが形成されているものを用いる場合には、機能セル３が大面積となるため、セル間配線層４などを、機能セル３が形成されている領域に形成されたシールド配線層８より上側に形成することにより、半導体装置１の面積を小さくすることができる効果が得られる。
【００３３】
実施の形態２．
図４はこの発明の実施の形態２による半導体装置の構成を示す平面図である。図５は図４中のII−II線に沿った断面図である。図４，図５において、１１は半導体装置、１３は半導体基板２に形成された、ＤＲＡＭ（メモリ）やアナログ回路などが形成されている機能セル、１４は機能セル１３間を接続するセル間配線層である。
【００３４】
機能セル１３において、１５は機能セル１３を構成するセル内配線層であり、セル内配線層１５のうち、１５ａはセンシティブな信号を伝送するセル内配線層、１５ｂはセンシティブな信号以外の信号を伝送するセル内配線層である。
また、１８は機能セル３を構成する最上のセル内配線層５より上側に、機能セル１３を覆うように形成され、一定電位の配線層に接続されたシールド配線層である。
その他の構成要素は図１又は図２において、同一符号を付して示したものと同一あるいは同等である。
【００３５】
センシティブな信号とは、周囲の信号の影響を受け易い電位振幅の小さい信号である。具体的には、ＤＲＡＭにおける読み出し信号がセンシティブな信号といえるが、ここでは、電位振幅が電源電位の絶対値より小さく信号をセンシティブな信号とする。
【００３６】
このような実施の形態２による半導体装置１１では、シールド配線層１８を、機能セル１３が形成されている領域のうちセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域の全面を覆うように、第３の絶縁膜６ｃ上に形成している。そして、シールド配線層１８を、第２のスルーホール１０を介して、機能セル１３が形成されている領域以外の領域で電源配線層やグランド配線層などの一定の電位の配線層に接続している。電源配線層やグランド配線層などの一定の電位の配線層は、設計に依存した任意の層に形成されている。
【００３７】
また、このような実施の形態２による半導体装置１１では、セル間配線層１４を、機能セル１３が形成されている領域を横切るように、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域では第４の絶縁膜９上に形成し、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域以外の領域では第３の絶縁膜６ｃ上に形成している。
なお、セル間配線層１４を、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域以外の領域において第３の絶縁膜６ｃ上に形成する場合について説明したが、他の層に形成する場合もある。また、機能セル１３が形成されている領域を横切るように形成する配線層がセル間配線層１４である場合について説明したが、Ｉ／Ｏセルに接続する配線層、電源配線層、グランド配線層などである場合もある。
【００３８】
この発明の実施の形態２による半導体装置の製造方法は実施の形態１の場合と同様である。
【００３９】
以上のように、この実施の形態２によれば、シールド配線層１８を、機能セル１３が形成されている領域のうちセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域の全面を覆うように、機能セル１３を構成する最上のセル内配線層１５より上側に形成し、一定電位の配線層に接続しているため、センシティブな信号を伝送するセル内配線層１５ａが十分にシールドされる。このため、セル間配線層１４などを、周囲の信号の影響を受け易いセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域に形成されたシールド配線層１８より上側に形成することができる。従って、セル間配線層１４などが短くなり、動作速度の遅延が緩和されるという効果が得られる。
【００４０】
また、この実施の形態２によれば、シールド配線層１８を、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域にのみ形成しているため、セル間配線層１４などを、センシティブな信号を伝送するセル内配線層１５ａが形成されている領域以外の領域おいて、設計に依存した任意の層に形成することができる効果が得られる。
【００４１】
また、この実施の形態２によれば、シールド配線層１８を、機能セル１３が形成されている領域のうちセンシティブな信号を伝送するセル内配線層１５ａが形成されている領域の全面を覆うように形成しているため、機能セル１３を構成するセル内配線層１５がいかなる配線構造であっても、セル間配線層１４などをシールド配線層８より上側に形成することができる効果が得られる。
【００４２】
また、この実施の形態２によれば、シールド配線層１８を、機能セル１３が形成されている領域以外の領域で一定の電位の配線層に接続しているため、機能セル１３を構成するセル内配線層１５の配線構造を考慮することなく、シールド配線層１８を一定の電位の配線層に接続することができる効果が得られる。
【００４３】
また、この実施の形態２によれば、機能セル１３として、ＤＲＡＭが形成されているものを用いる場合には、機能セル１３が大面積となるため、セル間配線層１４などを、機能セル１３が形成されている領域に形成されたシールド配線層１８より上側に形成することにより、半導体装置１１の面積を小さくすることができる効果が得られる。
【００４４】
なお、上述した実施の形態１及び実施の形態２では、シールド配線層を１層形成する場合について説明したが、シールド配線層を複数層形成する場合であっても、同様の効果が得られる。特に、シールド配線層を１層形成しただけではシールドが難しい場合には、シールド配線層を複数層形成することが有効である。
【００４５】
【発明の効果】
以上のように、この発明によれば、シールド配線層は、第１配線層が形成されている領域の全面を覆う態様で、第１配線層のうち最上層に位置する第１最上配線層の上に形成されて、第１最上配線層とセル間配線層とが平面的に重なる領域を覆うようにシールド配線層が形成された領域が存在するので、電位振幅が電源電位の絶対値より小さい第１信号を伝送する第１配線層がシールドされる。このため、第１部位では、セル間配線層を、平面的にシールド配線層を横切るように形成することができて、セル間配線層をより短くして動作速度の遅延が緩和されるという効果が得られる。また、第２部位では、第２最上配線層とセル間配線層とが平面的に重なる領域において、シールド配線層が形成されていない領域が存在するので、セル間配線層を、設計に依存した任意の層に形成することができるという効果が得られる。さらに、シールド配線層が、第１配線層が形成されている領域の全面を覆う態様で形成されていることで、機能セルの第１配線層がいかなる配線構造であっても、セル間配線層などをシールド配線より上側に形成することができる効果がある。
【００４６】
そのようなセル間配線層として、第２配線層が形成されている第２部位では、第１最上配線層が形成されている所定の絶縁膜上に形成された部分を含むようにしてもよい。
【００４７】
この発明によれば、機能セルを、メモリまたはアナログ回路としたものなので、セル間配線層を、シールド配線層より上側に形成することにより、半導体装置の面積を小さくすることができる効果がある。
【００４８】
この発明によれば、シールド配線層を、機能セルが形成されている領域以外の領域において接地電位または電源電位に接続しているので、機能セルを構成するセル内配線の配線構造を考慮することなく、シールド配線層を一定の電位に接続することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の構成を示す平面図である。
【図２】 図１中のＩ−Ｉ線に沿った断面図である。
【図３】 この発明の実施の形態１による半導体装置の製造工程を示す断面図である。
【図４】 この発明の実施の形態２による半導体装置の構成を示す平面図である。
【図５】 図４中のII−II線に沿った断面図である。
【図６】 従来例１の半導体装置の構成を概略的に示す平面図である。
【図７】 図６中のIII −III 線に沿った断面図である。
【図８】 従来例２の半導体装置の構成を概略的に示す平面図である。
【図９】 図８中のIV−IV線に沿った断面図である。
【符号の説明】
１，１１ 半導体装置、２ 半導体基板、３，１３ 機能セル、５，１５，１５ａ，１５ｂ セル内配線層、８，１８ シールド配線層。
Claims (4)
- 半導体基板に形成された機能セルと、
前記機能セルの上方に形成されたシールド配線層と、
前記シールド配線層および前記機能セルの上方に形成され、前記機能セル間を電気的に接続するセル間配線層と
を有し、
前記機能セルは、
電位振幅が電源電位の絶対値より小さい第１信号を伝送する第１配線層が形成された第１部位と、
前記第１信号以外の第２信号を伝送する第２配線層が形成された第２部位と
を備え、
前記シールド配線層は、前記第１配線層が形成されている領域の全面を覆う態様で、前記第１配線層のうち最上層に位置する第１最上配線層の上に形成され、
前記セル間配線層は、平面的に前記シールド配線層を横切るとともに前記第２配線層のうち最上層に位置する第２最上配線層を横切るように形成され、
前記第２部位では、前記第２最上配線層と前記セル間配線層とが平面的に重なる領域において前記シールド配線層が形成されていない領域が存在し、
前記第１部位では、前記第１最上配線層と前記セル間配線層とが平面的に重なる領域を覆うように前記シールド配線層が形成された領域が存在する、半導体装置。 - 前記第１最上配線層は所定の絶縁膜上に形成され、
前記第２部位では、前記シールド配線層は前記所定の絶縁膜上に形成された部分を含む、請求項１記載の半導体装置。 - 前記機能セルは、メモリまたはアナログ回路である、請求項１または２に記載の半導体装置。
- 前記シールド配線層は、前記機能セルが形成されている領域以外の領域において、接地電位または電源電位に接続された、請求項１〜３のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02117798A JP4255141B2 (ja) | 1998-02-02 | 1998-02-02 | 半導体装置 |
| US09/099,327 US6380567B1 (en) | 1998-02-02 | 1998-06-18 | Semiconductor device and fabrication method thereof |
| TW087109919A TW416127B (en) | 1998-02-02 | 1998-06-19 | Semiconductor device and manufacture thereof |
| KR1019980037689A KR100277250B1 (ko) | 1998-02-02 | 1998-09-12 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02117798A JP4255141B2 (ja) | 1998-02-02 | 1998-02-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220030A JPH11220030A (ja) | 1999-08-10 |
| JP4255141B2 true JP4255141B2 (ja) | 2009-04-15 |
Family
ID=12047664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02117798A Expired - Lifetime JP4255141B2 (ja) | 1998-02-02 | 1998-02-02 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6380567B1 (ja) |
| JP (1) | JP4255141B2 (ja) |
| KR (1) | KR100277250B1 (ja) |
| TW (1) | TW416127B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7457401A (en) * | 2000-06-21 | 2002-01-02 | Hitachi Maxell, Ltd. | Semiconductor chip and semiconductor device using the semiconductor chip |
| JP5551480B2 (ja) | 2010-03-24 | 2014-07-16 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US9831924B2 (en) * | 2015-03-30 | 2017-11-28 | Renesas Electronics Corporation | Non-contact communication apparatus and system using the same |
| KR102459245B1 (ko) | 2022-07-21 | 2022-10-26 | 이루미 | 무선통신 네트워크를 활용하여 검출된 뇌파 신호를 상대방과 뇌파 통신을 할 수 있도록 전송하는 시스템 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224244A (ja) | 1984-04-20 | 1985-11-08 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS63244877A (ja) | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPH01164048A (ja) | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPH03263355A (ja) | 1990-03-13 | 1991-11-22 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0469950A (ja) | 1990-07-10 | 1992-03-05 | Nec Corp | 半導体装置 |
| US6166403A (en) * | 1997-11-12 | 2000-12-26 | Lsi Logic Corporation | Integrated circuit having embedded memory with electromagnetic shield |
-
1998
- 1998-02-02 JP JP02117798A patent/JP4255141B2/ja not_active Expired - Lifetime
- 1998-06-18 US US09/099,327 patent/US6380567B1/en not_active Expired - Lifetime
- 1998-06-19 TW TW087109919A patent/TW416127B/zh not_active IP Right Cessation
- 1998-09-12 KR KR1019980037689A patent/KR100277250B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11220030A (ja) | 1999-08-10 |
| US6380567B1 (en) | 2002-04-30 |
| TW416127B (en) | 2000-12-21 |
| KR100277250B1 (ko) | 2001-02-01 |
| KR19990071391A (ko) | 1999-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050202 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070906 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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