JP2013531369A - 半導電性基板上の高ｑ縦型リボンインダクタ - Google Patents

Abstract

半導体デバイスを製造する方法及びそれによるデバイスが提供される。半導体デバイス（１００）は、互いに反対側の第１及び第２の表面（１０２ａ、１０２ｂ）を有する半導体基板（１０２）を含む。当該デバイスは更に、前記第１の表面に配置された平面インダクタ素子（１０３）を含む。平面インダクタ素子（１０３）は、曲がりくねった経路に沿って延在して複数の巻線（１０４）を画成する自立した導電体を有し、該導電体は幅と高さとを有し、高さ対幅（ＨＷ）比が実質的に１より大きい。

Description

本発明は、半導体基板上のインダクタ及びその形成方法に関し、より具体的には、高い品質係数を有する半導電性基板上の縦型リボンインダクタに関する。

シリコンベースの集積回路における従来のインダクタは、典型的に、品質係数（Ｑファクタ）及び自己共振周波数（インダクタが理想的に振る舞う最大周波数）に関して性能限界を有している。この制限された性能は、主として、シリコン基板の上又はシリコン基板上の酸化シリコン層の上に直接横たわるインダクタの巻線に起因する。一般に、巻線間又は巻線下の何らかの種類の誘電層の存在は、幾らかの量の容量結合をもたらす。そのような容量結合は、一般に、Ｑファクタを劣化させるとともに、インダクタの自己共振周波数を低下させてしまう。

本発明の実施形態により、半導電性基板上に、高い品質係数を有する縦型リボンインダクタを製造する方法、及びそれによるデバイスが開示される。

本発明の第１の実施形態にて、半導体デバイスが提供される。当該デバイスは、互いに反対側の第１及び第２の表面を有する半導体基板と、前記第１の表面に配置された平面インダクタ素子とを含む。当該デバイスにおいて、平面インダクタ素子は、曲がりくねった経路に沿って延在して複数の巻線を画成する自立した導電体を含み、該導電体は、高さ対幅（ＨＷ）比が実質的に１より大きいような幅と高さとを有する。

本発明の第２の実施形態にて、半導体デバイスを製造する方法が提供される。当該方法は、互いに反対側の第１及び第２の表面を有する半導体基板を用意することを含む。当該方法は更に、前記第１の表面に、曲がりくねった経路に沿って延在して複数の巻線を画成する自立した導電体を有する平面インダクタ素子を形成することを含む。当該方法において、前記導電体は、高さ対幅（ＨＷ）比が実質的に１より大きいような幅と高さとを有するように構成される。

本発明の一実施形態に従った縦型リボンインダクタを含む半導体デバイスの一部を示す斜視図である。 図１の半導体デバイスの上面図である。 本発明の様々な実施形態を説明するのに有用な、異なるＨＷ比を有する複数のインダクタについてシミュレーションしたＱファクタを周波数の関数として示すＸ−Ｙプロットである。 本発明の様々な実施形態を説明するのに有用な、Ｑファクタを厚さの関数として示すＸ−Ｙプロットである。

添付図面を参照して本発明を説明する。図面においては、全体を通して、同様あるいは均等な要素を指し示すために似通った参照符号を使用する。図面は縮尺通りに描かれておらず、図面は単に即時的な発明を例示するために提示されるものである。以下では、例示のための適用例を参照して本発明の幾つかの態様を説明する。理解されるように、本発明の十分な理解を提供するために、数多くの詳細事項、関係、及び方法が説明される。しかしながら、当業者に容易に認識されるように、本発明は、それらの具体的詳細事項を用いずに、あるいはその他の方法を用いて、実施されることも可能である。また、本発明を不明瞭にしないよう、周知の構造及び動作については詳細に示していない。本発明は、例示のステップ順又はイベント順によって限定されるものではなく、一部のステップが異なる順序で行われたり、且つ／或いはその他のステップ又はイベントと同時に行われたりしてもよい。また、本発明に従った方法を実現することには、例示のステップ又はイベントの全てが必要なわけではない。

上述のように、集積回路（ＩＣ）にインダクタを組み込むことには幾つかの困難が伴う。また、１ナノヘンリー（ｎＨ）より大きい値を実現するインダクタの場合、従来のＩＣ設計は一般的に、Ｑファクタの限界のため、縦型リボン状又は蛇行状のインダクタではなく螺旋型のインダクタに制限されている。一般に、どちらのタイプのインダクタも、電流が流れる一連の隣接した巻線を含んでいる。スパイラル（螺旋）インダクタの場合、電流が同じ方向に流れ、スパイラルインダクタの総インダクタンスを増大させる相互インダクタンスがもたらされる。縦型リボンインダクタの場合、隣接し合う巻線において電流が反対向きに流れ、縦型リボンインダクタの総インダクタンスを減少させる相互インダクタンスがもたらされる。従って、どちらのタイプのインダクタも同じＤＣ抵抗を有するように設計されることができるとしても、典型的に、スパイラルインダクタの増大されたインダクタンスによって、スパイラルインダクタの方がより高いＱファクタを有することになる。

残念ながら、ＩＣにスパイラルインダクタを用いることには、インダクタを形成するのに必要な複雑性が増すという問題が伴う。一般に、中心巻線をＩＣ内のその他の部品に接続するためには、エアブリッジ型のクロスーバー（交差）、又は誘電体で離間されたオーバーパス／アンダーパスを形成しなければならない。これらの構造は各々、製造プロセスに更なる工程を追加するだけでなく、信頼性上の更なる懸念をもたらす。エアブリッジクロスオーバーの場合、必要とされるスパンは、特にインダクタが多数の巻線を有するとき大きくなり得る。結果として、そのようなスパンは壊れやすく、ＩＣ内のそのようなスパイラルインダクタの信頼性を低下させ得る。また、或る一定の寸法及び材料の場合、エアブリッジクロスオーバーの製造は一般に簡単でなく、製造上の複雑性を増大させ、ひいては、製造コストを上昇させる。誘電体離間オーバーパス／アンダーパスの場合、ＩＣに更なるメタライゼーション層が必要とされ、少なくとも少しばかりコスト及び複雑性を増大させ得る。さらに、このような構造はエアブリッジクロスオーバーより壊れにくく、より信頼性のあるものではあるが、このようなオーバーパス／アンダーパス構造もやはり問題がないものではない。例えば、インダクタ巻線とオーバーパス／アンダーパスとの間の追加の誘電材料の導入は、更なる容量結合をもたらし、Ｑファクタ及び自己共振周波数の劣化を生じさせ得る。しかしながら、このようなインダクタをＩＣ内に製造することに伴う様々な困難にもかかわらず、縦型リボンインダクタの典型的に低いＱファクタ値は、ＩＣにおけるスパイラルインダクタの広範な使用をもたらしてきた。

上述のように、ＩＣ内の従来の縦型リボンインダクタ構造に関する主な制約は、それに固有の、螺旋状インダクタ構造と比較して低いＱファクタ値である。しかしながら、本発明の発明者は、ＩＣ内の縦型リボンインダクタの隣接巻線の表面に面する表面電流密度が十分に低減され得る場合に、巻線間の不利な相互インダクタンス及び容量結合の量が有意に低減され得ることを見出した。このような影響を縦型リボンインダクタから除去することの結果として、そのようなインダクタ設計のＱファクタ値及び自己共振周波数を高めることが可能になる。また、本発明の発明者は、半導体製造技術における最近の進展によって、高いアスペクト比（高さ≫幅）を有する自立した導電配線をＩＣ内に形成することが可能になっていることを見出した。従って、そのような自立配線のうちの２つ以上が互いに隣接して配置され、且つ電流が該配線を通って導かれるとき、各配線における表面電流密度は、比較的低いアスペクト比（高さ＜幅）を有する従来のＩＣ内の導電配線の場合のものと比較して低くなる。一般に、配線の高さが基板表面に対して増大するにつれて、電流密度は大きさ的に減少する。

これらのプロセス進展及び発見を組み合わせることにより、本発明の様々な実施形態は、高Ｑファクタの縦型リボンインダクタをＩＣ内に製造する方法、及びそれによるデバイスを提供する。より具体的には、本発明の様々な実施形態は、単一の電気配線から形成された巻線を用いて、縦型リボンインダクタの巻線の対向表面における電流密度を低下させた、縦型リボンインダクタを有するＩＣを提供する。故に、結果として生じる不利な相互インダクタンス及び容量結合が有意に低減される。従って、ＩＣ内のこのようなインダクタでは高いＱファクタ値を得ることができる。特に、本発明の様々な実施形態は、実質的に１より高いＨＷ比を有する巻線を有しながら、依然として十分なＤＣ抵抗、高い自己共振周波数、及び高いＱファクタ値を実現するインダクタを含んだＩＣを提供する。このような構造を図１及び２に例示する。

図１は、本発明の一実施形態に従った縦型リボンインダクタを含んだＩＣ又は半導体デバイス１００の一部の斜視図である。図２は、デバイス１００の上面図である。図１及び２に示すように、デバイス１００は、１つ以上の半導体デバイスを支持する半導電性の基板１０２を含んでいる。例えば、本発明の一実施形態において、基板１０２はシリコン基板を有する。

デバイス１００はまた、基板１０２の上面１０２ａに配設された少なくとも１つのインダクタ部分１０３を含んでいる。デバイス１００はまた、基板１０２の下面１０２ｂに配設された接地面１１０を含むことができ、接地面１１０は、少なくともインダクタ部分１０３を含んだ上面１０２ａの領域と重なっている。さらに、デバイス１００は、インダクタ部分１０３の第１及び第２の端部をそれぞれデバイス１００のうちのその他のデバイス及び／又は要素に電気接続する伝送配線１１２及び１１４を含むことができる。伝送配線は従来からの半導体製造技術を用いて製造され得るが、本発明の様々な実施形態はこの点で限定されるものではない。

本発明の様々な実施形態において、インダクタ部分１０３は、複数の巻線１０４を含んだ縦型リボン構成を有する。巻線１０４は、複数の接続巻線部１０８によって電気的且つ直列に結合された複数の対向巻線部１０６を含んでおり、対向巻線部１０６及び接続巻線部１０８は、基板１０２の表面上で曲がりくねった（ミアンダ）経路に沿って配置されている。例えば、図１及び２に示すように、対向巻線部１０６及び接続巻線部１０８は、対向巻線部１０６が電流を反対方向に導通するように蛇行経路にて配置され得る。図１及び２において、対向巻線部１０６の多くは同じ長さ、幅及び高さを有する。また、対向巻線部１０６同士間の重なり及び間隔も図１及び２において同じである。しかしながら、様々な実施形態はこの点で限定されるものではない。本発明の一部の実施形態において、対向巻線部１０６は、異なる長さ、異なる重なり、異なる間隔、又はこれらの組み合わせを有していてもよい。また、インダクタ部分１０３は図１及び２においては専ら蛇行している、あるいは曲がりくねっているものとして示されているが、本発明の様々な実施形態はこの点で限定されるものではない。本発明の一部の実施形態においては、インダクタの巻線の少なくとも一部が部分的に螺旋状になっていてもよい。故に、本願において、“曲がりくねっている”なる用語は、最初と最後の巻線が平面インダクタ領域の周縁部に位置する平面インダクタを画成するような、導電体の任意の配置又は経路を意味する。

図１に示すように、インダクタ部分１０３の巻線１０４は自立している。すなわち、基板１０２の表面に配置されたインダクタ部分１０３は、巻線１０４の実質的な部分の間又は周辺に、巻線１０４を支持するための誘電材料又はその他の種類の材料を含んでいない。むしろ、巻線１０４を画成する導電体の組成及び配置は、巻線１０４の倒壊を防止するのに十分な剛性を有するように選定される。より具体的には、インダクタは金属結合によって基板に強固に付着され、それが、巻線がたわんだり倒壊したりすることを防止する助けとなる。比較的大きいＨＷ比を伴うこのような構成は、巻線１０６及び１０８間の容量結合を低減することによってＱファクタを更に高める。また、巻線１０４を画成する導電体は、上述のように、大きいＨＷ比を提供するような寸法にされる。これに関し、導電体は、ＨＷ比が、例えば２、５、１０、１５又はそれより大きいなど、実質的に１より大きくなるように寸法を決められる。例えば、本発明の一実施形態において、巻線部１０６及び１０８は〜５μｍの幅と〜５０μｍの高さとを有する。

大きいＨＷ比が実現される図１及び２の構成の結果として、縦型リボンインダクタを有するＩＣは、同じフットプリントを有しながらもより低いＨＷ比を有する従来の縦型リボンインダクタを含んだＩＣと比較して、高いＱファクタと低いＤＣ抵抗とを有する。従って、螺旋型インダクタと比較して、殆どあるいは全くフットプリントの増大なく、且つ単純で信頼性ある製造プロセスを用いて、例えば無線周波数（ＲＦ）デバイスなどの誘導素子を必要とするデバイスを形成することができる。さらに、後述のように、図１及び２の構成はまた、自己共振周波数の有意な高周波化をもたらし得る。

（実施例）
以下の非限定的な実施例は、本発明の選択された実施形態を説明する助けとなるものである。認識されるように、ここで示す構成要素の割合の変更及び要素の代替が当業者に明らかになるであろうが、それらも本発明の実施形態の範囲内にある。

図３は、異なるＨＷ比を有するインダクタについてシミュレーションしたＱファクタを周波数の関数として示すＸ−Ｙプロットである。図３において、Ｑファクタ値は絶対値としてプロットされている。図３の目的で、図１及び２に示したデバイスと同様のデバイスを用いてシミュレーションを設定した。具体的には、シミュレーションデバイスの基板１０２は１００μｍ厚のＰ型シリコン基板である。また、インダクタ構造１０３の巻線１０４は、金の電気配線を有するものとして定めた。さらに、伝送配線１１２及び１１４、並びに接地面１１０も、金を有するものとして定めた。ここで説明するシミュレーションは金を有する電気配線及び接地面を使用しているが、本発明の様々な実施形態はこの点で限定されるものではない。むしろ、本発明の様々な実施形態において、電気配線及び／又は接地面は、如何なる種類の導電材料を用いて形成されてもよい。

図３に示した結果を得るため、２つのＨＷ比の巻線１０４を、或る周波数範囲でシミュレーションした。図３のカーブ３０２は、幅の寸法が５μｍで高さの寸法が５μｍであり（ＨＷ比＝１）且つ対向巻線部１０６間の間隔が５μｍである巻線１０４を有するデバイス１００をシミュレーションしたものである。これは、ＨＷ比≦１の従来構成の縦型リボンインダクタを含んだデバイスを表している。図３のカーブ３０４は、幅の寸法が５μｍで高さの寸法が５０μｍであり（ＨＷ比＝１０）且つ対向巻線部１０６間の間隔が５μｍである巻線１０４を有するデバイス１００をシミュレーションしたものである。これは、ＨＷ比≫１の本発明の様々な実施形態に係るデバイスを表している。

図３に示されるように、カーブ３０２は、１４ＧＨｚで〜８．３のピークＱファクタ値と、〜５２ＧＨｚの自己共振周波数（カーブ３０２のＱファクタが０と交わる３０６の位置）とを示している。対照的に、カーブ３０４は、８ＧＨｚで〜１７．４のピークＱファクタ値と、６４ＧＨｚの自己共振周波数（カーブ３０４のＱファクタが０と交わる３０８の位置）とを示している。故に、図３が示すことには、１から１０へのＨＷ比の増大は、およそ２倍のピークＱファクタ値の増大と、およそ２３％の自己共振周波数の高周波化とをもたらす。また、図３に示されるように、シミュレーションした周波数範囲全体で、カーブ３０４の値はカーブ３０２の値より大きい。従って、８ＧＨｚから離れた周波数であっても、カーブ３０４（ＨＷ比＝１０）によって表される改善インダクタはなおも、カーブ３０２によって表される従来インダクタと比較して向上されたＱファクタ性能を提供する。さらに、カーブ３０４（ＨＷ比＝１０）によって表される改善インダクタは、より高い自己共振周波数を例証しているため、改善インダクタは、より広い周波数範囲で動作可能である。故に、スパイラルインダクタ及びそれ固有の製造複雑性を必要とせずに、高Ｑファクタ値のインダクタをＩＣに製造することができる。

なお、言及に値することに、ＨＷ比の関数としてのＱファクタの増大は、対数関数に従って変化する。すなわち、ＨＷ比の関数としてのＱファクタの増大の傾斜は、当初は大きく、そして徐々にゼロまで低下する。これを図４に例示する。図４は、Ｑファクタを厚さの関数として示すＸ−Ｙプロットである。図４では、図１、２及び３にて上述した構造について、生データがカーブ４０２として示され、生データへのフィッティングがカーブ４０４として示されている。カーブ４０２の生データはシミュレーションに用いた粗い間隔（５μｍ）に起因するノイズを含んでいると考えられるため、フィッティングされたカーブ４０４を説明目的で提示している。シミュレーションの目的で、周波数は８ＧＨｚに固定し、厚さを５μｍから１００μｍまで５μｍの増分で増大させた。

図４に示されるように、カーブ４０２及び４０４は、厚さが５μｍ（ＨＷ比＞１）を過ぎて増大されるとき、当初はＱファクタ値に大きい増加率が観測される。例えば、Ｑファクタ値は、５μｍの厚さでのおよそ７．４から、２５μｍの厚さでのおよそ１３．５まで、１５μｍの厚さの増大で〜８２％の増大で増加する。厚さが更に増大されるとき、Ｑファクタは、より小さい増加率ではあるが、増加し続ける。例えば、厚さが更に１５μｍ増大される（トータルで４０μｍ）とき、Ｑファクタ値はおよそ１６．８であり、この更なる１５μｍの厚さの増大で〜２４％の増加である。５μｍ厚と比較したときの全体でのＱファクタ値の増加は１２７％である。最終的に、〜５５μｍを過ぎて厚さが増大されるとき、〜２１をピークとして、Ｑファクタ値の更なる増加は観測されない。

観測される最大のＱファクタ値は、対向巻線の対向表面の面積の増加によるものである。当業者に知られるように、キャパシタンスはキャパシタのプレートの面積に比例する。デバイス１００の場合、対向巻線部１０６間（すなわち、キャパシタのプレート間）のキャパシタンスは、それらの間に誘電材料がないことに部分的に起因して、比較的低い。しかしながら、厚さが増大し続けるにつれて、対向巻線部１０６の面積（対向巻線部１０６の長さ×厚さによって定義される）も増大する。最終的に、面積の増大は、対向巻線１０６間のキャパシタンスを増加させ、更なる電流経路を形成させ、故に、インダクタ性能に悪影響を及ぼす。結果として、このようなキャパシタンスが有意になると、Ｑファクタの更なる増加は制限される。デバイス１００の場合、これは、図４に示されるように、厚さが５５μｍより大きいときに起こる。しかしながら、本発明の様々な実施形態において、最大のＱファクタ値は、多数のその他の要因に依存することになる。該その他の要因には、少し挙げれば、対向巻線部１０６間の間隔、対向巻線部１０６の厚さ、巻線１０４、基板１０２及び接地面１１０の組成、動作周波数が含まれる。故に、本発明の他の実施形態において、Ｑファクタの最大値は、図４に示したものより大きくなることもあるし、小さくなることもある。

本願の出願人は、本発明の実施形態に関して為された観測を正しく説明するものと考えられる上述の特定の理論的態様を提示した。しかしながら、本発明の実施形態は、ここに提示された理論的態様を用いずに実施されてもよい。また、これらの理論的態様は、提示の理論には制約されないとの理解の下で提示されたものである。

以上にて本発明の様々な実施形態を説明したが、理解されるように、それらは単なる例として提示されたものであり、限定ではない。ここでの開示に従って、本発明の精神又は範囲を逸脱することなく、数多くの変更を開示の実施形態に為すことができる。例えば、本発明の様々な実施形態は、ここに記載された如何なる特定種類の半導体基板又は導電材料にも限定されない。故に、本発明の広さ及び範囲は、上述の実施形態のうちの何れかに限定されるべきではない。むしろ、本発明の範囲は、添付の請求項及びそれらの均等範囲に従って定められるべきである。

１つ以上の実現例に関して本発明を図示・説明したが、本明細書及び添付図面を読んで理解することにより、当業者は等価な代替及び変更に想到するであろう。さらに、本発明の特定の特徴が複数の実現例のうちの１つのみに関して説明されているかもしれないが、そのような特徴は、所与あるいは特定の用途に望まれる、あるいは有利となり得るように、その他の実現例の１つ以上のその他の特徴と組み合わされ得る。

ここで使用される用語は、単に特定の実施形態を記述する目的でのものであり、本発明を限定することを意図したものではない。ここでは、単数形の“ａ”、“ａｎ”及び“ｔｈｅ”は、文脈がその他のことを明瞭に指し示していない限り、複数形を同様に含むものである。また、用語“含んでいる”、“含む”、“持つ”、“備える”、又はこれらの活用形が詳細な説明及び／又は特許請求の範囲の何れかで使用される範囲において、このような用語は、用語“有する”と同様に包含的なものである。

その他のことが特に定義されない限り、ここで使用される全ての用語（技術用語及び科学用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解されるものと同じ意味を有する。更に理解されるように、例えば広く使用されている辞書で定義されるものなどの用語は、関連技術の文脈でのそれらの意味に一貫した意味を有するものとして解釈されるべきであり、ここで明示的に定義しない限り、理想化された意味又は過度に形式張った意味で解釈されるものではない。

Claims (10)

1. 互いに反対側の第１及び第２の表面を有する半導体基板と、前記第１の表面に配置された平面インダクタ素子と、を有する半導体デバイスであって、
   前記平面インダクタ素子は、
   曲がりくねった経路に沿って延在して複数の巻線を画成する自立した導電体であり、該導電体は幅と高さとを有し、高さ対幅（ＨＷ）比が実質的に１より大きい、導電体、
   を有する、
   半導体デバイス。
2. 前記第２の表面に形成された接地面素子、を更に有する請求項１に記載の半導体デバイス。
3. 前記ＨＷ比は５以上である、請求項１に記載の半導体デバイス。
4. 前記ＨＷ比は１０以上である、請求項１に記載の半導体デバイス。
5. 前記第１の表面に形成された伝送配線を更に有し、前記導電体の少なくとも第１の端部が前記伝送配線に電気的に結合されている、請求項１に記載の半導体デバイス。
6. 前記導電体は、第１の導電組成を有するコア部を有し、前記コア部は、前記導電体の幅の過半及び高さの過半を占める、請求項１に記載の半導体デバイス。
7. 前記複数の巻線は、複数の接続巻線部によって直列接続された複数の対向巻線部を有する、請求項１に記載の半導体デバイス。
8. 前記複数の対向巻線部の過半数の前記高さ、前記幅、間隔、及び重なりは実質的に同じである、請求項７に記載の半導体デバイス。
9. 前記複数の対向巻線部の過半数の前記高さ、前記幅、間隔、及び重なりのうちの少なくとも１つは異なる、請求項７に記載の半導体デバイス。
10. 前記複数の対向巻線部は実質的に平行である、請求項７に記載の半導体デバイス。

Images