JP5090688B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、半導体基板上に形成されたインダクタ素子ないし交差配線を有する半導体装置に関する。

近年の半導体素子の微細化、高集積化および動作周波数の向上に伴い、半導体装置上に、金属配線により形成された誘導素子、すなわちインダクタを搭載することが必要になってきている。半導体装置の構成要素であるトランジスタは、その製造業者により、性能を向上させるような技術的発明がなされ、微細化、高集積化により性能向上が図られている。しかしながら、インダクタのインダクタンスは、金属配線中に流れる電流と、その電流により励起される磁界により決定されるため、回路設計者が所望のインダクタンス値を実現しようとすると、少なくとも数十マイクロメートル角、大きいものでは数百マイクロメートル角のチップ面積が必要となり、これがチップ面積の増大を招き、ひいては、半導体装置の製造コスト増大を招く要因となっている。つまり、トランジスタをはじめとする半導体装置の構成素子の微細化を行っても、インダクタのスケーリング、すなわち微細化は原理的に困難であるため、インダクタが半導体装置のコスト増大を招いてしまうという課題がある。

更には、半導体装置の微細化に伴い、半導体装置の構成要素である金属配線も微細化されるが、微細化により配線幅および膜厚が小さくなることにより、該金属配線の抵抗値は非常に高く、インダクタの品質係数（Ｑ値）が著しく低下してしまうという課題がある。更には、半導体装置を形成する基板としてシリコン基板を使用する場合には、シリコン基板の高い導電率および比誘電率により、インダクタ下部のシリコン基板に起因した損失により、インダクタの性能が劣化する。これは主に、インダクタを形成する金属配線と、シリコン基板との間の寄生容量による自己共振周波数の低下となって現れる。
上記チップ面積の増大の問題を解決するために、例えば特許文献１、特許文献２、特許文献３、特許文献４および特許文献５には、複数の配線により形成された2つのスパイラルインダクタを直列接続することにより、単位面積あたりのインダクタンスを向上させる技術が開示されている。この構造により、単一層を用いて形成したインダクタと比較して、同程度の面積でおよそ2倍のインダクタンス値を得ることができる。

また、特許文献６、特許文献７、特許文献８および特許文献９には、インダクタのＱ値を向上させるために、複数配線を、層間接続導体を用いて並列接続構造とすることにより、インダクタ配線の抵抗値を低減し、インダクタのＱ値を向上させる技術が開示されている。
また、特許文献１０には、複数層に形成したインダクタ配線を、層間接続導体を用いて並列接続した構造において、高周波領域で電流密度の高くなる金属配線の下部にこれと接続される下層配線を設けて、高周波領域での実効的な抵抗値を低下させる技術が開示されている。
実開昭60-136156号公報 特開昭61-265857号公報 特開平03-089548号公報 特開平11-154730号公報 特開平11-307723号公報 特開平08-097377号公報 特開2004-119489号公報 特開平11-054705号公報 特開平11-087619号公報 特開2004-214377号公報

しかしながら、特許文献１、特許文献２、特許文献３、特許文献４および特許文献５に記載の従来技術には、まずエレクトロマイグレーション耐性の観点で大きな問題がある。半導体基板上に公知の金属配線によるスパイラルインダクタを形成する場合、基板と金属配線間の寄生容量を低減するため、最上層の配線膜厚の大きい金属配線を用いて形成することが一般的である。従って、上記特許文献１、特許文献２、特許文献３、特許文献４および特許文献５に記載の発明を半導体装置に適用した場合、上層の配線の配線膜厚の方が、下層配線よりも大きくなり、従って、配線膜厚の薄い下層配線により、インダクタ素子全体のエレクトロマイグレーション耐性が制限されてしまうという課題があった。特に、半導体装置におけるインダクタンス素子において、インダクタンス素子の占有面積の削減が要求されるような用途として、例えばバッファアンプが挙げられるが、多くの場合、バッファアンプのインダクタンス素子にはミリアンペアオーダーの比較的大きな電流が流れることが多いため、特にエレクトロマイグレーション耐性の観点から、上記先行技術文献に記載された構成では課題があった。更には、下層配線を用いることにより、インダクタと基板との距離が近くなり、対基板容量が増加してしまうという課題があった。

また、特許文献５、特許文献６、特許文献７、特許文献８および特許文献９に記載された従来技術によると、並列接続構造を用いて金属配線の抵抗を下げ、インダクタのＱ値を向上させることができる。しかしながら、インダクタ素子の占有する面積は、従来技術と比較して変わらないという課題があった。更には、基板との距離が近い下層の配線を用いるため、対基板容量が増加してしまうという課題があった。
また、特許文献１０に記載された手段では、並列接続することによりインダクタの実効的な抵抗値を低減し、インダクタのＱ値を改善することができるが、インダクタ素子の占有する面積は従来技術と比較して変わらないという課題があった。更には、前記並列接続する下層配線を、インダクタ配線の全長に渡って形成するため、基板に対する寄生容量が増加してしまうという課題があった。
本発明の目的は、上記課題に対し、インダクタ素子のチップ内の占有面積を縮小し、回路特性上要求されるエレクトロマイグレーション耐性を有し、かつ、好ましくない寄生容量の増加を抑制した、半導体基板上のインダクタンス素子を提供することである。

上記の目的を達成するため、本発明によれば、半導体基板上に形成された第１配線からなる第１インダクタと、前記第１インダクタの下層に配置された第２配線からなる第２インダクタと、前記第２インダクタの下層に配置された第３配線からなる第３インダクタと、を有し、前記第１インダクタは、前記第２インダクタと直列に接続され、前記第２インダクタは、前記第３インダクタと並列に接続され、前記第２インダクタの膜厚は、前記第１インダクタの膜厚よりも薄く、前記第３インダクタの膜厚は、前記第１インダクタの膜厚よりも薄い半導体装置、が提供される。

［作用］
本発明者は、複数配線層に各々形成されたスパイラルインダクタを直列接続された構造において、最上層配線の下層に位置するスパイラルインダクタを形成する配線と、その下層配線の更に下層に位置する金属配線とを、互いに並列接続することにより、膜厚の薄い下層配線により形成したスパイラルインダクタにおいても、膜厚の厚い上層配線と同等の十分なエレクトロマイグレーション耐性を有するインダクタ素子を得ることが可能であることを見出した。更には、前記上層層に形成されたスパイラルインダクタと、前記下層層に形成されたスパイラルインダクタとを直列接続する接続部が、一般に半導体装置の多層配線の相互接続に用いられるような円筒状のビアやスルーホールで形成した場合よりも、直方体形状を有する、いわゆるスリットビアを用いることにより、エレクトロマイグレーション耐性を向上させることが可能であることを見出した。更には、前記並列接続されたインダクタを形成する配線の最下層の配線の配線幅を、該最下層配線の上層に位置する配線幅よりも細く形成することにより、インダクタ素子と基板との間の寄生容量を低減可能であることを見出した。

すなわち、本発明によれば、最上層配線を用いて形成したスパイラルインダクタと、前記最上層配線を用いて形成したスパイラルインダクタの下層に位置する、複数配線層を並列接続することにより形成したスパイラルインダクタとを、互いに直列接続することにより、単位面積当たりのインダクタンスを増加させ、チップ面積を縮小することができ、かつ、十分なエレクトロマイグレーション耐性を有するインダクタンス素子を得ることができる。
また、本発明によれば、上記並列接続した下層配線の配線幅を、要求されるエレクトロマイグレーション耐性により規定される配線幅まで細くすることにより、基板に対する好ましくない寄生容量の増加を抑制することができる。
よって、本発明によれば、半導体基板上に形成されるインダクタ素子の単位面積当たりのインダクタンスを増加させ、チップ面積を縮小することができ、かつ、十分なエレクトロマイグレーション耐性を有するインダクタンス素子およびバス配線を得ることができる。更には、基板に対する好ましくない寄生容量の増加を抑制することができる。

第１の効果は、複数配線層に各々形成したスパイラルインダクタを直列接続することにより、単位面積あたりのインダクタンス値を増加させ、チップ面積を縮小し、これにより半導体基板から得られる半導体装置の個数を増加させることができ、ひいては、半導体装置の製造コストを削減することができる。
第２の効果は、前記直列接続されたスパイラルインダクタの下層配線部分を、更に下層配線との並列接続とすることにより、十分なエレクトロマイグレーション耐性を有するインダクタ素子を形成することができ、ひいては、高い信頼性を有する半導体装置を提供することができる。そして、直列接続部の層間プラグの形状を接続される両配線の長手方向と直交する方向に長い形状の直方体状とすることにより、エレクトロマイグレーション耐性を一層高めることができる。
第３の効果は、前記並列接続されたスパイラルインダクタのうち、最下層に位置する配線の配線幅を、エレクトロマイグレーション耐性の観点から許容される最も細い配線幅とすることにより、該金属配線と半導体基板との間に存在する寄生容量を抑制することができ、ひいては、広い周波数帯域において使用できる増幅回路や信号処理回路を提供することができる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。
［第１の実施の形態］
図１および図２を参照すると、半導体基板上に形成された本発明によるインダクタ素子の平面構造および断面構造の模式図が示されている。インダクタ素子は、半導体基板上の金属配線により形成されるが、これら金属配線が、銅もしくは銅を主成分とした合金で形成される場合、いわゆるダマシン法と呼ばれる形成法にて形成される。ダマシン法により形成される銅、あるいは銅を主成分とする合金により配線を形成した場合は、多くの場合、配線材料の絶縁膜中への拡散を防止するため、金属配線の底および側壁に、例えばチタンやタンタル等の高融点金属およびその窒化物、更には、それらの積層構造体等により形成される、一般にバリアメタルと呼称される層が形成されるが、これらは本発明と直接的に関係するものではないため、特に図示はしない。

また、本発明においては、金属配線を構成する材料に特に制限はなく、代表的な金属配線材料は上記の銅および銅を主成分とする合金であるが、アルミニウムや金、あるいは銀等の金属や、或いはそれらを主成分とする合金を用いて形成してもよく、本発明によって得られる効果は、配線材料によって特に限定されることはない。すなわち本発明は、金属配線の周辺の電磁気学的現象を利用しているため、金属配線材料や、金属配線の周辺の物質の有無、あるいは材料定数に、特に制限されるものではなく、本発明により開示される配線構造の工夫により、その効果を得ることができるものである。また本発明は、半導体装置に関するものであるが、半導体基板は特に図示しない。

また、半導体基板上に形成される金属配線は、通常、図２に示すように、下層絶縁膜１０上に、絶縁膜１１、１４、１５、１６、１８、１９などに囲繞されて形成される。絶縁膜１１、１４、１５、１６、１８および１９は、例えば、シリコン、酸素、水素、フッ素、炭素、窒素等の元素を含有する絶縁膜であって、本発明においては、これらの絶縁膜の材料は、特に限定されないが、好ましくは、配線間の好ましくない寄生容量、および、配線−基板間の好ましくない寄生容量を抑制するために、その比誘電率は、シリコン酸化膜の比誘電率である、４．２以下であることが好ましい。更には、これらの絶縁膜は、好ましくない配線間の寄生容量を抑制するために、内部に直径3ナノメートル以下の微細な空孔を有することが、より好ましい。これら絶縁膜１１、１４、１５、１６、１８および１９の堆積方法は、例えば、化学気相成長法や塗布法といった、公知の絶縁膜形成方法を用いればよい。更に、図示しないが、配線材料が銅あるいは銅を主成分とする合金である場合で、かつ、配線の形成方法に、配線と、それぞれ異なる層に形成された金属配線同士を相互接続するための層間プラグを別々に形成する、いわゆるシングルダマシン法を用いる場合は、絶縁膜１１、１４、１５、１６、１８および１９は、銅拡散耐性を有する絶縁膜と、上記したような微細な空孔を有する絶縁膜との積層構造であることが、より好ましい。このような絶縁膜構造とすることにより、銅の拡散を防止し、半導体装置の信頼性を高め、かつ、望ましくない寄生容量の増加を抑制することができる。配線の形成方法に、配線とこの配線の下に位置する層間プラグを同時に形成する、いわゆるデュアルダマシン法を用いた場合には、絶縁膜１４、１６および１９が、銅拡散耐性を有する絶縁膜と微細な空孔を有する絶縁膜にて形成されていることが、好ましい。このような絶縁膜の構成は、本発明の他の実施の形態についても、同様である。

また、絶縁膜１１、１４、１５、１６、１８および１９の加工方法によっては、絶縁膜１１、１４、１５、１６、１８および１９は、互いに組成の異なる2種以上の絶縁膜の積層構造を用いることもあるが、ここでは図示しない。
図1は本実施の形態によるインダクタ素子の平面図、図２は図１のA-A'線での断面図である。図1は、インダクタ素子の基板方向から、即ち、図2に示した断面構造図において、下方向から、インダクタ素子を見たときの平面図である。また、図１において、最上層の金属配線１が下層に位置する金属配線２と重畳した部分は、破線で表すものとする。このような図面の表記方法は、本明細書に記載の他の実施の形態においても同様である。また、本明細書においては、本願発明に係るインダクタ素子の、直列接続用の層間プラグより上層の部分を上層インダクタ部と呼び、また層間プラグより下層の部分を下層インダクタ部と呼ぶ。本発明の第1の実施の形態によれば、図1に示されるように、最上層の金属配線１により、第１のスパイラル配線が形成される。最上層に位置する金属配線１は、電源線や接地線に用いられる配線層と同一層の配線を用いているため、下層配線層と比較して、厚い膜厚を有する。インダクタンス素子のチップ面積を縮小するため、下層の金属配線２により、第２のスパイラル配線を形成し、スパイラルの内周部において、層間プラグ４により、それらを直列接続する。層間プラグ４は、図1においては本来金属配線２、3に隠されて見えないはずのものであるが、形状を容易に理解できるようにするために図１においては敢えて見えるように図示してある。層間プラグ４は、エレクトロマイグレーション耐性を向上させるため、一般にマルチビアと呼称されるような複数のビアホールにより形成するか、あるいは、一般に半導体装置上の金属配線の相互接続に用いられる円筒形のビアホールではなく、配線長手方向と直交する方向に延在する、直方体形状を有するビアホールにより形成することが好ましい。更には、上記層間プラグは、直方体形状を有するビアホールが複数形成された、いわゆるスリットビアにより形成されていることが、より好ましい。このプラグ構造を採ることにより、接続部の電流集中が緩和されるため、二つのインダクタ部の直列接続部におけるエレクトロマイグレーション耐性を向上させることができる。このような直列接続部における層間プラグの形状および配置形態は、本発明の他の実施の形態においても、同様に適用することができる。

このように複数層の配線を利用してインダクタンス素子を形成する場合、上下に位置する配線にそれぞれ流れる電流の方向が、互いに逆相になると、励起される磁界が互いに打ち消し合うため、得られるインダクタンス値が減少してしまう。従って、上記インダクタ素子においては、図１に示すように、上下に位置する配線にそれぞれ流れる電流の方向が、互いに同相となるべく配置されている。
更に、図1および図2を参照すると、下層の金属配線２の更に下層に、第３のスパイラル配線となる金属配線３が形成され、そして金属配線２と金属配線３とが、層間プラグ５を介して、電気的に並列に接続されている。層間プラグ５は、電気抵抗をより小さくする目的で、金属配線２および３の全域に渡り、製造プロセスにより許容されうる最大個数形成することが、より好ましい。更に好ましくは、層間プラグ５は、エレクトロマイグレーション耐性を更に向上させるために、直方体形状を有し、層間プラグの上下に位置する金属配線の長手方向に延在する、いわゆるスリットビアにより形成する。このような構造により、複数層の金属配線が並列接続された構造を有する積層配線の電気抵抗を低下させ、金属配線１よりも膜厚が薄い金属配線２のエレクトロマイグレーション耐性を、膜厚の厚い金属配線１と同等にすることができる。本実施の形態においては、層間プラグ５は、スパイラル配線に沿って２本形成されているが、この本数には特に限定はなく、1本であってもまた３本以上であってもよい。

金属配線３の配線幅は、金属配線１および２のそれより狭くなされているが、その配線幅は、必要なエレクトロマイグレーション耐性が確保できる範囲において極力狭くなされている。半導体基板に近い場所に位置する下層配線３を使用することにより、半導体基板との間の寄生容量が増大してしまうが、本発明によれば、最下層の金属配線３の配線幅を、エレクトロマイグレーション耐性により許容される最小線幅まで狭くしているため、望ましくない寄生容量の増加を抑制することができる。

さらに、第1の実施の形態に示したようなスパイラル形状のインダクタ素子においては、公知の現象である近接効果に起因して、スパイラルインダクタ内の電流密度は、最内周配線の内側と、最外周配線の外側で、より高くなることが知られている。従って、本発明によれば、インダクタ素子を形成する配線のうち、最も下層に位置する金属配線３は、上記スパイラルインダクタ内の不均一な電流密度分布に対応するべく、スパイラルの最内周配線の内側と、最外周配線の外側に位置するべく形成される。このような構造により、不均一な電流密度分布が発生する高周波帯域、例えばギガヘルツ帯の高周波電流が流れる場合においても、高いエレクトロマイグレーション耐性を有するインダクタンス素子を形成することができる。

［第１の実施の形態の製造方法］
次に、図３Ａ、図３Ｂを参照して、第１の実施の形態の製造方法について説明する。本実施の形態の構造を実現する製造方法を示す図３では、半導体基板上に堆積された絶縁膜に溝を形成し、その溝に銅などの金属膜を充填し、続く平坦化により金属配線を形成する、いわゆるダマシン法による金属配線形成方法を示しているが、本発明は、金属配線により形成されたインダクタンス素子の構造に、その特徴を有し、金属配線の形成方法による特徴によって、これを制限されるものではない。従って、本発明の製造方法を示した図３においても、ダマシン法による加工技術にかかるハードマスク膜やエッチングストッパ膜などは、特に図示しない。また、配線材料となる金属の埋め込み工程前に形成されるバリアメタルについても、図１および図2と同様に、特に図示しない。また、絶縁膜の更に下に位置する半導体基板、および、半導体基板に形成されるトランジスタなどの半導体素子についても、これを図示しない。また、ダマシン法による金属配線形成方法は、金属配線と、それぞれ異なる層に形成された金属配線同士を相互接続するための層間プラグとを別々の工程で形成する、いわゆるシングルダマシン法と呼ばれる方法と、金属配線と、その金属配線の下層に位置する層間プラグとを同時に形成する、いわゆるデュアルダマシン法と呼ばれる方法がある。本発明においてはこれら製造方法には限定されないが、図３においてはシングルダマシン法による配線形成方法を示している。

図３Ａ（ａ）において、半導体基板上に堆積された下層絶縁膜１０の上に、第1のスパイラルインダクタ３を形成する層に相当する第1の絶縁膜１１が堆積される。特に図示しないが、絶縁膜１１の直下に金属配線が形成されており、この金属配線が、銅あるいは銅を主成分とする合金である場合には、絶縁膜１１は、少なくともシリコンおよび炭素を含有する銅拡散耐性を有する絶縁膜と、前記微細な空孔を有する絶縁膜との積層構造であることが、より好ましい。このような積層構造により絶縁膜１１を形成することにより、絶縁膜内部への銅の拡散を防止し、半導体装置の信頼性を高め、かつ、望ましくない寄生容量の増加を抑制することができる。このような絶縁膜の構成は、本実施の形態における他の絶縁膜、および、本発明の他の実施の形態においても、同様に適用される。また、絶縁膜１１の加工方法によっては、絶縁膜１１は、互いに組成の異なる2種以上の絶縁膜の積層構造を用いることもあるが、ここでは一体の絶縁膜として図示されている。

次に、図３Ａ（ｂ）に示すように、絶縁膜１１に、例えばフォトリソグラフィ法と反応性イオンエッチング法を用いて、第３のスパイラル配線を形成するべく、配線溝１２を形成する。配線溝１２のパタン形状は、図1（ａ）に示したような矩形のスパイラル形状が代表的なものであるが、例えば、八角形状のものや、略円形の多角形状に形成してもよい。このようなスパイラル配線のパタン形状は、最終的に得られるインダクタ素子に要求される性能によって、その線幅、内径、配線間スペース、巻き数などを決定すればよく、これらの寸法は、半導体装置の設計者により決定されるべきである。
次に、図３Ａ（ｃ）に示すように、スパッタ法や化学気相成長法およびメッキ法などの方法を用いて金属膜１３を堆積する。
次に、図３Ａ（ｄ）に示すように、堆積した金属膜１３の余剰部分を、例えば化学機械研磨法に代表されるような平坦化方法により除去することにより、第３のスパイラル配線となる金属配線３を得る。
次に、図３Ａ（ｅ）に示すように、絶縁膜１４を堆積し２重スパイラル形状のビアホールを開口した後、金属配線３と同様に、ダマシン法を用いて層間プラグ５を形成する。この層間プラグ５により、第３のスパイラル配線（３）と、続いて形成される第２のスパイラル配線（２）とが、電気的に並列に接続される。

次に、図３Ｂ（ｆ）に示すように、絶縁膜１５を堆積し配線溝を開口した後、金属配線３、層間プラグ５の形成方法と同様の方法を用いて、第２のスパイラル配線となる金属配線２を形成する。
次に、図３Ｂ（ｇ）に示すように、金属配線２の上層に絶縁膜１６を堆積し、フォトリソグラフィ法および反応性イオンエッチング法などの方法を用い、後に層間プラグ４を形成するためのビアホール１７を開口する。
次に、図３Ｂ（ｈ）に示すように、絶縁膜１８を堆積し配線溝を開口した後、金属配線３、層間プラグ５などの形成方法と同様の方法を用いて、第１のスパイラル配線となる金属配線１を形成する。さらに、一般の半導体装置の製造工程および構造と同様に、最上層配線に相当するインダクタ配線１の上部に、さらに絶縁膜１９を堆積し、本実施の形態による配線構造を得る。
以上の製造方法により、最上層配線（１）により形成された上層インダクタ部と、最上層配線の下層に位置する２層の配線（２、３）が並列接続されて形成された下層インダクタ部とを、直列接続してなるインダクタ素子を得る。このようにして得られたインダクタ素子により、チップ面積を縮小し、エレクトロマイグレーション耐性を実現し、かつ、好ましくない寄生容量の増加を抑制することができる。

［第２の実施の形態］
図４は本発明の第２の実施の形態を示す平面図、図５は図４のA-A'線での断面図である。但し、図４に示した平面図には、直列接続に用いる層間プラグ４、並列接続に用いる層間プラグ５および２１は図示されておらず、図５に示した断面構造においては、絶縁膜および基板は図示されていない。
本発明の第２の実施の形態においては、図５に示すように、本発明の第1の実施の形態による配線構造における最下層の金属配線３の、さらに下層に位置する金属配線２０により、第４のスパイラル配線が更に形成され、この金属配線２０が、第３の層間プラグ２１により、金属配線３と電気的に並列接続されている。そして好ましくは、層間プラグ２１は、エレクトロマイグレーション耐性を更に向上させるために、直方体形状を有し、層間プラグ２１の上下に位置する金属配線の長手方向に延在する、いわゆるスリットビアにより形成する。この構造により、本発明の第1の実施の形態による配線構造により実現されるエレクトロマイグレーションよりも更に高いエレクトロマイグレーション耐性を有する金属配線構造を提供することができる。
本実施の形態においては、金属配線３の配線幅は、金属配線２のそれより狭くなされており、また金属配線２０の配線幅は、金属配線３のそれより狭くなされている。そして、金属配線３と２０は、金属配線２の中心線からずれた位置にその中心線が存在している。このように、金属配線３、２０の配線幅、形状がなされているのは、電流集中個所での実効的な配線膜厚を厚くすると共に、基板との間に形成される寄生容量を極力小さくするためである。
本実施の形態に示されるように、本発明は容易に拡張することができ、要求されるエレクトロマイグレーション耐性により、更に下層の配線層を並列接続して形成することにより、より高いエレクトロマイグレーション耐性を得ることができる。

［第２の実施の形態の製造方法］
本発明の第２の実施の形態による配線構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、使用する配線層のみが異なる。従って、本発明の第２の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同一の製造方法を用い、本発明の第1の実施の形態による最も下層に位置する金属配線の、更に1層下層の配線層にもスパイラル形状の金属配線を形成し、スパイラル形状の層間プラグにより上層配線と並列接続すればよい。従って、本発明の第２の実施の形態の製造方法については、詳細な説明は省略する。

［第３の実施の形態］
図６は本発明の第３の実施の形態によるインダクタ素子の平面図、図７は図６のA-A'線での断面図である。但し、図６に示した平面構造図には図４と同様に、配線の相互接続にかかる層間プラグは図示されておらず、図７に示した断面構造においては、絶縁膜および基板は特に図示されていない。
本発明の第３の実施の形態によるインダクタ素子は、図７に示すように、第２のスパイラル配線を構成する金属配線１と、金属配線１の下層に位置する、第３のスパイラル配線を構成する金属配線２とを、層間プラグ４により電気的に並列に接続した下層インダクタ部と、金属配線１の更に上部に位置する、第１のスパイラル配線を構成する金属配線３０を、層間プラグ３１により電気的に直列接続した構造により実現される。そして、好ましくは、直列接続部および並列接続部のプラグ形状は、本発明による第１の実施の形態に準じる。また好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲を囲繞する絶縁膜は、本発明による第１の実施の形態に準じる。

通常の半導体装置の形成方法によれば、ダマシン法により形成した最上層配線と、半導体装置外部から供給される電源線や信号線とを相互接続するために、例えばアルミニウムのような金属を用いて、前記半導体装置の最上層配線の更に上層に、比較的面積が大きく、膜厚の厚い金属接続部を形成するのが一般的である。この種金属接続部は、一般にパッドと呼称される。本実施の形態によると、パッドより下層に位置する、半導体基板の上部に形成された第２、第３のスパイラル配線（金属配線１、２）により構成される下層インダクタ部と、パッドと同層の金属膜を第１のスパイラル配線に加工して形成された金属配線３０とを直列接続することにより、インダクタ素子を形成している。
通常用いられる半導体装置の形成方法によれば、パッドの厚さは、およそ１マイクロメートルから3マイクロメートル程度であり、この厚さは、通常用いられる半導体装置の金属配線のうち、最も厚い膜厚を有する金属配線の膜厚の1.5倍ないしは２倍程度に相当する。従って、従来技術により、パッドと同層のスパイラル配線とその下層のスパイラル配線とを直列接続した構造によってインダクタ素子を形成すると、膜厚の薄い下層側の金属配線により、エレクトロマイグレーション耐性が制限されてしまう。本実施の形態によれば、膜厚の薄い金属配線１と、この金属配線の更に下層に位置する金属配線２とを、電気的に並列接続することにより、金属配線の実効的な膜厚を増大させ、そのエレクトロマイグレーション耐性を、パッドと同層に形成されたスパイラル配線のエレクトロマイグレーション耐性と同程度まで向上させることができる。
従って、本発明により、パッドと同層の金属膜を利用してインダクタ素子を形成する場合においても、チップ内における占有面積を低減し、かつ、十分なエレクトロマイグレーション耐性を確保することが可能となる。

［第３の実施の形態の製造方法］
次に、図８を参照して本発明の第３の実施の形態の製造方法を説明する。図８（ａ）において、下層インダクタ部は、半導体基板上に堆積された絶縁膜上に形成される金属配線１と、金属配線１の下層に位置する金属配線２を、層間プラグ４により電気的に並列接続することにより形成されている。本実施の形態においては、下層インダクタ部を形成した後、その上部に形成された絶縁膜上に、パッドを形成する為の金属膜により上層インダクタ部となる第１のスパイラル配線を形成する。
図８（ａ）に示すように、金属配線１と金属配線２を層間プラグ４により並列接続して下層インダクタ部を形成した後、その上に絶縁膜１９を堆積する。次に、フォトリソグラフィ法や反応性イオンエッチング法を用い、ビアホール３２を開口する。

次に、図8（ｂ）に示すように、半導体装置の外部接続用パッドを形成するための金属膜３３を堆積する。金属膜３３の材料として、通常用いられる材料はアルミニウム或いはアルミニウムを主成分とする合金であるが、本発明においては、これらの材料に限定されない。
次に、図8（ｃ）に示すように、金属膜３３を、フォトリソグラフィ法および反応性イオンエッチング法などを用いて、所望のパタンに加工する。本実施の形態においては、上層インダクタ部となる第１のスパイラル配線を形成するため、金属膜３３をスパイラル状にパターニングして金属配線３０を得る。またビアホール３１を充填している金属膜は層間プラグ３１となる。
次に、図８（ｄ）に示すように、パッド（図示なし）、金属配線３０を覆う絶縁膜３４を堆積する。絶縁膜３４の形成方法としては、化学気相成長法や塗布法が用いられる。

前記絶縁膜の形成後、外部接続に用いるパッドの上部のカバー膜は、反応性イオンエッチングなどの方法により開口されるが、第１のスパイラル配線上を覆う絶縁膜は、外部素子との接続をする必要がない限り、特に開口する必要はない。従って、この絶縁膜により、金属配線３０はその表面が腐食などの性能劣化要因から保護される。
以上の製造方法により、外部接続用パッドと同層の金属膜により形成された第１のスパイラル配線からなる上層インダクタ部と、パッドの下層に位置する２層配線が並列接続されて形成された下層インダクタ部とが、直列接続されたインダクタ素子を得る。このようにして得られたスパイラルインダクタにより、チップ面積を縮小し、インダクタ素子の高いエレクトロマイグレーション耐性を実現し、かつ、好ましくない寄生容量の増加を抑制することができる。

［第４の実施の形態］
図９は本発明の第４の実施の形態によるインダクタ素子の平面図、図１０は図９のA-A'線での断面図である。図９においては、最上層配線を用いて形成された第1のスパイラル配線（金属配線１）と、最上層配線の下層配線を用いて形成された第２のスパイラル配線（金属配線２）とが、層間プラグ４により直列接続され、そして下層に位置する第２のスパイラル配線（２）の一部に、第２のスパイラル配線の更に下層に位置する金属配線３が、層間プラグ５により、電気的に並列に接続されている。本発明の第４の実施の形態によれば、最下層の金属配線３は、図９に示されるように、連続したスパイラル配線と放っておらず、スパイラル配線の最内周部と最外周部とのみが存在しその途中が欠落した形状となっている。そして、好ましくは、直列接続部および並列接続部のプラグ形状は、本発明による第１の実施の形態に準じる形状を有する。更に好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲を囲繞する絶縁膜は、本発明による第１の実施の形態に準じる構成を有する。

本発明の第４の実施の形態によれば、好ましくない寄生容量の増加を抑制し、かつ、本発明によるスパイラルインダクタのエレクトロマイグレーション耐性を向上させるため、スパイラルインダクタ形状を有する配線に高周波電流が流れる場合に発生する近接効果により電流密度が高くなる特定の箇所にのみ、第２のスパイラル配線である金属配線２の下層に金属配線３を形成し、金属配線２と金属配線３とを電気的に並列に接続する。
金属配線にギガヘルツ帯の高周波電流が流れる場合、隣接配線による磁界の影響により、金属配線内部における電流密度分布が不均一になることが知られている。この現象は近接効果と呼称され、スパイラル形状のインダクタの場合は、近接効果により、前記スパイラルインダクタの内周部の内側と、外周部の外側に、電流集中が起こる。そこで、本発明の第４の実施の形態においては、金属配線３を第２のスパイラル配線の最内周部下と最外周部下にのみ形成し、そして第２のスパイラル配線の内周部の内側と、外周部の外側に、金属配線３を、層間プラグ５を介して並列接続する。
このような構造により、スパイラルインダクタのエレクトロマイグレーション耐性を高めることができ、かつ、スパイラルインダクタと半導体基板の間の、好ましくない寄生容量の増加を抑制することが可能となる。

［第４の実施の形態の製造方法］
本発明の第４の実施の形態による構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、下層配線の平面パターニング形状のみが異なる。従って、本発明の第４の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同一の製造方法を用い、本発明の第1の実施の形態による最も下層に位置する金属配線の平面パタンのみを変更すればよい。従って、本発明の第４の実施の形態の製造方法については、詳細な説明は省略する。

［第５の実施の形態］
図１１は本発明の第５の実施の形態によるインダクタ素子の平面図、図１２は図１１のA-A'線での断面図である。
本発明の第５の実施の形態においては、図１１に示すように、最上層の金属配線１にて形成された第1のスパイラル配線と、第1のスパイラル配線の下層の金属配線２により構成された、第1のスパイラルイ配線と巻き数および巻き方向が略同一である第２のスパイラル配線とが、層間プラグ４ａを用いて互いに並列接続されて、上層インダクタ部が形成されており、そして第２のスパイラルイ配線（２）の下層に位置する金属配線３により構成された第3のスパイラル配線と、第３のスパイラル配線の下層の金属配線２０により構成された、第3のスパイラル配線（３）と巻き数および巻き方向が略同一である第４のスパイラル配線とが、層間プラグ２１を用いて互いに並列接続されて、下層インダクタ部が形成されている。そして、上層インダクタ部と下層インダクタ部とが層間プラグ５ａにより直列接続されている。好ましくは、直列接続部および並列接続部のプラグ形状は、本発明による第１の実施の形態に準じる形状を有する。更に好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲を囲繞する絶縁膜は、本発明による第１の実施の形態に準じる構成を有する。
また、本実施の形態において、金属配線３、２０により形成される下層インダクタ部は、第２の実施の形態に示されるように、要求されるエレクトロマイグレーション耐性により、更に下層の配線層を並列接続して形成してもよい。

［第５の実施の形態の製造方法］
本発明の第５の実施の形態による構造の製造方法は、本発明の第１の実施の形態の製造方法と比較して、使用する配線層および平面レイアウト形状のみが異なる。従って、本発明の第５の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同様の製造方法を用いればよい。従って、本発明の第５の実施の形態の製造方法については、詳細な説明は省略する。

［第６の実施の形態］
本発明は、比較的大きな電流が流れる通常の金属配線に対しても適用することができる。図１３は本発明の第６の実施の形態を示す平面図、図１４は図１３のA-A'線での断面図である。また、図１３においては層間プラグ４および５は、図示されていないが、本発明の第1の実施の形態において示したように、層間プラグ４および層間プラグ５は、マルチビアにより形成するか、あるいは、直方体形状を有するスリットビアにより形成されていることが、好ましい。更に好ましくは、本実施の形態には特に図示していないが、金属配線および層間プラグの周囲に位置する絶縁膜は、本発明による第１の実施の形態に準じる構成を有する。

本発明の第６の実施の形態においては、図１３に示すように、第1の金属配線１と金属配線４０とが、互いに交差するような構造において適用される。多層配線構造を具備する半導体装置上で金属配線同士を交差させる場合、交差する一方の配線を、下層の配線に接続して交差させることが一般的である。しかしこの方法では、第1の金属配線の膜厚と比較して、その下層に位置する金属配線の膜厚が薄い場合が多いため、前記金属配線に比較的大きな電流が流れる場合、前記下層配線を用いて交差させた金属配線のエレクトロマイグレーション耐性が劣化するという課題がある。本発明によれば、このような交差部を有する金属配線構造において、エレクトロマイグレーション耐性を向上させることができる。
本実施の形態においては、図１３および図１４に示されるように、第１の金属配線１および１’と、第１の金属配線と交差する金属配線４０が互いに交差する構造において、第１の金属配線１および１’が、金属配線１および１’の下層に位置する金属配線２に、層間プラグ４および４’を用いて接続され、更に第２の金属配線２が、金属配線４０の下層に延在することにより交差部を形成し、該交差部において、下層の金属配線２は、その金属配線２の更に下層に位置する金属配線３と、層間プラグ５を用いて、電気的に並列接続されている。この構成により、交差部の金属配線２の実効的な配線膜厚を向上させることができるため、比較的大きな電流が流れる金属配線同士が交差する金属配線構造においても、所望のエレクトロマイグレーション耐性を得ることができる。更に本発明によれば、許容されるエレクトロマイグレーション耐性の範囲内で、下層配線２および下層配線３の配線幅を、前記下層配線１および１’よりも細く形成しているため、望ましくない寄生容量の増加を抑制することができる。
なお、本実施の形態においては、交差部の下層配線は金属配線２と金属配線３の、２層配線の並列接続構造としたが、要求されるエレクトロマイグレーション耐性によっては、３層以上の金属配線の並列接続構造とすることもできる。また、本実施の形態では、２本の金属配線が互いに直角に交差する場合を示したが、本発明は、交差する配線の本数や交差角度によって制限されることはなく、金属配線の交差する角度は、例えば４５度などの任意の角度でもよい。

［第６の実施の形態の製造方法］
本発明の第６の実施の形態による構造の製造方法は、本発明の第1の実施の形態の製造方法と比較して、配線の平面パターン形状のみが異なる。従って、本発明の第６の実施の形態にかかる製造方法としては、本発明の第1の実施の形態にかかる製造方法と同一の製造方法を用いればよい。従って、本発明の第６の実施の形態の製造方法については、詳細な説明は省略する。

本発明の活用例として、トランジスタと多層配線を有する半導体装置の多層配線への活用があげられる。半導体素子の性能向上に伴い、今後その動作周波数は高くなることが予想される。また、無線通信に用いられる高周波帯における用途は、より拡大していくと考えられる。本発明によれば、このような高周波で動作させる必要が生ずる半導体装置において必要となるインダクタのチップ内における占有面積を縮小し、かつ、エレクトロマイグレーションによる信頼性劣化を防ぐことができる。更には、好ましくない寄生容量の増加を抑制することができる。これらにより、高性能、高信頼性を実現する半導体装置を供することができる。

本発明の第1の実施の形態を示す、基板側から見た平面図。 本発明の第1の実施の形態を示す、基板を省略した断面図。 本発明の第1の実施の形態の製造方法を示す工程順の断面図（その１）。 本発明の第1の実施の形態の製造方法を示す工程順の断面図（その２）。 本発明の第2の実施の形態を示す、基板側から見た平面図。 本発明の第2の実施の形態を示す、基板および絶縁膜を省略した断面図。 本発明の第3の実施の形態を示す、基板側から見た平面図。 本発明の第3の実施の形態を示す、基板および絶縁膜を省略した断面図。 本発明の第3の実施の形態の製造方法を示す工程順の断面図。 本発明の第4の実施の形態の製造方法を示す、基板側から見た平面図。 本発明の第4の実施の形態を示す、基板および絶縁膜を省略した断面図。 本発明の第5の実施の形態を示す、基板側から見た平面図。 本発明の第5の実施の形態を示す、基板および絶縁膜を省略した断面図。 本発明の第6の実施の形態を示す、基板側から見た平面図。 本発明の第６の実施の形態を示す、基板および絶縁膜を省略した断面図。

符号の説明

１、１’、２、３、２０、３０、４０ 金属配線
４、４’、４ａ、５、５ａ、２１、３１ 層間プラグ
１０ 下層絶縁膜
１１、１４、１５、１６、１８、１９、３４ 絶縁膜
１２ 配線溝
１３、３３ 金属膜
１７、３２ ビアホール

Claims (9)

1. 半導体基板上に形成された第１配線からなる第１インダクタと、
   前記第１インダクタの下層に配置された第２配線からなる第２インダクタと、
   前記第２インダクタの下層に配置された第３配線からなる第３インダクタと、
   を有し、
   前記第１インダクタは、前記第２インダクタと直列に接続され、
   前記第２インダクタは、前記第３インダクタと並列に接続され、
   前記第２インダクタの膜厚は、前記第１インダクタの膜厚よりも薄く、
   前記第３インダクタの膜厚は、前記第１インダクタの膜厚よりも薄い半導体装置。
2. 金属膜からなるパッドを有し、
   前記第１インダクタは、前記パッドと同層に配置されている請求項１に記載の半導体装置。
3. 前記第１インダクタを構成する前記第１配線は、アルミニウム或いはアルミニウムを主成分とする合金により形成されている請求項１または２に記載の半導体装置。
4. 前記第１インダクタと前記第２インダクタの接続は、層間プラグによって行われる請求項1から３のいずれかに記載の半導体装置。
5. 前記第２インダクタと前記第３インダクタの接続は、層間プラグによって行われる請求項１から４のいずれかに記載の半導体装置。
6. 前記第１インダクタ、前記第２インダクタ、および前記第３インダクタは、スパイラル形状を有している請求項１から５のいずれかに記載の半導体装置。
7. 前記第２インダクタを構成する前記第２配線および前記第３インダクタを構成する前記第３配線は、銅若しくは銅を主成分とした合金により形成されている請求項１から６のいずれかに記載の半導体装置。
8. 前記第２インダクタを構成する前記第２配線および前記第３インダクタを構成する前記第３配線は、銅を主成分とする合金により形成されている請求項１から７のいずれかに記載の半導体装置。
9. 前記第１インダクタを構成する前記第１配線の材料と、前記第２インダクタを構成する前記第２配線の材料とが、互いに異なっている請求項１から８のいずれかに記載の半導体装置。

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