KR101116897B1

KR101116897B1 - 디지털 ｃｍｏｓ 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터

Info

Publication number: KR101116897B1
Application number: KR1020100000814A
Authority: KR
Inventors: 남철
Original assignee: 주식회사 실리콘하모니
Priority date: 2010-01-06
Filing date: 2010-01-06
Publication date: 2012-03-06
Also published as: WO2011083992A2; KR20110080542A; WO2011083992A3; EP2523201A2; JP2013516782A; US20130020676A1

Abstract

본 발명의 디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터는 소정의 폭을 두고 양측이 수직 방향으로 적층되어 솔레노이드 구조를 갖는 다수개의 배선 금속; 및 상기 양측으로 적층된 다수개의 배선 금속 상호간을 연결하는 배선 금속 연결부를 포함하며, 상기 양측으로 적층된 다수개의 배선 금속 중에서 소정 개수의 하위층 배선 금속과 상기 하위층 배선 금속 상호간을 연결하는 배선 금속 연결부가 각각 연결되어 겹쳐진다. 본 발명에 의하면, 디지털 CMOS 공정에서 4-5GHz 이상의 주파수 대역에서 동작하는 주파수 합성기를 구현하기 위해 솔레노이드 인덕터를 사용함으로써, RF CMOS 공정에서만 구현 가능한 수 GHz 대역의 주파수 합성기를 구현할 수 있는 효과가 있다.

Description

디지털 ＣＭＯＳ 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터{SOLENOID INDUCTOR FOR FREQUENCY SYNTHESIZER IN DIGITAL CMOS PROCESS}

본 발명은 디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터에 관한 것으로, 보다 상세하게는 기존의 RF 공정에서 사용되는 구조인 평면 스파이럴 인덕터(planar spiral inductor)를 사용하지 않고, 디지털 CMOS 공정에서 4-5GHz 대역 이상의 고주파용 주파수 합성기를 구현하기 위한 솔레노이드 인덕터(solenoid inductor)에 관한 것이다.

종래의 4-5GHz 대역의 주파수 합성기를 설계하기 위해서는 CMOS RF 공정을 의무적으로 사용해야 한다. 그 이유는 주파수 합성기의 핵심 부품인 전압제어 발진기(Voltage controlled oscillator)의 수동 소자인 인덕터(Inductor)를 만들기 위해서 수 um 미터 이상의 두꺼운 최상위층 금속(thick TOP metal)을 필요로 하기 때문이다. RF 소자의 단위 회로 요소 중에서 가장 커다란 면적을 차지하면서 동시에 중요한 성능을 좌우하는 단위 회로 요소로 인덕터를 생각할 수 있다. 인덕터는 다른 단위 회로 요소 중 가장 미세화하기 어렵기 때문에 아날로그 동작 또는 인덕터를 포함해야만 하는 반도체 소자의 집적도 향상에 걸림돌이 되고 있다. 트랜지스터, 저항, 커패시터 등의 다른 단위 회로 요소들은 반도체 소자의 집적도가 높아짐에 따라 자연히 크기가 작아지므로 미세화하는데 큰 어려움이 없으나, 인덕터의 경우 단지 선폭 또는 선 길이 등, 크기를 축소하는 것 만으로 미세화를 구현하기 어렵다. 예를 들어, 정해진 면적에서 더 높은 인덕턴스를 얻으려면 인덕터의 턴 수를 늘리는 방법을 가장 먼저 생각할 수 있다. 그러나, 높은 인덕턴스를 얻기 위한 인덕터는 적절한 도선들의 폭 및 도선들 간의 거리를 확보해야 하고, 다른 층의 패턴들도 고려하여 설계되어야 하므로 쉽사리 고품질의 인덕터를 구현하기는 매우 어렵다.

우선, 인덕터의 성능을 나타내는 주요한 팩터로 인덕턴스(L: inductance)와 첨예도(Q: quality factor)를 생각할 수 있다. 인덕턴스와 첨예도의 정의는 잘 알려져 있으므로 별도의 설명을 생략한다. 반도체 소자의 인덕터에서, 인덕턴스는 도선의 길이와 턴 수로부터 큰 영향을 받는 것으로 알려져 있다. 첨예도는 저주파 대역에서는 도선의 저항으로부터 큰 영향을 받고, 고주파 대역에서는 기판의 신호 손실로부터 큰 영향을 받으며, 또한 인덕터의 대칭 모양(symmetric)으로부터 영향을 받는 것으로 알려져 있다. 따라서, 높은 인덕턴스를 확보하려면 되도록 넓은 면적에서 도선의 길이를 길게하여 여러 번 턴하도록 구현하여야 하며, 첨예도를 확보하려면 저항이 낮은 도선과 손실이 적은 기판에서 대칭 형태로 구현하여야 한다. 또한, 서로 다르거나 반대 방향으로 전류가 흐르지 않도록 설계하는 것도 높은 인덕턴스를 얻기 위하여 중요하다.

도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 다양한 모양의 인덕터들을 예시한 도면이다.

도 1을 참조하면, 종래 기술에 의한 반도체 소자의 인덕터(10)는, 다층으로 이루어진 사각 모양의 싱글-턴 인덕터(10: multi layered rectangle single-turn inductor)이다. 도 1에 도시된 인덕터(10)는 한 평면에서 싱글-턴을 하는 다수 개의 단위 인덕터(11a, 11b, 11c)로 이루어지고, 각 층을 연결하는 비아들(13a, 13b)에 의해 연결되며, 최종단은 최하층부터 최상층으로 연결된 비아(13c)를 통해 패스 라인(15)과 연결된다. 이 인덕터(10)는 사각 모양의 싱글-턴의 단위 인덕터를 다층으로 구현하기 때문에 인덕턴스를 증가시킬수 있지만 턴 수가 작은 싱글-턴이고 대칭형이 아니므로 공통(mutual) 인덕턴스에 의한 인덕턴스의 저하가 심하며, 또한 차동형(differential type) 인덕터를 구현할 수 없다.

도 2를 참조하면 종래 기술에 의한 반도체 소자의 다른 인덕터(20)는, 하나의 평면에 형성된 원형 스파이럴(spiral)형 멀티-턴 인덕터(20)이며, 비아(23a)를 통하여 다른 층에 형성된 패스 라인(25a)과 연결된다. 또한, 패스 라인(25a)은 다른 비아(23b)를 통하여 같은 층에 형성된 다른 패스 라인(25b)과 연결된다. 도 2에 도시된 인덕터(20)는 멀티-턴의 구조이기 때문에 동일 평면에서는 인덕턴스를 높일 수 있으나, 상하 층에서 서로 다른 방향 또는 반대 방향으로 전류가 흐르기 때문에 인덕턴스의 손실이 불가피하다. 또한 대칭형 모양이 아니기 때문에 첨예도를 높일 수 없다.

도 3을 참조하면, 종래 기술에 의한 반도체 소자의 또 다른 인덕터(30)는, 평면 상에 대칭형이고 멀티-턴이 구현되며, 다수 개의 교차부들(37a, 37b, 37c)을 가진 모양이다. 도 3의 인덕터(30)는 대칭형이긴 하지만 다수 개의 교차부가 있어서 충분한 인덕턴스를 확보하기 어렵다. 구체적으로, 교차부에서 인덕턴스의 손실이 일어날뿐만 아니라, 단층에 형성되어야 하면서도 교차부에서는 입체적으로 형성되어야 하기 때문에 제조 공정이 복잡하다.

따라서, 디지털 CMOS 공정(Digital CMOS Process)에서는 수 um 미터의 두꺼운 상위층 금속을 사용하지 않기 때문에 RF 공정에서 사용되는 인덕터를 채용할 수 없으므로 작은 면적에서 보다 높은 인덕턴스 및 첨예도를 확보할 수 있는 인덕터의 개발이 필요하다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 다수개의 배선 금속이 비아(via)를 통해 연결되어 적층된 구조를 갖고, 높은 첨예도(Quality factor: Q>10)를 얻을 수 있도록 한 디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터를 제공함을 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명에 따른 디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터의 일 측면에 따르면, 소정의 폭을 두고 양측이 수직 방향으로 적층되어 솔레노이드 구조를 갖는 다수개의 배선 금속; 및 상기 양측으로 적층된 다수개의 배선 금속 상호간을 연결하는 배선 금속 연결부를 포함하며, 상기 양측으로 적층된 다수개의 배선 금속 중에서 소정 개수의 하위층 배선 금속과 상기 하위층 배선 금속 상호간을 연결하는 배선 금속 연결부가 각각 연결되어 겹쳐진다.

상기한 목적을 달성하기 위한 본 발명에 따른 디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터의 다른 측면에 따르면, 소정의 폭을 두고 양측이 수직 방향으로 적층되어 솔레노이드 구조를 갖는 다수개의 배선 금속; 및 상기 양측으로 적층된 다수개의 배선 금속 상호간을 연결하는 배선 금속 연결부를 포함하며, 상기 배선 금속은 양측이 수직 방향으로 적층되는 제4 배선 금속 내지 최상위 배선 금속 및 그 하위 배선 금속을 포함하며, 상기 제4 배선 금속의 하부에는 제1 배선 금속 내지 제3 배선 금속이 적층된 구조의 주파수 합성기 회로가 배치된다.

본 발명에 의하면, 디지털 CMOS 공정에서 4-5GHz 이상의 주파수 대역에서 동작하는 주파수 합성기를 구현하기 위해 솔레노이드 인덕터를 사용함으로써, RF CMOS 공정에서만 구현 가능한 수 GHz 대역의 주파수 합성기를 구현할 수 있다.

또한, 기존 평면 스파이럴 인덕터에서와 같이 두꺼운 메탈(thick metal)을 구현하기 위한 공정비용을 추가 부담하지 않아 원감 절감이 된다.

또한, 솔레노이드 인덕터를 수직으로 구현함으로써 스파이럴 인덕터 구현 면적의 80%까지 줄임으로서 칩 구현 가격이 상대적으로 낮아진다.

또한, 스파이럴 인덕터는 인덕터 밑에 자속의 영향으로 회로를 두지 못하는데, 솔레노이드 인덕터 밑에 회로는 자속에 수평 방향으로 작용하여 회로를 둠으로서 주파수 합성기의 구현 면적을 최소화함으로써 칩 구현 가격이 낮아지는 효과가 있다.

도 1 내지 도 3은 종래 기술에 의한 반도체 소자의 다양한 모양의 인덕터들을 예시한 도면.
도 4는 본 발명의 일실시예에 따른 솔레노이드 인덕터의 단면도.
도 5는 도 4의 솔레노이드 인덕터의 사시도.
도 6 및 도 7는 솔레노이드 인덕터의 저항을 줄이기 위한 인덕터의 구조를 나타내는 도면.
도 8는 본 발명의 일실시예에 따른 고주파 주파수 합성기의 회로도.
도 9는 솔레노이드 인덕터 밑에 회로를 배치한 경우의 일예를 나타내는 도면.
도 10은 기판 손실을 줄이기 위하여 솔레노이드 인덕터 밑에 폴리실리콘 패턴을 넣은 경우의 일예를 나타내는 도면.
도 11은 도 10에서 폴리실리콘 패턴의 배면도.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 4는 본 발명의 일실시예에 따른 솔레노이드 인덕터의 단면도이다.

도 4에 도시된 바와 같이, 디지털 CMOS 공정에서 4-5GHz 이상의 주파수 대역에서 동작하는 주파수 합성기를 구현하기 위해서는 도 4와 같은 구조의 솔레노이드 인덕터를 제작하여야 한다. 솔레노이드 인덕터는 공정에서 사용되는 배선 금속을 이용하여 구현된다. 배선 금속은 도 4에서와 같이 제1 배선 금속 내지 제7 배선 금속 및 최상위 배선 금속(51~58)이 적층되어 구성된다. 제1 배선 금속(51)은 배선 금속 중에서 제일 얇고, 최상위 배선 금속(58)은 배선 금속 중에서 제일 두껍다. 그 외 배선 금속들(52~57)은 두께가 일정하다. 이러한 배선 금속은 서로간에 절연층으로(미도시됨) 분리되어 있으며, 비아(via)(61~67)에 의해 서로간에 연결된다.

도 5는 도 4의 솔레노이드 인덕터의 사시도이다.

도 5에 도시된 바와 같이, 솔레노이드 인덕터의 인덕턴스(inductance) 값은 전류가 PORT1으로 입력되어 PORT2로 출력될 때 자속(magnetic flux)이 구조물 안쪽으로 형성되면서 결정된다. 즉, 전체 인덕턴스는 일반적으로 길이(l)가 단면적(A = w * h)에 비해 길 때, L = 4π x 10-7 * n * w * h / p 과 같이 성립된다. 여기서 n은 솔레노이드 인덕터의 감은 수에 해당된다. 반도체 공정에서 솔레노이드 인덕터의 높이는 조정이 가능하지 않고 수 um 높이로 고정되어 있기 때문에, 인덕턴스 값을 조정하기 위해서는 솔레노이드 인덕터의 감은 수(n)와 넓이(w)에 의해 조정해야 한다. 인덕터의 특성은 첨예도(Quality factor, Q) 및 SRF(Self Resonance Frequency)로 나타내어지는데, 첨예도는 Q= wL/R 식으로 나타낼 수 있다. SRF는 인덕터의 내부 기생 커패시터에 의해 자가 발진 주파수가 존재하며 SRF 이전의 주파수 영역에서 인덕터로 사용 가능하다. 솔레노이드 인덕터의 내부 기생 커패시터가 작아서 SRF는 수십 GHz 대역으로 수 GHz 대역에서 솔레노이드 인덕터로 사용에는 문제가 없다. 그러나 첨예도 값은 솔레노이드 인덕터의 저항값(R)에 의존하게 되어, 수 GHz에서는 표피 효과(Skin Effect)에 의해 인덕터의 전류가 표피로 흐르게 되어 저항값이 커지게 된다. 표피 효과에 의한 표피 두께는 5GHz일 때 수um로 수 um 이하인 CMOS 공정에서 메탈에 모두 흐르게 된다. 메탈의 두께가 얇을수록 저항이 커져서 첨예도가 낮아지기 때문에 이를 개선하기 위해서 도 6 및 도 7과 같이 메탈을 두 개 이상을 겹쳐서 저항을 낮게 한다.

도 6 및 도 7는 솔레노이드 인덕터의 저항을 줄이기 위한 인덕터의 구조를 나타내는 도면이다.

도시된 바와 같이, 도 6에서 배선 금속은 제1 배선 금속 내지 제7 배선 금속 및 최상위 배선 금속(71~78)으로 구성되고, 배선 금속(71~78)은 서로간에 절연층으로(미도시됨) 분리되어 있으며, 비아(via)(81~87)에 의해 서로간에 연결된다. 이 중에서 제1 배선 금속(71)과 제2 배선 금속(72) 및 제1 배선 금속(71)과 제2 배선 금속(72)을 연결하는 비아(81)가 각각 연결되어 겹쳐지는 구조를 갖는다. 도 7에서 배선 금속은 제1 배선 금속 내지 제7 배선 금속 및 최상위 배선 금속(91~98)으로 구성되고, 배선 금속(91~98)은 서로간에 절연층으로(미도시됨) 분리되어 있으며, 비아(via)(101~107)에 의해 서로간에 연결된다. 이 중에서 제1 배선 금속 내지 제3 배선 금속(91~93) 및 제1 배선 금속 내지 제3 배선 금속(91~93) 서로간을 연결하는 비아(101,102)가 각각 연결되어 겹쳐지는 구조를 갖는다. 도 6 및 도 7과 같은 구조를 갖도록 함으로써 솔레노이드 인덕터의 저항값을 줄여 첨예도(Q) 값을 높인다. 이때, 솔레노이드 인덕터의 높이(h)가 낮아짐에 따라 인덕턴스 값이 작아지는 것은 넓이(w)를 조정하여 인덕턴스 값을 조정한다.

도 8은 본 발명의 일실시예에 따른 고주파 주파수 합성기의 회로도이다.

도 8에 도시된 바와 같이, 본 발명의 주파수 합성기는 LC-tank와 발진 회로부로 구성된다. LC-tank의 인덕터는 본 발명에서 제안하는 솔레노이드 인덕터를 사용하며, 커패시터는 디지털 공정에서 제공되는 MOS capacitor 또는 MOS varactor를 사용한다. 또한, MiM(Metal-insulator-Metal)을 추가하여 사용할 수 있다. 특히, 솔레노이드 인덕터는 기존의 스파이럴 인덕터에 비해 자속(Magnetic flux)의 방향이 기판(substrate)에 수평이므로 자속에 의해 와류(eddy current) 발생의 영향이 적기 때문에 도 9에 나타난 바와 같이 솔레노이드 인덕터 밑에 회로를 배치할 수 있다.

도 9는 솔레노이드 인덕터 밑에 회로를 배치한 경우의 일예를 나타내는 도면이다.

도 9에 도시된 바와 같이, 솔레노이드 인덕터(200) 밑에 주파수 합성기 회로(300)를 배치하기 위해서는 솔레노이드 인덕터(200)의 배선 금속은 양측이 기판에 대하여 수직 방향으로 적층되어 코일이 기판에 대해 평행한 방향으로 감겨진 솔레노이드 구조의 제4 배선 금속 내지 제7 배선 금속 및 최상위 배선 금속(204~208)으로 적층된다. 배선 금속은 서로간에 절연층으로(미도시됨) 분리되어 있으며, 서로간에 비아(via)(304~307)에 의해 연결된다. 전술한 바와 같이 이러한 구조를 갖는 솔레노이드 인덕터(200)는 자속의 방향이 기판에 수평이므로, 솔레노이드 인덕터(200)의 하부에는 비아(via)(301~303)에 의해 서로간에 연결되는 제1 배선 금속 내지 제3 배선 금속(201~203)이 적층된 구조의 주파수 합성기 회로가 배치 설계(Layout)된다.

도 10은 기판 손실을 줄이기 위하여 솔레노이드 인덕터 밑에 폴리실리콘 패턴을 넣은 경우의 일예를 나타내는 도면이고, 도 11은 도 10에서 폴리실리콘 패턴의 배면도이다.

도시된 바와 같이, 솔레노이드 인덕터는 도 4에서 전술한 바와 같이 제1 배선 금속 내지 제7 배선 금속 및 최상위 배선 금속(51~58)이 적층되어 구성된다. 제1 배선 금속(51)은 배선 금속 중에서 제일 얇고, 최상위 배선 금속(58)은 배선 금속 중에서 제일 두껍다. 그 외 배선 금속들(52~57)은 두께가 일정하다. 이러한 배선 금속은 서로간에 절연층으로(미도시됨) 분리되어 있으며, 비아(via)(61~67)에 의해 서로간에 연결된다. 솔레노이드 인덕터의 밑에는 솔레노이드 인덕터에서 발생된 자속이 기판(500)으로 누설되는 것을 방지하기 위하여 폴리실리콘 패턴(400)을 L자 모양으로 넣는다. 이와 같은 구조에서는 기판 손실을 줄임으로써 첨예도 값을 증가시킬 수 있게 된다.

전술한 본 발명의 일실시예에서는 제1 배선 금속 내지 제7 배선 금속 및 제8 배선 금속인 최상위 배선 금속이 적층되는 구조의 솔레노이드 인덕터에 대해서만 설명하였으나, 최상위 배선 금속은 공정에 따라 제8 배선 금속 이상으로 늘어날 수 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

51~58 : 배선 금속
61~67 : 비아(via)

Claims

디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터로서,
소정의 폭을 두고 양측이 기판에 대하여 수직 방향으로 적층되어 솔레노이드 구조를 갖는 다수개의 배선 금속; 및
상기 양측으로 적층된 다수개의 배선 금속 상호간을 연결하는 배선 금속 연결부를 포함하며,
상기 양측으로 적층된 다수개의 배선 금속 중에서 소정 개수의 하위층 배선 금속과 상기 하위층 배선 금속 상호간을 연결하는 배선 금속 연결부가 각각 연결되어 겹쳐지고, 상기 배선 금속은 양측이 기판에 대하여 수직 방향으로 적층되는 제1 배선 금속 내지 최상위 배선 금속 및 그 하위 배선 금속을 포함하며, 상기 제1 배선 금속의 하부에는 기판으로의 자속 누설을 방지하는 폴리실리콘 패턴이 형성된 솔레노이드 인덕터.
삭제
삭제
청구항 1에 있어서,
상기 제1 배선 금속과 상기 제1 배선 금속 위에 적층되는 제2 배선 금속 및 상기 제1 배선 금속과 상기 제2 배선 금속 상호간을 연결하는 배선 금속 연결부가 각각 연결되어 겹쳐지는
것을 특징으로 하는 솔레노이드 인덕터.
청구항 1에 있어서,
상기 제1 배선 금속과 상기 제1 배선 금속 위에 적층되는 제2 배선 금속과 상기 제2 배선 금속 위에 적층되는 제3 배선 금속 및 상기 제1 배선 금속 내지 제3 배선 금속 상호간을 연결하는 배선 금속 연결부가 각각 연결되어 겹쳐지는
것을 특징으로 하는 솔레노이드 인덕터.
디지털 CMOS 공정에서 주파수 합성기에 사용되는 솔레노이드 인덕터로서,
소정의 폭을 두고 양측이 기판에 대하여 수직 방향으로 적층되어 솔레노이드 구조를 갖는 다수개의 배선 금속; 및
상기 양측으로 적층된 다수개의 배선 금속 상호간을 연결하는 배선 금속 연결부로 이루어지는 솔레노이드 인덕터를 포함하며,
상기 배선 금속은 양측이 기판에 대하여 수직 방향으로 적층되어 코일이 기판에 대해 평행한 방향으로 감겨진 솔레노이드 구조의 제4 배선 금속 내지 최상위 배선 금속 및 그 하위 배선 금속을 포함하며, 상기 솔레노이드 구조를 갖는 솔레노이드 인덕터는 자속의 방향이 기판에 수평이 되어 상기 제4 배선 금속의 하부에는 제1 배선 금속 내지 제3 배선 금속이 적층된 구조의 주파수 합성기 회로가 배치되는 솔레노이드 인덕터.