JP2003068862A - スパイラルインダクタ及び高周波半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】シリコンプロセスにおいて半導体基板上に形成
されたスパイラルインダクタヘの基板−絶縁層を介した
雑音の伝播量を低減し、ロジック回路からの雑音が高周
波回路に悪影響を及ぼさないことである。また、本発明
では、飛び込み雑音を低減する手段とスパイラルインダ
クタとの間に形成される寄生容量を小さく抑え、インダ
クタの特性劣化を引き起こさないことである。 【解決手段】シリコンプロセスによって半導体上に形成
されたスパイラルインダクタ２１の周囲にスパイラルイ
ンダクタ２１を形成しているメタル配線２と同一の絶縁
層にメタル接地配線１を配置する。また、メタル接地配
線１から複数の絶縁層８に複数のスルーホール４を介し
て、最下層のメタル配線層５まで接続し、スパイラルイ
ンダクタ２１をメタル接地配線１、スルーホール４、最
下層のメタル配線５で囲み込むシールド構造とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
プロセスを用いて構成したスパイラルインダクタンスの
構造に関する。

【０００２】

【従来の技術】集積回路の高周波回路には、インダクタ
として一般にスパイラルインダクタが用いられる。スパ
イラルインダクタは、平面上に配線を螺旋（スパイラ
ル）状に形成した多層配線のインダクタであり、その一
例を図６及び図７に示す。図６は、半導体装置内に形成
されたスパイラルインダクタの上面図である。図７は、
図６に示したスパイラルインダクタのＡ−Ａ’断面図で
ある。

【０００３】図６に示したように、スパイラルインダク
タ１２１は、半導体装置１０１の最上層絶縁層１１６上
に形成されたスパイラル状の配線１０２、最上層絶縁層
１１６とは別の絶縁層（ここでは、最上層から２層目の
層間絶縁層）１１７上に形成された直線状の配線１０
３、及び配線１０２及び配線１０３を接続するためのス
ルーホール１１５によって構成されている。また、スパ
イラル状の配線１０２の端部には、スパイラルインダク
タ１２１の一方の端子１１４が設けてあり、外部の回路
（図示せず）の端子等と接続されている。さらに、直線
状の配線１０３の端部には、スパイラルインダクタ１２
１の他方の端子１１３が設けてあり、外部の回路（図示
せず）の端子等と接続されている。

【０００４】また、従来のスパイラルインダクタの断面
構造は、図７に示したように、半導体基板１０６上に形
成されたＳｉＯ₂膜の上に、複数の層間絶縁層を介して
最上層絶縁層１１６上に配線１０２を形成している。そ
の最上層絶縁層１１６上の配線１０２をスパイラル状に
形成することでスパイラルインダクタ１２１を形成して
いる。

【０００５】なお、図７では、複数の絶縁層１０８は１
０層構成である例を示している。複数の絶縁層１０８
は、図外のアナログ回路部及びディジタル回路部の素子
形成や多層配線のために形成されているものである。

【０００６】上記のような構成のスパイラルインダクタ
は、高周波回路で電力を効率よく伝達するためのインピ
ーダンス整合回路や、発振器の振動を定常的に維持する
ための共振回路として用いられる。

【０００７】従来、高周波集積回路のプロセスには、電
子移動度が高いことから高周波特性の良好なトランジス
タが形成できるＧａＡｓ等の化合物半導体が使用される
ことが多かった。このような化合物半導体は半絶縁体で
あり、又、半絶縁性基板上に形成されたスパイラルイン
ダクタでは、基板との間における寄生容量は特に問題に
はならなかった。また、化合物半導体を用いた半導体装
置は、現在まで、増幅回路やミキサ等のアナログ回路を
形成したものまでが開発されている状況であり、ロジッ
ク部などのディジタル回路を、上記のアナログ回路と同
じ半導体装置内に混載させたものまでは至っていない。
そのため、アナログ回路とディジタル回路とを同じ半導
体装置内に混載した際に発生するディジタル回路からア
ナログ回路への飛び込み雑音は、問題にはなっていな
い。

【０００８】ところが近年、技術の進歩に伴ってシリコ
ンプロセスでの微細化が進み、高周波特性の良好なトラ
ンジスタをシリコン基板上に形成できるようになり、高
周波集積回路をシリコン基板上に形成可能となってき
た。スパイラルインダクタを形成したシリコン基板上
に、シリコンプロセスを用いてロジック回路を混載させ
ることが容易に実施できるため、ディジタル回路から、
半導体基板上に形成されたスパイラルインダクタヘの、
基板を介した雑音の問題が避けられない状態になる。

【０００９】また、シリコン基板は半導体基板であり、
スパイラルインダクタと基板との間に絶縁層を設けてい
ることから、スパイラルインダクタと基板との間の寄生
容量も問題となる。つまり、スパイラルインダクタで
は、特に上層配線層に形成されるスパイラル状の配線１
０２は、面積的に比較的大きいことから、層間絶縁層１
０８を介して配線１０２と半導体基板１０６との間に、
寄生容量が形成されてしまう。

【００１０】さらに、最上層絶縁層１１６に形成される
スパイラル状の配線１０２は、上記のように面積的に比
較的大きいことから、図示していないがディジタル回路
部の信号や、アナログ回路でも増幅回路での出力信号等
が、層間絶縁層１０８や半導体基板を介して飛び込み雑
音として伝播してくると、このスパイラルインダクタを
用いた高周波回路は悪影響を受けやすくなる。

【００１１】そこで、特開２０００−１８８３７３公報
には、インダクタの直下層部にポリシリコン層を挿入し
たスパイラルインダクタに関する技術が開示されてい
る。このスパイラルインダクタは、ポリシリコン層をサ
ブストレート基板と同電位にしたことによって、インダ
クタに付く寄生抵抗と寄生容量を小さくでき、インダク
タを発信回路の共振回路の一部とした場合に、発振回路
の位相ノイズを低減できる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記の
方法では、配線−ポリシリコン間での寄生容量が大きく
なり、スパイラルインダクタの特性が著しく劣化する。
また、層間絶縁層を介してスパイラルインダクタの周囲
からの、雑音の伝播が考えられる。

【００１３】そこで本発明は、上記の問題を解決するた
めに創作したものであり、その目的は、シリコンプロセ
スにおいて半導体基板上に形成されたスパイラルインダ
クタヘの基板−絶縁層を介した雑音の伝播量を低減し、
ロジック回路からの雑音が高周波回路に悪影響を及ぼさ
ないことである。また、本発明では、飛び込み雑音を低
減する部位とスパイラルインダクタとの間に形成される
寄生容量を小さく抑え、インダクタの特性劣化を引き起
こさないことである。

【００１４】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００１５】（１）シリコンプロセスによって、複数の
絶縁層を備えた半導体装置の所定の層上に形成されたス
パイラル状配線の周囲に、シールド部を備えたことを特
徴とする。

【００１６】この構成において、スパイラルインダクタ
は、複数の絶縁層を備えた半導体装置の所定の層上にシ
リコンプロセスによって形成されたスパイラル状配線の
周囲にシールド部を備えている。したがって、スパイラ
ルインダクタヘの同一基板上に、ロジック回路等のディ
ジタル回路を形成した際に、ディジタル回路からの雑音
伝播が著しく減少し、高周波回路への悪影響を抑制する
ことが可能となる。

【００１７】（２）前記シールド部は、前記スパイラル
状配線と同一層上で、前記スパイラル状配線の周囲に形
成された接地導電性面と、前記スパイラル状配線が形成
された層と１層又は複数層離れた層上に形成された導電
性面と、該接地導電性面及び該導電性面を電気的に接続
する接続部と、で構成されたことを特徴とする。

【００１８】この構成において、スパイラルインダクタ
は、スパイラル状配線と同一層上で、スパイラル状配線
の周囲に形成された接地導電性面と、スパイラル状配線
が形成された層と１層又は複数層離れた層上に形成され
た導電性面と、接地導電性面及び導電性面を電気的に接
続する接続部と、で構成されたシールド部を備えてい
る。したがって、シールド効果と、このシールド部によ
るスパイラルインダクタヘの寄生容量の低減と、を両立
させることが可能となる。

【００１９】（３）前記導電性面は、基板配線材料で形
成されたことを特徴とする。

【００２０】この構成において、スパイラルインダクタ
のシールド部は、基板配線材料で形成された導電性面を
備えている。したがって、製造が容易で、コストアップ
要因とはならない。

【００２１】（４）前記導電性面は、ポリシリコンで形
成されたことを特徴とする。

【００２２】この構成において、スパイラルインダクタ
のシールド部は、ポリシリコンで形成された導電性面を
備えている。したがって、製造が容易であり、コストの
上昇を抑制できる。

【００２３】（５）前記接続部は、前記スパイラル状配
線の周囲に配設された複数のスルーホールあることを特
徴とする。

【００２４】この構成において、スパイラルインダクタ
の接続部は、スパイラル状配線の周囲に配設された複数
のスルーホールによって構成されている。したがって、
容易に実現できる手法で、接地導電性面と導電性面とを
接続させることが可能となる。

【００２５】（６）前記接続部は、前記スパイラルイン
ダクタの周囲に配設された溝状の凹部であることを特徴
とする。

【００２６】この構成において、スパイラルインダクタ
の接続部は、スパイラルインダクタの周囲に配設された
溝状の凹部によって構成されている。したがって、シー
ルド効果をさらに高めることが可能となる。

【００２７】（７）（１）乃至（６）のいずれかに記載
のスパイラルインダクタを備えたことを特徴とする。

【００２８】この構成において、高周波半導体装置は、
（１）乃至（６）のいずれかに記載のスパイラルインダ
クタを備えている。したがって、雑音に強いインダクタ
を形成することができるので、アナログ回路、ディジタ
ル回路混載の高周波半導体装置が実現でき、これによ
り、ギガヘルツ帯域を用いる携帯電話の入力部の増幅回
路にディジタル処理回路を混載可能となる等、例えば携
帯電話等の軽量化、小型化に有効である。

【００２９】

【発明の実施の形態】図１は、本発明の第１実施形態に
係るスパイラルインダクタの上面図である。また、図２
は、図１に示したスパイラルインダクタのＡ−Ａ’断面
図である。図２に示したスパイラルインダクタ２１は、
１０層構成の絶縁層８を備えている。

【００３０】ここで、図１及び図２には、本発明の実施
形態に係るスパイラルインダクタのみを示しており、半
導体装置を構成する他のアナログ回路やディジタル回路
部は既存の技術で構成させるため、省略している。

【００３１】半導体基板６（ここではＳｉ）上に形成さ
れた１０層の層間絶縁層８（ここではＳｉＯ₂）の構成
を例に説明する。なお、最上層絶縁層１６上のメタル配
線２等を保護するための保護層は、図示を省略してい
る。 また、１０層の層間絶縁層８は、図示していない
アナログ回路部及びディジタル回路部の素子形成や多層
配線のために形成したものである。

【００３２】図１に示したように、スパイラルインダク
タ２１は、半導体基板６上に形成された複数の絶縁層８
の最上層絶縁層１６上に形成されたスパイラル状のメタ
ル配線２と、スパイラル状配線２の中心部からの引き出
し線のための最上層絶縁層１６とは異なる絶縁層（ここ
では、最上層から２層目の層間絶縁層）上に形成された
メタル配線３と、配線２のスパイラル状の中心で配線３
と電気的接続を行うためのスルーホール１５と、で構成
されている。なお、配線２及び配線３は、例えば、アル
ミ配線、銅配線等の基板配線材料で形成されている。

【００３３】また、配線２の端部には、配線２を引き出
して、図示していない他の回路と接続するための端子１
４が設けられ、配線３の端部には、配線３を引き出し
て、図示していない他の回路と接続するための端子１３
が設けられている。

【００３４】次に、本発明の特徴的な構成について説明
する。本発明では、図２に示したように、半導体基板６
上に形成された最下層絶縁層７上の配線層として、スパ
イラルインダクタ２１の外周部よりも広いサイズの導電
性面であるメタル面５を形成している。一方、最上層絶
縁層１６上の配線層（配線２と同一面）として、スパイ
ラルインダクタ２１の周辺部に接地導電性面である接地
メタル面１を形成している。なお、メタル面５及び接地
メタル面１１は、例えば、アルミ配線、銅配線等の基板
配線材料で形成され、又、接地メタル面１１は図外の配
線によって接地されている。

【００３５】さらに、メタル面５と接地メタル面１１と
は、層間絶縁層８を貫通する接続部である複数のスルー
ホール４にて接続されている。ここで、複数のスルーホ
ール４は、スパイラルインダクタ２１が形成された面に
対して垂直方向に形成されている。

【００３６】このように構成しているので、シリコンプ
ロセスにより絶縁層を介して半導体装置を構成する半導
体基板上に形成されたスパイラルインダクタ２１は、最
上層絶縁層１６上の接地メタル面１１と、最下層絶縁層
７上のメタル面５と、スパイラルインダクタ２１の周辺
に配設されている複数のスルーホール４と、で構成され
たシールド部により、シールドされることになる。

【００３７】これにより、図示していないが、同じ半導
体基板に形成されているアナログ回路やディジタル回路
からの半導体基板や複数の絶縁層を介しての、飛び込み
雑音の影響を著しく減少させることができる。

【００３８】また、メタル面５は、スパイラルインダク
タ２１が形成されている面とは、１層又は複数層離れた
層に形成することで、距離をおいて双方を形成できるこ
とから、寄生容量を小さくすることでき、寄生容量によ
るインダクタ特性の劣化を防止できる。

【００３９】さらに、メタル面５と接地メタル面１１と
を接続する複数のスルーホール４は、形成する数を調整
したり、間隔を調整して配設したりすることで、シール
ド効果が上がるように設定すれば良い。

【００４０】加えて、スルーホール４の径を大きくして
も良いし、スルーホールに代えて、複数の絶縁層８に溝
（凹部）を形成して、メタル面５と接地メタル面１１を
接続しても良い。また、全面的に溝を延長して、スパイ
ラルインダクタの端子部を除いたスパイラルインダクタ
２１の周辺を囲っても良い。但し、スルーホールによる
接続が、絶縁層間を接続させる一般的技術のうちで、容
易に実現できる手法である。

【００４１】また、複数の絶縁層８のうち、どの層にス
パイラルインダクタ、メタル面５、及び接地メタル面１
１を形成するかは、シールド効果や寄生容量を勘案して
設定すれば良い。したがって、図２に示したように、最
上層絶縁層１６や最下層絶縁層７以外にスパイラルイン
ダクタ２１、メタル面５、及び接地メタル面１１を形成
しても良い。

【００４２】さらに、複数の絶縁層８における任意の層
間絶縁層上にスパイラルインダクタ２１を形成し、最上
層絶縁層１６の接地メタル面１１をスパイラルインダク
タ２１の外周部よりも広いサイズのメタル面とし、メタ
ル面５と接地メタル面１１とを複数のスルーホール４で
接続することで、スパイラルインダクタ２１の周囲をシ
ールド部で囲うことができる。

【００４３】また、スパイラルインダクタ２１と同一平
面でスパイラルインダクタ２１の周囲に形成する接地メ
タル面１１を、図外のアナログ回路やディジタル回路部
へ拡げて形成することで、アナログ回路やディジタル回
路から発する雑音を低減することが可能となる。

【００４４】次に、シールド部を設けた効果を、スパイ
ラルインダクタの等価回路を用いて説明する。図８は、
図６及び図７に示した従来のスパイラルインダクタにお
ける雑音伝播を示す等価回路図である。図８に示したス
パイラルインダクタ２１の等価回路は、絶縁層を１０層
設けた場合であり、スパイラルインダクタの各寸法は、
線路幅１５μｍ、線路スペース５μｍ、線路長４０００
μｍである。また、絶縁層８はＳｉＯ₂からなり、１層
の厚みは１．５μｍである。さらに、スパイラルインダ
クタの等価回路では、インダクタンス値をＬ１、配線抵
抗をＲ１、絶縁層８による寄生容量をＣ１、半導体基板
６に相当する配線抵抗をＲ２及び寄生容量をＣ２として
表している。加えて、雑音の伝播を示すモデルとしてＲ
３＝１０ｋΩとした。 雑音信号は雑音源４０から発生
して、基板表面から層間絶縁層８を介してスパイラルイ
ンダクタ２１に伝播するものとする。雑音の伝播量の見
積もりは、雑音源１０からスパイラルインダクタ２１の
入出力部４１，４２への電力通過量で与えられる。

【００４５】図３は、本発明の第１実施形態に係るスパ
イラルインダクタにおける雑音伝播を示す等価回路図で
ある。この等価回路は、図８に示した従来例から本発明
の第１実施形態でのスパイラル断面構造を考慮して算出
したものである。本発明の第１実施形態と従来例とは、
スパイラルインダクタの配線パターンは同一であるもの
とする。本発明の第１実施形態では、図２の断面図に示
したように、最下層メタル面５がスルーホール４でメタ
ル接地面１に接続されている。この場合、スパイラルイ
ンダクタ２１の配線パターンで規定される値であるイン
ダクタンス値Ｌ１，配線抵抗Ｒ１，半導体基板６に相当
する配線抵抗Ｒ２及び寄生容量Ｃ２は、本発明の第１実
施形態及び従来例で同一の値となる。最下層メタル面５
によって絶縁層８による寄生容量がＣ１ａ（絶縁層９層
分の容量），Ｃ１ｂ（絶縁層１層分の容量）となる。最
下層メタル５がスルーホール４でメタル接地配線１に接
続された際のコンタクト抵抗をＲ４と表している。本実
施形態では、シリコンプロセスで形成されるスルーホー
ルの代表的値として５Ω・層／holeで計算した。そし
て、スルーホールの総数を４５個とし、絶縁膜９層を介
しての接続を想定した。その結果、Ｒ４＝５Ω／hole×
９層／４５個＝１．０Ωとした。

【００４６】図４は、本発明の第１実施形態及び従来例
でのスパイラルインダクタによる雑音伝播シミュレーシ
ョン結果を示したグラフである。２〜３ＧＨｚ帯域内に
おいて、雑音伝播量は本発明では−８９ｄＢである。よ
って、従来例の雑音伝播量である−５１ｄＢと比較し
て、４８ｄＢ雑音伝播量を低減できた。なお、２〜３Ｇ
Ｈｚ帯域において、本発明のスパイラルインダクタを使
用した場合の特性改善を示したが、周波数帯域は一例で
あり、本発明の周波数帯域を限定するものではない。

【００４７】この結果より、等価回路を用いて本発明が
半導体基板を介して同一基板上に形成されているロジッ
ク回路等からの雑音の影響が著しく減少することが確認
できた。

【００４８】次に、本発明の第２実施形態に係るスパイ
ラルインダクタについて説明する。図５は、本発明の第
２実施形態に係るスパイラルインダクタの断面図であ
る。本発明の第２実施形態に係るスパイラルインダクタ
の形状は、本発明の第２実施形態に係るスパイラルイン
ダクタ２１と同じであるため、ここでの説明は省略す
る。

【００４９】本発明の第２実施形態に係るスパイラルイ
ンダクタ３１では、スパイラルインダクタ２１のシール
ド部を構成するメタル面５に代えて、導電性のあるポリ
シリコン面を使用している。すなわち、半導体基板６
（ここでは、Ｓｉ）上に、導電性のあるポリシリコン
（ゲート等で使用しているポリシリコン）を配設してい
る。そして、本発明の第１実施形態と同様に、最上層絶
縁層１６に形成されている接地メタル面１１と層間絶縁
層８（ここでは、ＳｉＯ₂）とを貫通する複数のスルー
ホール４によって、電気的に接続を行っている。

【００５０】このようにすることで、シリコンプロセス
により絶縁層を介して半導体基板上に形成されたスパイ
ラルインダクタ３１は、最上層絶縁層１６上の接地メタ
ル面１１と、半導体基板６上のポリシリコン面９と、ス
パイラルインダクタ３１の周辺に配設されている複数の
スルーホール４によって構成されたシールド部によっ
て、シールドされることになる。

【００５１】この場合、ポリシリコン面９と接地メタル
面２との間に形成した層間絶縁層は１０層となり、層間
絶縁層が９層の第１実施形態と比較して１層増加してお
り、寄生容量をより下げる効果がある。

【００５２】なお、本発明の実施形態では、Ｓｉ基板上
にシリコンプロセスを用いてスパイラルインダクタやシ
ールド部を設けた構成について説明したが、これに限定
されるものではなく、例えば、Ｓｉ基板上にＳｉＧｅ
（シリコンゲルマニウム）で形成した半導体装置にも適
用可能であり、層間絶縁層を用いる半導体装置に有効で
ある。

【００５３】以上のように本発明は、スパイラルインダ
クタを形成するスパイラル状配線と同一面に形成する接
地導電性面と、スパイラルインダクタを形成する領域で
層間絶縁層を介した面に形成される導電性面と、この両
面を電気的に接続する接続手段で構成されるもので、シ
ールド効果と、このシールド手段によるスパイラルイン
ダクタヘの寄生容量の低減を両立させたものである。

【００５４】また、既知の技術で構成可能であるため、
コストアップ要因にはならない。

【００５５】雑音に強いスパイラルインダクタを形成す
ることができることで、アナログ回路、ディジタル回路
混載の高周波半導体装置が実現でき、これにより、ギガ
ヘルツ帯域を用いる携帯電話の入力部の増幅回路にディ
ジタル処理回路を混載可能となる等、携帯電話の軽量
化、小型化に有効である。

【００５６】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００５７】（１）スパイラルインダクタは、複数の絶
縁層を備えた半導体装置の所定の層上にシリコンプロセ
スによって形成されたスパイラル状配線の周囲にシール
ド部を備えていることにより、スパイラルインダクタヘ
の同一基板上に、ロジック回路等のディジタル回路を形
成した際に、ディジタル回路からの雑音伝播が著しく減
少し、高周波回路への悪影響を抑制できる。

【００５８】（２）スパイラルインダクタは、スパイラ
ル状配線と同一層上で、スパイラル状配線の周囲に形成
された接地導電性面と、スパイラル状配線が形成された
層と１層又は複数層離れた層上に形成された導電性面
と、接地導電性面及び導電性面を電気的に接続する接続
部と、で構成されたシールド部を備えているので、シー
ルド効果と、このシールド部によるスパイラルインダク
タヘの寄生容量の低減と、を両立させることができる。

【００５９】（３）スパイラルインダクタのシールド部
は、基板配線材料で形成された導電性面を備えているの
で、製造が容易で、コストアップ要因とはならずコスト
抑制に効果的である。

【００６０】（４）スパイラルインダクタのシールド部
は、ポリシリコンで形成された導電性面を備えているの
で、製造が容易であり、コストの上昇を抑制できる。

【００６１】（５）スパイラルインダクタの接続部は、
スパイラル状配線の周囲に配設された複数のスルーホー
ルによって構成されているため、容易に実現できる手法
で、接地導電性面と導電性面とを接続させることができ
る。

【００６２】（６）スパイラルインダクタの接続部は、
スパイラルインダクタの周囲に配設された溝状の凹部に
よって構成されているため、シールド効果をさらに高め
ることができる。

【００６３】（７）高周波半導体装置は、（１）乃至
（６）のいずれかに記載のスパイラルインダクタを備え
ていることによって、雑音に強いインダクタを形成する
ことができるので、アナログ回路、ディジタル回路混載
の高周波半導体装置が実現でき、これにより、ギガヘル
ツ帯域を用いる携帯電話の入力部の増幅回路にディジタ
ル処理回路を混載可能となる等、例えば携帯電話等を軽
量化、小型化できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るスパイラルインダ
クタの上面図である。

【図２】図１に示したスパイラルインダクタのＡ−Ａ’
断面図である。

【図３】本発明の第１実施形態に係るスパイラルインダ
クタにおける雑音伝播を示す等価回路図である。

【図４】本発明の第１実施形態及び従来例でのスパイラ
ルインダクタによる雑音伝播シミュレーション結果を示
したグラフである。

【図５】本発明の第２実施形態に係るスパイラルインダ
クタの断面図である。

【図６】半導体装置内に形成されたスパイラルインダク
タの上面図である。

【図７】図６に示したスパイラルインダクタのＡ−Ａ’
断面図である。

【図８】図６及び図７に示した従来のスパイラルインダ
クタにおける雑音伝播を示す等価回路図である。

【符号の説明】

１，１０１−半導体装置 ２−スパイラル状配線 ４−複数のスルーホール ５−メタル面 ８−複数の絶縁層 １１−接地メタル面 ２１，３１，１２１−スパイラルインダクタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 シリコンプロセスによって、複数の絶縁
   層を備えた半導体装置の所定の層上に形成されたスパイ
   ラル状配線の周囲に、シールド部を備えたことを特徴と
   するスパイラルインダクタ。
2. 【請求項２】 前記シールド部は、前記スパイラル状配
   線と同一層上で、前記スパイラル状配線の周囲に形成さ
   れた接地導電性面と、 前記スパイラル状配線が形成された層と１層又は複数層
   離れた層上に形成された導電性面と、 該接地導電性面及び該導電性面を電気的に接続する接続
   部と、で構成されたことを特徴とする請求項１に記載の
   スパイラルインダクタ。
3. 【請求項３】 前記導電性面は、基板配線材料で形成さ
   れたことを特徴とする請求項２に記載のスパイラルイン
   ダクタ。
4. 【請求項４】 前記導電性面は、ポリシリコンで形成さ
   れたことを特徴とする請求項２に記載のスパイラルイン
   ダクタ。
5. 【請求項５】 前記接続部は、前記スパイラル状配線の
   周囲に配設された複数のスルーホールあることを特徴と
   する請求項２乃至４のいずれかに記載のスパイラルイン
   ダクタ。
6. 【請求項６】 前記接続部は、前記スパイラルインダク
   タの周囲に配設された溝状の凹部であることを特徴とす
   る請求項２乃至４のいずれかに記載のスパイラルインダ
   クタ。
7. 【請求項７】 請求項１乃至６のいずれかに記載のスパ
   イラルインダクタを備えたことを特徴とする高周波半導
   体装置。