JP2005236033A

JP2005236033A - 半導体装置

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Publication number: JP2005236033A
Application number: JP2004043298A
Authority: JP
Inventors: Kazuyasu Nishikawa; 和康西川; Kenji Shintani; 賢治新谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2005-09-02

Abstract

【課題】損失が小さく、自己共振周波数が高く、Ｑ値が高いインダクタを備えた半導体装置を提供する。
【解決手段】
この半導体集積回路装置では、インダクタ５とシリコン基板１の間にシールド３を設け、インダクタ５の渦巻状配線１０とシールド３のＩ字状配線２４〜２７との重なり面積を、渦巻状配線１０の面積の０．５％以上４０％以下に設定する。したがって、インダクタ５の等価回路において、シリコン基板１の抵抗成分を減少させ、シリコン基板１の容量成分を増加させることができる。
【選択図】図１

Description

この発明は半導体装置に関し、特に、半導体基板上に形成されたインダクタを備えた半導体装置に関する。

高周波回路を備えた半導体装置には、抵抗やキャパシタの他にインダクタ(インダクタンス素子)が設けられている。インダクタとキャパシタを組み合わせることにより高周波回路の整合を取ることができる。シリコン基板上に作製されたインダクタに高周波電流が流れると、シリコン基板内に誘導電流が流れる。この電流によってインダクタの損失が増加し、インダクタの特性が劣化する。

この対策として、インダクタとシリコン基板の間にパターンド・グランド・シールドを設置する方法がある（図５参照）。パターンド・グランド・シールドは、導電性材料で構成され、グランドに接続されているので、インダクタとシリコン基板の電磁結合を低下させ、シリコン基板内に流れる誘導電流を低減化させることができる。また、パターンド・グランド・シールドには、インダクタの巻き方向に対して垂直な切れ目が設けられているので、パターンド・グランド・シールドに誘導電流が流れることも防止される。したがって、パターンド・グランド・シールドにより、インダクタの損失を抑制し、インダクタの特性を向上させることができる（たとえば非特許文献１参照）。
C.P.Yue and S.S.Wong, "On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC’s," IEEE J. Solid-State Circuits, Vol. 33, 1998, pp.743-752.

しかし、従来の方法では、インダクタと基板の間にパターンド・グランド・シールドを設けることにより、自己共振周波数（Ｑ値がゼロになる周波数）が低下し、インダクタとしての適用周波数範囲が狭くなるという問題があった。また、インダクタンスの大きさによってはＱ値（Quality Factor）が悪化するという問題があった。

それゆえに、この発明の主たる目的は、損失が小さく、自己共振周波数が高く、Ｑ値が高いインダクタを備えた半導体装置を提供することである。

この発明に係る半導体装置は、半導体基板上に形成された半導体装置であって、半導体基板上に絶縁層を介して形成された渦巻状の第１の配線を含むインダクタと、絶縁層内に形成されて接地電位を受け、上方から見て第１の配線の巻き方向と直交するように配置された第２の配線を含むシールドとを備えたものである。ここで、第１および第２の配線の重なり面積は、第１の配線の面積の４０％以下に設定されている。

この発明に係る半導体装置では、渦巻状の第１の配線と接地された第２の配線との重なり面積を第１の配線の面積の４０％以下に設定したので、インダクタの等価回路において、シリコン基板の抵抗成分を減少させるとともに、シリコン基板の容量成分を増加させることができる。したがって、インダクタの損失を小さくさせながら、Ｑ値を高くし、自己共振周波数の低下を抑制することができる。

図１（ａ）はこの発明の一実施の形態による半導体集積回路装置の要部を示す透過平面図、図１（ｂ）は図１（ａ）のＩＢ−ＩＢ線断面図である。

図１（ａ）（ｂ）を参照して、この半導体集積回路装置は、６層の銅配線層を用いたＣＭＯＳプロセスで作製されている。すなわち、この半導体集積回路装置では、シリコン基板１の表面に層間膜（絶縁層）４を介してインダクタ５が形成され、層間膜４内にシールド３が形成されている。シリコン基板１と層間膜４の間にはトレンチ分離膜２が形成され、インダクタ５の表面はパッシベーション膜６で覆われている。インダクタ５は、半導体集積回路装置に含まれる高周波回路の一部を構成している。シールド３は、インダクタ５とシリコン基板１の電磁結合を低下させ、シリコン基板１内に流れる誘導電流を低減化させる。

インダクタ５は、下から６番目（最上層）の銅配線層で形成された渦巻状配線１０、入力端子１１、リード線１２、引き出し線１６および出力端子１７と、ヴィアホール１３，１４と、下から５番目の銅配線層で形成された引き出し線１５とを含む。渦巻状配線１０は、図２に示すように、所定寸法の正方形１８に沿って幅Ｗが１０μｍの配線を２μｍの間隔Ｓを開けて内側に２．５回巻いた形状になっている。なお、インダクタ５の直径Ｄは、渦巻状配線１０の中心（正方形１８の中心）Ｏとその最外郭配線の中心線（正方形１８の１辺）との間の距離で定義される。正方形１８の中心Ｏを通り、正方形の１辺に垂直な直線をＸとし、正方形１８の中心Ｏを通り、直線Ｘと直交する直線をＹとすると、渦巻状配線１０は直線Ｘに平行な部分と直線Ｙに平行な部分とに分けられる。渦巻状配線１０の始端部と終端部はともに直線Ｘ上に位置する。

入力端子１１は直線Ｘ上に配置され、リード線１２は入力端子１１と渦巻状配線１０の始端部との間に接続される。出力端子１７は直線Ｘ上に配置され、出力端子１７は、引き出し線１６、ヴィアホール１４、引き出し線１５、ヴィアホール１３を介して渦巻状配線１０の終端部に接続される。したがって、このインダクタ５では、入力端子１１から入力された高周波信号はリード線１２、渦巻状配線１０、ヴィアホール１３、引き出し線１５、ヴィアホール１４および引き出し線１６を介して出力端子１７に出力される。

シールド３は、下から１番目（最下層）の銅配線層で形成されており、図示していない高周波グランドと接続されている。シールド３は、図３に示すように、４つのＬ字状配線２０〜２３と、４つのＩ字状配線２４〜２７とを含む。Ｌ字状配線２０〜２３は、図１（ａ）に示すように、上方から見て渦巻状配線１０を囲むように正方形に配列されている。Ｉ字状配線２４〜２７は、それぞれＬ字状配線２０〜２３の長辺の先端部内側に垂直に設けられている。Ｉ字状配線２４は、上方から見て渦巻状配線１０のうちの直線Ｙと平行な左側の部分と３ヶ所で直交している。Ｉ字状配線２５は、上方から見て渦巻状配線１０のうちの直線Ｘと平行な下側の部分と３ヶ所で直交している。Ｉ字状配線２６は、上方から見て渦巻状配線１０のうちの直線Ｙと平行な右側の部分と２ヶ所で直交している。Ｉ字状配線２７は、上方から見て渦巻状配線１０のうちの直線Ｘと平行な上側の部分と２ヶ所で直交している。したがって、渦巻状配線１０とＩ字状配線２４〜２７は、１０ヶ所で重なっている。渦巻状配線１０とＩ字状配線２４〜２７の重なり部の面積は、渦巻状配線１０の面積の０．５％以上、４０％以下に設定されている。また、Ｌ字状配線２０の長辺の先端部は、上方から見てリード線１２と直交している。Ｌ字状配線２２の長辺の先端部は、上方から見て引き出し線１６と直交している。

以下の説明を容易にするため、図４にシリコン基板１上に形成されたインダクタ５の等価回路を示す。この等価回路は、シリコン基板１上に作製されたインダクタ５の典型的なパイ型等価回路である。Ｌｓはインダクタ５のインダクタンス、Ｒｓはインダクタ５の抵抗値、Ｃｓは入力端子１１および出力端子１７間の容量値、Ｃｏｘ１，Ｃｏｘ２はそれぞれ入力端子１１および出力端子１７に付随する酸化膜容量値である。Ｃｓｉ１，Ｃｓｉ２はそれぞれ入力端子１１および出力端子１７に付随するシリコン基板容量値、Ｒｓｉ１，Ｒｓｉ２はそれぞれ入力端子１１および出力端子１７に付随するシリコン基板抵抗値を示す。図４の等価回路のＱ値は、次式（１）で表される。

ここで、Ｒｐ、Ｃｐは、それぞれ次式（２）（３）で表される。

数式（１）の右辺第２項は基板損失項と呼ばれ、インダクタ５のシリコン基板１における損失を表す。また、数式（１）の右辺第３項は自己共振項と呼ばれ、インダクタ５のＱ値がゼロとなる自己共振周波数を決定する。数式（２）では、低周波領域では右辺第１項が支配的で非常に高抵抗となるが、高周波領域では右辺第１項は非常に小さくなるため、右辺第２項が支配的になる。数式（３）は、周波数の増加とともに容量Ｃｐが増加することを示している。

また、比較のため、従来の半導体集積回路装置の要部を図５に示す。この半導体集積回路装置では、シリコン基板３０の表面に絶縁層を介してインダクタ３１が設けられ、シリコン基板３０とインダクタ３１の間にパターンド・グランド・シールド３５が設けられている。インダクタ３１は、図１のインダクタ５と同じ形状であり、入力端子３２、出力端子３３、および渦巻状配線３４を含む。パターンド・グランド・シールド３５は、渦巻状配線３４よりも大きな正方形の銅配線層で形成されている。銅配線層には、渦巻状配線３４と直交する多数の切れ目が形成されている。この切れ目により、パターンド・グランド・シールド３５に誘導電流が流れることが防止されている。

図６は、図５に示したインダクタ３１の等価回路を示す図である。パターンド・グランド・シールド３５によってインダクタ３１へのシリコン基板３０の影響が無くされており、図６の等価回路は図４の等価回路からシリコン基板容量値Ｃｓｉ１，Ｃｓｉ２とシリコン基板抵抗値Ｒｓｉ１，Ｒｓｉ２を除いた構成になっている。この等価回路のＱ値は、次式（４）で与えられる。

図７は、図１に示したインダクタ５のＱ値（本願発明；実線）と、シールドを設置しない場合のインダクタのＱ値（従来例１；点線）と、図５に示したインダクタ３１のＱ値（従来例２；一点鎖線）を示す図である。図７より、従来例１に比べ、従来例２のＱ値はパターンド・グランド・シールド３５の設置により改善されていることがわかる。しかしながら、Ｑ値がゼロとなる周波数（自己共振周波数）は低周波側にシフトするため、インダクタとしての適用範囲が悪化してしまう問題点がある。本願発明のＱ値は、従来例１および従来例２と比べ、大幅に向上している。また、本願発明におけるインダクタ５の自己共振周波数は従来例１と従来例２の間の値になっており、本願発明のシールド３によりＱ値を向上させながら、自己共振周波数の悪化を抑制することが可能である。

図８は、図１に示したインダクタ５の損失Ｓ２１（本願発明；実線）と、シールドを設置しない場合のインダクタの損失Ｓ２１（従来例１；点線）と、図５に示したインダクタ３１の損失Ｓ２１（従来例２；一点鎖線）を示す図である。図８より、インダクタの損失は従来例２が最も小さく、５．２ＧＨｚにおいて０．９ｄＢである。従来例１におけるインダクタの損失は最も大きく、５．２ＧＨｚにおいて１．７ｄＢである。一方、本願発明におけるインダクタの損失は従来例１および従来例２の間に存在し、５．２ＧＨｚにおいて１．２ｄＢである。

本願発明、従来例１および従来例２の測定結果よりインダクタの等価回路の各パラメータを抽出すると、次表１のようになる。

従来例１では、パターンド・グランド・シールドを設置していないため、シリコン基板に起因する抵抗値Ｒｓｉ１および容量値Ｃｓｉ１が存在する。従来例２では、パターンド・グランド・シールド３５によりインダクタ３１とシリコン基板３０との電磁結合が遮断されているため、シリコン基板３０に起因する抵抗値Ｒｓｉ１および容量値Ｃｓｉ１は存在しない。また、パターンド・グランド・シールド３５とインダクタ３１本体の距離が近いので、酸化膜容量値Ｃｏｘ１は大きくなる。さらに、高周波信号が入力端子３２から渦巻状配線３４を通って出力端子３３へ伝播する際に、一部の高周波信号は入力端子３２からパターンド・グランド・シールド３５へ抜け、再び、パターンド・グランド・シールド３５から出力端子３３へ戻るため、端子間容量値Ｃｓが無視できるくらいに小さくなる。

従来例２の抵抗値Ｒｓの中には、一部の信号がパターンド・グランド・シールド３５内を通過する際の抵抗値が含まれるので、従来例１に比べ、抵抗値Ｒｓが大きくなる。また、パターンド・グランド・シールド３５はインダクタ３１の巻方向に垂直にパターンを切ってあるので、パターンド・グランド・シールド３５内に流れる誘導電流は少ない。しかし、微小な誘導電流は流れるので、その電流によってインダクタンスＬｓは減少してしまう。以上のことから、パターンド・グランド・シールド３５を設置することにより、酸化膜容量値Ｃｏｘ１が増加するため、自己共振項がゼロになる周波数が低周波側に移動する。数式（４）の第１項の傾きと自己共振項の減少が積算されて、Ｑ値が最大となる周波数は高周波側に移動するものの、自己共振周波数が減少してしまう。

一方、本願発明では、最上層の銅配線層でインダクタ５を形成し、最下層の銅配線層でシールド３を形成したので、酸化膜容量値Ｃｏｘ１は従来例１より高く、従来例２より低い値となる。また、従来例１に比べ、基板抵抗値Ｒｓｉ１は低く、基板容量値Ｃｓｉ１は高くなる。また、シールド３の外径はインダクタ５の渦巻状配線１０の外径よりやや大きく、高周波グランドと接続されているので、従来例２と同様に一部の高周波信号が入力端子１１からシールド３を介して出力端子１７に抜ける。したがって、インダクタ５の抵抗値Ｒｓは従来例１よりやや大きくなる。以上のことから、数式（１）の第１項の傾きは従来例１よりやや低くなるが、数式（１）の基板損失項の大きさは従来例１の場合より大きいので、シリコン基板１による損失が小さくなり、Ｑ値は向上する。さらに、数式（１）の自己共振項の大きさが従来例２より大きいので、自己共振周波数は従来例２より改善される。

また、本願発明では、Ｌ字状配線２０，２２の長辺の先端部は、上方から見てそれぞれリード線１２および引き出し線１６と直交している。従来例２では、パターンド・グランド・シールド３５の一部のパターンが入力端子３２および出力端子３３の近傍でインダクタ３１と平行になっているので、その部分で誘導電流が流れやすく、インダクタ３１の性能低下の要因になっていた。しかし、本願発明では上述の構成になっているので、シールド３に流れる誘導電流を防止することができる。そのため、本願発明のインダクタンスＬｓは従来例１とほぼ等しくなる。

さらに、本願発明では、インダクタ５に近接してグランドに接続されたＬ字状配線２０〜２３を設けたことにより、高周波信号のリターン経路を安定させることができる。その結果、インダクタ５の周囲に配置された他の素子との電磁干渉を低減することができ、他の素子からの影響によるインダクタ５の性能の変化を抑制することができる。

次に、インダクタ５とシールド３の重なりの割合とインダクタ５の特性との関係について述べる。図９に重なりの割合とＱ値の最大値の関係を示し、図１０に重なりの割合と自己共振周波数の関係を示し、図１１に重なりの割合と１０ＧＨｚにおける損失Ｓ２１との関係を示す。ここで、インダクタ５とシールド３の重なりの割合は、渦巻状配線１０とＩ字状配線２４〜２７の重なり部の面積と、渦巻状配線１０の面積との比（％）で定義されている。

図９より、インダクタ５とシールド３の重なりの割合が４０％以下の領域において、Ｑ値は最大となることがわかる。図１０より、インダクタ５とシールド３の重なりの割合が４０％以上の領域では、Ｑ値がゼロとなる自己共振周波数が１２．２ＧＨｚとなり、ほぼ飽和している。図１１より、インダクタ５とシールド３の重なりの割合が４０％以上の領域では、インダクタ５の損失Ｓ２１は約２ｄＢとなる。これらの図９〜図１１から、インダクタ５とシールド３の重なりの割合を４０％以下にすることにより、Ｑ値および損失を改善するとともに自己共振周波数の劣化を抑制することが可能になる。

次に、インダクタ５とシールド３の重なりの割合が小さい領域に注目する。重なりの割合が０％のデータとして、シールドを設置しない従来例１のデータ（斜線を施した□）と、図１の構成からＩ字状配線２４〜２７を除去した場合のデータ（□）とが示されている。図９〜図１１より、Ｌ字状配線２０〜２３のみの設置により、Ｑ値および自己共振周波数が低下し、損失が改善することがわかる。ここで、本願発明では、インダクタ５とシールド３の重なりの割合が０．５％以上になるようにＩ字状配線２４〜２７を設置する。これにより、Ｑ値および損失は大きく改善される。

なお、この実施の形態では、Ｉ字状配線２４〜２７の幅を渦巻状配線１０の幅と等しくしたが、インダクタ５とシールド３の重なりの割合が０．５％以上かつ４０％以下になるようにＩ字状配線２４〜２９の幅および本数を決定すれば良い。

また、この実施の形態では、インダクタ５に高周波信号が入力される場合について説明したが、インダクタ５に高速デジタル信号が入力される場合でも同様の効果が得られることは言うまでもない。また、本願発明は、ＣＭＯＳプロセス以外のプロセスで作製したインダクタや、シリコン基板以外の基板上に作製したインダクタにおいても有効である。

また、図１２は、この実施の形態の変更例を示す透過平面図である。図１２を参照して、この変更例は、図１の半導体集積回路装置にシールド４０を追加したものである。シールド４０は、インダクタ５と同じ下から６番目（最上層）の銅配線層で形成され、図示していない高周波グランドと接続されている。シールド４０は、４つのＬ字状配線４１〜４４を含む。４つのＬ字状配線４１〜４４は、渦巻状配線１０を囲むようにして正方形に配列される。

この変更例では、インダクタ５と同一配線層にシールド４０を配置したので、インダクタ５の水平方向の電磁結合を低減することができ、インダクタ５の周辺に配置される他の素子に対する影響を抑制することができる。また、シールド４０をインダクタ５の外側に配置することにより、例えば、ＣＭＰ（Chemical Mechanical Polishing）プロセスによりインダクタ５を作製する場合、インダクタ５の外周に配置すべきダミーパッドをインダクタ５から離すことができるので、ＣＭＰプロセスのダミーパッドの影響を低減することができる。さらに、シールド４０の幅がダミーパッドのサイズとほぼ等しい場合、本来設置すべきダミーパッドを省略することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態による半導体集積回路装置の要部を示す図である。図１に示したインダクタの構成を説明するための図である。図１に示したシールドの構成を示す図である。図１に示したインダクタの等価回路を示す図である。この実施の形態の比較例となる従来の半導体集積回路装置の要部を示す図である。図５に示したインダクタの等価回路を示す図である。インダクタのＱ値と周波数の関係を示す図である。インダクタの損失と周波数の関係を示す図である。インダクタとシールドの重なりの割合とＱ値の最大値との関係を示す図である。インダクタとシールドの重なりの割合と自己共振周波数との関係を示す図である。インダクタとシールドの重なりの割合と損失との関係を示す図である。この実施の形態の変更例を示す図である。

符号の説明

１，３０シリコン基板、２トレンチ分離膜、３，３５，４０シールド、４層間膜、５，３１インダクタ、１０，３４渦巻状配線、１１，３２入力端子、１２リード線、１３，１４ヴィアホール、１５，１６引き出し線、１７，３３出力端子、２０〜２３，４１〜４４Ｌ字状配線、２４〜２７Ｉ字状配線。

Claims

半導体基板上に形成された半導体装置であって、
前記半導体基板上に絶縁層を介して形成された渦巻状の第１の配線を含むインダクタ、および
前記絶縁層内に形成されて接地電位を受け、上方から見て前記第１の配線の巻き方向と直交するように配置された第２の配線を含むシールドを備え、
前記第１および第２の配線の重なり面積は、前記第１の配線の面積の４０％以下に設定されている、半導体装置。
前記第１および第２の配線の重なり面積は、前記第１の配線の面積の０．５％以上に設定されている、請求項１に記載の半導体装置。
前記インダクタは、
前記半導体基板上に前記絶縁層を介して形成された入力端子、
前記入力端子と前記第１の配線の一方端との間に接続された第３の配線、
前記半導体基板上に前記絶縁層を介して形成された出力端子、および
前記出力端子と前記第１の配線の他方端との間に接続された第４の配線を含み、
前記シールドは、
前記絶縁層内に形成されて接地電位を受け、上方から見て前記第３の配線の延在方向と直交するように配置された第５の配線、および
前記絶縁層内に形成されて接地電位を受け、上方から見て前記第４の配線の延在方向と直交するように配置された第６の配線を含む、請求項１または請求項２に記載の半導体装置。
前記シールドは、前記絶縁層内に形成されて接地電位を受け、上方から見て前記第１の配線の外周を囲むように配列された複数の第７の配線を含む、請求項１から請求項３のいずれかに記載の半導体装置。
前記シールドは、前記半導体基板上に前記絶縁層を介して形成されて接地電位を受け、上方から見て前記第１の配線の外周を囲むように配列された複数の第８の配線を含む、請求項１から請求項４のいずれかに記載の半導体装置。
前記半導体基板上に互いに絶縁して形成された複数の配線層を備え、
前記第１の配線は、前記複数の配線層のうちの最上層を用いて形成され、
前記第２の配線は、前記複数の配線層のうちの最下層を用いて形成されている、請求項１から請求項５のいずれかに記載の半導体装置。