JP2019220646A - 半導体装置およびその製造方法 - Google Patents

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慎一 内田
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康▲隆▼ 中柴
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Abstract

【課題】インダクタのＱ値をより高める。【解決手段】半導体装置１００において、半導体基板ＳＵＢは、バルク層５０、バルク層の上の少なくとも一部の領域に設けられた埋込み酸化膜層５９、および埋込み酸化膜層の上の表面単結晶層５８を含む。インダクタＬは、表面単結晶層５８が配置されている半導体基板ＳＵＢの主面側の上方に設けられる。第１のグランドシールドＮ６０は、インダクタＬの下方かつ埋込み酸化膜層５９の下方においてバルク層５０に形成された不純物領域である。【選択図】図１

Description

この開示は、半導体装置およびその製造方法に関し、たとえば、インダクタが設けられたＬＳＩ（Large Scale Integration）で用いられるものである。
Ｓｉ（シリコン）製ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いて高周波回路を形成する場合には、インダクタのＱ値の低減を抑制するためにインダクタの直下にパターングラウンドシールド（ＰＧＳ：Patterned Ground Shield）が一般に設けられる。
たとえば、特開２００４−３１９２２号公報（特許文献１）に記載されたパターングラウンドシールドは、金属配線層とゲート電極層との両方を用いてパターングラウンドシールドが形成されている。
特開２００４−３１９２２号公報
金属配線層を利用してパターングラウンドシールドを形成した場合には、インダクタとパターングラウンドシールドとの距離が十分に確保できないために、両者の間の寄生容量が大きくなる。この結果、インダクタのＱ値が低減してしまう。一方、ゲート電極層を用いてパターングラウンドシールドを形成した場合には、インダクタとの距離は金属配線層に比べて確保できるものの、ゲート電極層の材料であるポリシリコンの抵抗値は比較的大きいために、誘導起電流は半導体基板のバルク層に多く流れてしまう。この結果、インダクタのＱ値が低減してしまう。
上記の特開２００４−３１９２２号公報（特許文献１）は、金属配線層とゲート電極層とを組み合わせてパターングラウンドシールドを構成したものであるが、誘導起電流による損失を十分に低減できているとは言い難い。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置は、インダクタとその下方のパターングラウンドシールドとを備える。パターングラウンドシールドは、半導体基板の埋込み酸化膜（ＢＯＸ：Buried Oxide）層の下方に位置する不純物領域を利用して形成される。
上記の実施形態によれば、インダクタのＱ値をより高めることができる。
第１の実施形態の半導体装置の構成例を示す断面図である。 図１の半導体装置のインダクタおよびパターングラウンドシールドのレイアウトの一例を示す平面図である。 図２（Ａ）のポリシリコングラウンドシールドへの固定電位の供給方法を説明するための図である。 図２（Ｂ）に示すＰ型グラウンドシールドへの固定電位の供給方法を説明するための断面図である。 図２（Ｂ）に示すＰ型不純物領域への固定電位の他の供給方法を説明するための断面図である。 図１の半導体装置の変形例の構成を示す断面図である。 インダクタの等価回路図である。 第１の実施形態の半導体装置の製造方法の一例を示すフローチャートである。 図８の製造開始前、ステップＳ１１０の終了後、およびステップＳ１３０の終了後の模式的な断面図である。 図８のステップＳ１６０，Ｓ１７０，Ｓ１８０の終了後の模式的な断面図である。 図８のステップＳ２００，Ｓ２２０の終了後の模式的な断面図である。 第２の実施形態の半導体装置の構成を示す断面図である。 第３の実施形態の半導体装置の構成を示す断面図である。 第４の実施形態の半導体装置の構成を示す断面図である。 第４の実施形態の第１の変形例による半導体装置の構成を示す断面図である。 第４の実施形態の第２の変形例による半導体装置の構成を示す断面図である。 第５の実施形態の半導体装置の構成を示す断面図である。 図１７に示す第５の実施形態の半導体装置の製造方法の一例を示すフローチャートである。 第６の実施形態の半導体装置の構成を示す断面図である。 第７の実施形態の半導体装置の構成を示す断面図である。 図２０の半導体装置の変形例の構成を示す断面図である。 第８の実施形態の半導体装置の構成を示す断面図である。 図２２の半導体装置の変形例の構成を示す断面図である。 第９の実施形態の半導体装置の構成を示す断面図である。 図２４の半導体装置のパターングラウンドシールドのレイアウトの一例を示す平面図である。 立体状のソレノイド型のインダクタの構成例を示す図である。 ＬＣＶＣＯの構成の一例を示す回路図である。 通信回路の構成の一例を示す回路図である。 図２８の局部発振器の構成の一例を示すブロック図である。
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。また、図解を容易にするために、以下の断面図および平面図などにおける各部の寸法は実際の寸法に比例したものではない。
＜第１の実施形態＞
［半導体装置の構成］
図１は、第１の実施形態の半導体装置の構成例を示す断面図である。
図１の半導体装置１００は、ＳＯＩ（Silicon On Insulator）基板ＳＵＢを利用して形成される。たとえば、図９（Ａ）に示すように、ＳＯＩ基板ＳＵＢは、バルク層５０、ＢＯＸ層５９、および表面単結晶層５８を順に備える。たとえば、バルク層５０の材料としてＰ型シリコン単結晶が用いられる。ＢＯＸ層５９の材料としてシリコン酸化膜が用いられる。表面単結晶層５８の材料としてシリコン単結晶が用いられる。本開示では、ＳＯＩ基板を半導体基板と称し、表面単結晶層５８をＳＯＩ層と称する場合がある。なお、バルク層５０は、ＢＯＸ層５９およびその上の表面単結晶層５８を支持するための支持基板とも称される。
図１など本開示の断面図では、ＳＯＩ基板ＳＵＢの面内方向をＸ方向およびＹ方向と称し、ＳＯＩ基板ＳＵＢに垂直な方向をＺ方向と称する。以下では、紙面の左右方向をＸ方向とし、紙面の前後方向をＹ方向とする。
また、表面単結晶層５８が設けられている側を、ＳＯＩ基板ＳＵＢの主面側と称する。バルク層５０から表面単結晶層５８に向かう方向を上方向（＋Ｚ方向）と称し、表面単結晶層５８からバルク層５０に向かう方向を下方向（−Ｚ方向）と称する。
図１を参照して、半導体装置１００は、ＳＯＩ基板ＳＵＢと、ＰＭＯＳ（P-channel MOS）トランジスタＰＭ１，ＰＭ２と、ＮＭＯＳ（N-channel MOS）トランジスタＮＭ１，ＮＭ２と、パターングラウンドシールドＰＧＳと、インダクタＬとを含む。ＰＭＯＳトランジスタＰＭ１，ＰＭ２、ＮＭＯＳトランジスタＮＭ１，ＮＭ２、およびパターングラウンドシールドＰＧＳは、ＳＯＩ基板ＳＵＢの主面側に形成される。インダクタＬは、パターングラウンドシールドＰＧＳの直上において金属配線層を利用して形成される。
さらに、半導体装置１００は、素子分離のためのシャロートレンチアイソレーション（ＳＴＩ：Shallow Trench Isolation）６５を含む。図１の例では、隣接するトランジスタ同士の間、およびトランジスタとパターングラウンドシールドＰＧＳとの間には、ＳＴＩ６５が設けられている。
なお、図２で説明するように、パターングラウンドシールドＰＧＳは、平面視して複数のライン状パターンを含むように構成されている。図１では、複数のライン状パターンのある部分の断面形状が示されている。したがって、図１の断面図においてパターングラウンドシールドＰＧＳは、Ｙ方向に延在している。
図１のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１は、完全空乏型ＳＯＩ（ＦＤＳＯＩ：Fully-Depleted Silicon On Insulator）型のトランジスタとして形成されている。
具体的に、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１は、ＢＯＸ層５９と、その上の表面単結晶層５８に形成されたＰ型不純物領域であるドレインＤおよびソースＳと、ドレインＤとソースＳの間のチャネル領域と、チャネル領域の上にゲート絶縁膜（不図示）を介在して形成されたゲート電極Ｇとを含む。ゲート電極Ｇの材料はポリシリコンである。さらに、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１は、ＢＯＸ層５９の下方に形成されたＮ型ウェルＮＷ１を含む。ドレインＤ、ソースＳおよびチャネル領域は、ＢＯＸ層５９を介在してＮ型ウェルＮＷ１と絶縁されている。
同様に、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１は、ＢＯＸ層５９と、その上の表面単結晶層５８に形成されたＮ型不純物領域であるドレインＤおよびソースＳと、ドレインＤとソースＳとの間のチャネル領域と、チェネル領域の上にゲート絶縁膜（不図示）を介在して形成されたゲート電極Ｇとを含む。さらに、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１は、ＢＯＸ層５９の下方に形成されたＰ型ウェルＰＷ１を含む。ドレインＤ、ソースＳおよびチャネル領域は、ＢＯＸ層５９を介在してＰ型ウェルＰＷ１と絶縁されている。図１の場合に、Ｐ型ウェルＰＷの下方にディープＮ型ウェルＤＮＷ１が形成されている。
一方、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ２は、バルク型のトランジスタとして形成されている。バルク型トランジスタは、ＢＯＸ層が設けられていない従来構造のトランジスタである。
具体的に、バルク型ＰＭＯＳトランジスタＰＭ２は、Ｎ型ウェルＮＷ２と、Ｎ型ウェルＮＷ２の上部に形成されたＰ型不純物領域であるドレインＤおよびソースＳと、ドレインＤとソースＳとの間のチャネル領域と、チェネル領域上にゲート絶縁膜（不図示）を介して形成されたゲート電極Ｇとを含む。同様に、バルク型ＮＭＯＳトランジスタＮＭ２は、Ｐ型ウェルＰＷ２と、Ｐ型ウェルＰＷ２の上部に形成されたＮ型不純物領域であるドレインＤおよびソースＳと、ドレインＤとソースＳの間のチャネル領域と、チャネル領域の上にゲート絶縁膜（不図示）を介して形成されたゲート電極Ｇとを含む。
なお、ゲート電極Ｇの端部および後述するパターングラウンドシールドＰＧＳの一部であるポリシリコングラウンドシールド６３の端部は、シリコン酸化膜等の絶縁物を用いて形成されたサイドウォール６４によって覆われている。
パターングラウンドシールドＰＧＳは、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１と同じプロセスを用いて形成される。したがって、パターングラウンドシールドＰＧＳを形成するための特別なプロセスを必要としないというメリットがある。
具体的に、パターングラウンドシールドＰＧＳは、ＢＯＸ層５９の上方においてゲート電極Ｇと同時にポリシリコンで形成されたグラウンドシールドであるポリシリコングラウンドシールド６３を含む。ポリシリコングラウンドシールド６３は、後述する半導体層６２およびＰ型グラウンドシールドＰ６１と、ゲート絶縁膜に対応する薄膜絶縁膜（不図示）を介在して絶縁されている。ポリシリコングラウンドシールド６３は、ＳＯＩ基板ＳＵＢを平面視して複数のライン状パターンとして構成されており、図１では、Ｙ方向に延在する部分の断面が示されている。
さらに、パターングラウンドシールドＰＧＳは、ＢＯＸ層５９の下方に形成されたＰ型不純物領域であるＰ型グラウンドシールドＰ６０を含む。Ｐ型グラウンドシールドＰ６０は、ＳＯＩ基板ＳＵＢを平面視して複数のライン状パターンとして構成されており、図１では、Ｙ方向に延在する部分の断面が示されている。なお、この明細書では、Ｎ型不純物領域によって構成されたパターングラウンドシールドＰＧＳをＮ型パターングラウンドシールドと称する。Ｐ型パターングラウンドシールドとＮ型パターングラウンドシールドとを総称して不純物パターングラウンドシールドと称する。
本実施形態の半導体装置１００では、このようにＢＯＸ層５９の下方のＰ型不純物領域をパターングラウンドシールドＰＧＳとして用いている点に１つの特徴がある。Ｐ型グラウンドシールドＰ６０は、ポリシリコングラウンドシールド６３よりもインダクタＬから離れているのでインダクタＬとの結合容量を増加させることがない。さらに、Ｐ型グラウンドシールドＰ６０は、不純物濃度を高めることによってポリシリコングラウンドシールド６３よりも導電率を高めることができるので、損失を低減することができる。
第１の実施形態の半導体装置１００では、Ｐ型グラウンドシールドＰ６０は、Ｎ型ウェルＮＷ３内において、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１のＰ型ウェルＰＷ１およびバルク型ＮＭＯＳトランジスタＮＭ２のＰ型ウェルＰＷ２と同時に形成される。したがって、ＳＯＩ基板ＳＵＢの主面に垂直方向に沿ったＰ型グラウンドシールドＰ６０の厚み（すなわち、Ｐ型グラウンドシールドＰ６０の上端から下端までの深さ方向の距離）は、ＳＯＩ基板ＳＵＢの主面に垂直方向に沿ったＰ型ウェルＰＷ１，ＰＷ２の厚みと同等になっている。
さらに、ＢＯＸ層５９の上方においてドレインＤおよびソースＳと同時に形成されたＰ型不純物領域であるＰ型グラウンドシールドＰ６１をパターングラウンドシールドＰＧＳとしてさらに用いてもよい。Ｐ型グラウンドシールドＰ６１のうちソースＳに対応する部分とドレインＤに対応する部分とは、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１のチャネル領域に対応する半導体層６２を介在して絶縁されている。ＳＯＩ基板ＳＵＢを平面視して、ソースＳおよびドレインＤに対応するＰ型グラウンドシールドＰ６１は、ゲート電極Ｇに対応するポリシリコングラウンドシールド６３に隣接して配置されている。
図１の例では、インダクタＬは最上層の金属配線層を用いて形成される。なお、インダクタＬは、必ずしも最上層の金属配線層を用いて形成する必要はなく、それよりも下層の金属配線層を用いてもよいし、複数の金属配線層を用いて形成してもよい。ただし、インダクタＬとパターングラウンドシールドＰＧＳとの間の容量結合を抑制するためには、インダクタＬをできるだけ上層の少なくとも１層の金属配線層で形成することによって、インダクタＬとパターングラウンドシールドＰＧＳとの間の距離を広げた方が望ましい。
図１の例では、金属配線層として５層の金属配線層Ｍ１〜Ｍ５が設けられている。最下層の金属配線層Ｍ１は層間絶縁層５１を介在して上述のＰＭＯＳトランジスタＰＭ１，ＰＭ２、ＮＭＯＳトランジスタＮＭ１，ＮＭ２、およびパターングラウンドシールドＰＧＳの上方に形成される。第２層目の金属配線層Ｍ２は、層間絶縁層５２を介在して金属配線層Ｍ１の上方に形成される。同様に、第３層目の金属配線層Ｍ３は、層間絶縁層５３を介在して金属配線層Ｍ２の上方に形成される。第４層目の金属配線層Ｍ４は、層間絶縁層５４を介在して金属配線層Ｍ３の上方に形成される。第５層目（最上層）の金属配線層Ｍ５は、層間絶縁層５５を介在して金属配線層Ｍ４の上方に形成される。
最上層の金属配線層Ｍ５の表面は、表面保護層５６，５７で覆われる。
図１に示すように、上下の金属配線層の間で電気的接続が必要な場合は、ヴィア（ＶＩＡ１〜ＶＩＡ５）を介して接続される。さらに、最下層の金属配線層Ｍ１とバルク層５０または不純物領域との間で電気的接続が必要な場合は、コンタクトＣＴを介して接続される。不純物領域の表面上でコンタクトＣＴと接続される部分にはシリサイドが形成される。
図１では、インダクタＬとパターングラウンドシールドＰＧＳとの間の金属配線層Ｍ１〜Ｍ４を用いて、ダミーメタルＤＭＭが挿入されている。ダミーメタルＤＭＭは、メタル材料の分布をチップ全体にわたって均一にするためのものである。これによって、化学的機械研磨の際にチップ全体にわたって均一な研磨量とすることができる。
［インダクタおよびパターングラウンドシールドの平面レイアウト］
図２は、図１の半導体装置のインダクタおよびパターングラウンドシールドのレイアウトの一例を示す平面図である。図２（Ａ）には、インダクタＬの平面レイアウトと、ＢＯＸ層５９の上方でパターングラウンドシールドＰＧＳ構成するポリシリコングラウンドシールド６３のレイアウトが示されている。図２（Ｂ）には、ＢＯＸ層５９の下方でパターングラウンドシールドＰＧＳを構成するＰ型グラウンドシールドＰ６０のレイアウトが示されている。図解を容易にするために、ポリシリコングラウンドシールド６３およびＰ型グラウンドシールドＰ６０にはハッチングが付されている。
図２（Ａ）を参照して、インダクタＬは、金属配線層Ｍ５を利用した平面状のスパイラルインダクタとして形成される。スパイラル状の配線との交差部分には、金属配線層Ｍ４を用いた引出し配線７１が形成される。スパイラル状の配線と引出し配線７１とは、ヴィア（不図示）を介して接続される。
なお、インダクタＬの平面形状は、図２（Ａ）のような概略正八角形の形状に限らず、正方形でもよいし、ミアンダ形状でもよい。
ＢＯＸ層５９の上方のポリシリコングラウンドシールド６３は、渦電流損失の低減を目的として平面視して多数の切り込みが形成されている。このような、複数のライン状のパターンを有するグラウンドシールドは、一般にパターングラウンドシールドと称される。ポリシリコングラウンドシールド６３に共通の固定電位を与えるために、複数のライン状パターンは相互に電気的に接続されている。図２（Ａ）の場合には、複数のライン状パターンが設けられている領域の外周部において複数のライン状パターンを相互に接続するための接続配線６６Ａが設けられている。ただし、渦電流が生じないようにこの接続配線６６Ａの一部に切欠き６７Ａが設けられている。
図２（Ｂ）を参照して、ＢＯＸ層５９の下方のＰ型グラウンドシールドＰ６０も、ポリシリコングラウンドシールド６３と同様に、多数の切り込みが形成されたパターングラウンドシールドとして形成される。Ｐ型グラウンドシールドＰ６０に共通の固定電位を与えるために、複数のライン状パターンが設けられている領域の外周部において複数のライン状パターンを相互に接続するための接続配線６６Ｂが設けられている。ただし、渦電流が生じないようにこの接続配線６６Ｂの一部に切欠き６７Ｂが設けられている。
図２の場合には、ＳＯＩ基板ＳＵＢを平面視して、ポリシリコングラウンドシールド６３とＰ型グラウンドシールドＰ６０とが完全に重なるように形成されている。しかしながら、必ずしも両者の平面形状を一致させる必要はない。たとえば、ＳＯＩ基板ＳＵＢを平面視して、ポリシリコングラウンドシールド６３を構成する複数のライン状パターンと、Ｐ型不純物領域Ｐ６０を構成する複数のライン状パターンとが交互に配置されていてもよい。
［パターングラウンドシールドへの固定電位の供給方法］
パターングラウンドシールドＰＧＳを構成するポリシリコングラウンドシールド６３およびＰ型グラウンドシールドＰ６０，Ｐ６１には、固定電位が供給される。
図２（Ａ）に示すポリシリコングラウンドシールド６３およびＰ型グラウンドシールドＰ６１には、固定電位として電源電位を供給してもよいし、接地電位を供給してもよい。図２（Ｂ）に示すＰ型グラウンドシールドＰ６０にも、固定電位として電源電位を供給してもよいし、接地電位を供給してもよいが、設計上の観点からは、接地電位を供給するほうが望ましい。この場合、バルク層５０との絶縁のために、Ｎ型ウェルＮＷ３には電源電位が供給され、Ｐ型半導体であるバルク層５０には接地電位が供給される。
なお、ポリシリコングラウンドシールド６３とＰ型グラウンドシールドＰ６０との両方を接地端子に接続することによりこれらの両方に接地電位を供給する場合、接地端子は他の回路と共通にしてもよいし、別個にしてもよい。また、ポリシリコングラウンドシールド６３を接続する接地端子とＰ型グラウンドシールドＰ６０を接続する接地端子とを同じにしてもよいし、別々にしてもよい。
図３は、図２（Ａ）のポリシリコングラウンドシールドへの固定電位の供給方法を説明するための図である。図３を参照して、ポリシリコングラウンドシールド６３の外周部である接続配線は、コンタクト（不図示）を介して金属配線層Ｍ１で形成された固定電位供給用の配線７０と接続される。
図４は、図２（Ｂ）に示すＰ型グラウンドシールドへの固定電位の供給方法を説明するための断面図である。便宜上、図４の半導体装置１００Ａは、図１に示す半導体装置１００の変形例として示されているが、実際上は、図４の断面図は図１と異なる部分の半導体装置１００の断面構造が示されていると考えてよい。
図４の半導体装置１００Ａは、バルク型ＮＭＯＳトランジスタＮＭ２に代えて、Ｐ型不純物領域Ｐ７３がＰ型ウェルＰＷ２の上部に形成されている点で図１の半導体装置１００と異なる。Ｐ型不純物領域Ｐ７３の上部にはシリサイド７５が形成され、コンタクトＣＴを介して金属配線層Ｍ１に形成された固定電位供給用配線７６と接続される。
さらに、図４の半導体装置１００Ａは、Ｐ型ウェルＰＷ２の下部とＰ型グラウンドシールドＰ６０の下部とを接続するためのディープＰ型ウェルＤＰＷ１をさらに含む点で図１の半導体装置１００と異なる。これにより、固定電位供給用配線７６、Ｐ型不純物領域Ｐ７３、Ｐ型ウェルＰＷ２、ディープＰ型ウェルＤＰＷ１を順に介して、接地電位がＰ型グラウンドシールドＰ６０に供給される。図４のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図５は、図２（Ｂ）に示すＰ型不純物領域への固定電位の他の供給方法を説明するための断面図である。図５には、図１に示す半導体装置１００の変形例としての半導体装置１００Ｂの断面図が示されている。
図５の半導体装置１００Ｂにおいて、Ｐ型グラウンドシールドＰ６０の上方に設けられた表面単結晶層５８およびＢＯＸ層５９のうちの一部が除去され、Ｐ型グラウンドシールドＰ６０を構成するＰ型不純物領域の上部（露出部Ｐ７４と称する）が露出している。この露出部Ｐ７４に形成されたシリサイド７５と、金属配線層Ｍ１に形成された固定電位供給用配線７７とがコンタクトＣＴを介して接続される。この構成により、接地電位は、固定電位供給用配線７７からＰ型グラウンドシールドＰ６０にコンタクトＣＴを介して供給される。図５のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［パターングラウンドシールドの変形例］
図６は、図１の半導体装置の変形例の構成を示す断面図である。図６の半導体装置１００Ｃは、ＢＯＸ層５９の下方に設けられたＰ型グラウンドシールドＰ６０の大きさおよび配置が変更されている点で図１の半導体装置１００と異なる。
具体的に、図１の半導体装置１００の場合には、ＢＯＸ層５９の上方に設けられたポリシリコングラウンドシールド６３を構成するライン状パターンとＢＯＸ層５９の下方に設けられたＰ型グラウンドシールドＰ６０を構成するライン状パターンとは、ＳＯＩ基板ＳＵＢに垂直方向から見て重なっていた。これに対して、図６の半導体装置１００Ｃの場合には、Ｐ型グラウンドシールドＰ６０を構成する各ライン状パターンの幅は、ポリシリコングラウンドシールド６３によって形成された各ライン状パターンの幅よりも広くなっている。さらに、Ｐ型グラウンドシールドＰ６０を構成する複数のライン状パターンのピッチは、ポリシリコングラウンドシールド６３を構成する複数のライン状パターンのピッチよりも広くなっている。
一般に、エッチングによって形状が決まるポリシリコングラウンドシールド６３のほうが、イオン注入によって形成するＰ型グラウンドシールドＰ６０よりも微細な加工が可能である。したがって、ポリシリコングラウンドシールド６３とＰ型グラウンドシールドＰ６０とは上記のような配置および大きさの関係になるように製造するほうが容易である。
上記のような配置であっても、ＢＯＸ層５９によってポリシリコングラウンドシールド６３とＰ型グラウンドシールドＰ６０との絶縁がとれているので問題とはならない。すなわち、ＢＯＸ層５９の下方のＰ型グラウンドシールドＰ６０によるライン状のパターンは、ＢＯＸ層５９の上方のポリシリコングラウンドシールド６３のライン状パターンの配置に関係なく自由に配置することができる。
他の配置例として、ＳＯＩ基板ＳＵＢに垂直な方向から見て、ポリシリコングラウンドシールド６３を構成する複数のライン状パターンと、Ｐ型グラウンドシールドＰ６０を構成する複数のライン状パターンとが交互に配置されるように形成してもよい。すなわち、ＳＯＩ基板ＳＵＢを平面視して、ポリシリコングラウンドシールド６３を構成する複数のライン状パターンとＰ型グラウンドシールドＰ６０を構成する複数のライン状パターンとの間に隙間がないように形成してもよい。これによって、インダクタＬからバルク層５０に達する磁界をより弱めることができるので、バルク層５０を流れる渦電流による損失をより低減することができる。
なお、図１に示すように、ＳＯＩ基板ＳＵＢを平面視して、ポリシリコングラウンドシールド６３とＰ型グラウンドシールドＰ６０とが重なっている場合には、シールドを２重化することによって、パターングラウンドシールドＰＧＳのパターン部分を通過する磁束の割合を減少させることができる。したがって、ＳＯＩ基板ＳＵＢのバルク層５０に達する磁界をできるだけ弱めるためには、グラウンドシールドを多重化するとともに、ＳＯＩ基板ＳＵＢを平面視してインダクタ直下の領域がいずれかのライン状パターンによって隙間なく埋められているように、パターングラウンドシールドＰＧＳを形成するのが望ましい。
［インダクタのＱ値について］
以下、図１で説明した構成のパターングラウンドシールドの効果を、インダクタＬのＱ値の向上の観点から等価回路図を用いて説明する。
図７は、インダクタの等価回路図である。図７を参照して、インダクタＬはπ型モデルで表される。インダクタの両端の端子をポートＰＴ１，ＰＴ２とする。ポートＰＴ１，ＰＴ２の一方から他方に高周波のインダクタ電流が流れる。
具体的に、インダクタの自己インダクタンスをＬ１０とし、インダクタＬの配線抵抗をＲ１０とする。インダクタの寄生容量をＣ１１，Ｃ２２で表し、寄生容量Ｃ１１，Ｃ２２を介して電流が流れる際の抵抗値をそれぞれＲ１１，Ｒ２２とする。また、バルク層５０およびパターングラウンドシールドＰＧＳに逆起電流（すなわち、渦電流）が流れる際のインダクタンスをＬｓｕｂとし、抵抗値をＲｓｕｂとする。また、インダクタの自己インダクタンスＬ１０とインダクタンスＬｓｕｂとは、相互インダクタンスＭｓｕｂで結合する。
図７の等価回路において、Ｑ値とは、自己インダクタンスＬ１０で消費される電力と、その他の回路要素で消費される電力との比をいう。パターングラウンドシールドＰＧＳを設けることによって、パターングラウンドシールドＰＧＳを設けない場合と比べて抵抗値Ｒ１１，Ｒ２２を低減することができるので、各ポートＰＴ１，ＰＴ２とグラウンドＧＮＤとの間の消費電力を低減することができる。これによりＱ値を向上させることができる。
パターン状に加工されていない平坦なシールドとパターングラウンドシールドとを比較すると、平坦なシールドの場合には逆起電流（渦電流）の電流経路がより大きくなることによってＬｓｕｂがより大きくなるとともに、Ｒｓｕｂがより小さくなる。この結果、逆起電流がより増加するので、インダクタの自己インダクタンスＬ１０は見かけ上小さくなり、Ｑ値は減少する。したがって、パターングラウンドシールドの場合のほうが、インダクタＬのＱ値を大きくすることができる。
次に、パターングラウンドシールドＰＧＳを、金属配線層に形成した場合と、ＢＯＸ層の上方のポリシリコングラウンドシールドとして形成した場合と、ＢＯＸ層より下方の不純物グラウンドシールドとして形成した場合とを比較する。パターングラウンドシールドＰＧＳを金属配線層に形成した場合には、Ｃ１１，Ｃ１２がより大きくなるために、インダクタＬの自己共振周波数が小さくなり、高周波領域で使用できない。ＢＯＸ層の上方のポリシリコン層を用いてパターングラウンドシールドＰＧＳを形成した場合には、抵抗値Ｒ１１，Ｒ１２が比較的大きくなるので、各ポートＰＴ１，ＰＴ２とグラウンドＧＮＤとの間の消費電力を十分に低減することができない。ＢＯＸ層の下方の不純物領域を利用してパターングラウンドシールドＰＧＳを形成した場合には、Ｃ１１，Ｃ１２をより小さくできるとともに、不純物濃度を増加させることによってＲ１１，Ｒ１２を低減させることができるので、結果として、Ｑ値を高めることができる。
したがって、本実施形態の半導体装置では、高周波領域で使用可能であり、Ｑ値を高めることができるように、ＢＯＸ層の下方の不純物領域を利用してパターングラウンドシールドＰＧＳを形成している。
さらに、ＢＯＸ層の上方のポリシリコングラウンドシールド６３およびＰ型グラウンドシールドＰ６１と、ＢＯＸ層の下方のＰ型グラウンドシールドＰ６０とを併用することによって、インダクタＬからバルク層５０に達する磁界をより弱めることができるので、バルク層５０を流れる渦電流による損失をより低減することができる。
［半導体装置の製造方法］
次に、第１の実施形態の半導体装置の製造方法について、図８〜図１１を参照して説明する。
図８は、第１の実施形態の半導体装置の製造方法の一例を示すフローチャートである。図９は、図８の製造開始前、ステップＳ１１０の終了後、およびステップＳ１３０の終了後の模式的な断面図である。図１０は、図８のステップＳ１６０，Ｓ１７０，Ｓ１８０の終了後の模式的な断面図である。図１１は、図８のステップＳ２００，Ｓ２２０の終了後の模式的な断面図である。
図９（Ａ）には、加工前のＳＯＩ基板の断面図が示されている。ＳＯＩ基板は、バルク層５０上にＢＯＸ層５９を介在してシリコン単結晶層５８が形成されたものである。図９（Ａ）に示す例の場合、ＳＯＩ基板は、ＦＤＳＯＩ型ＮＭＯＳトランジスタが形成される領域（ＳＯＩ＿Ｎｃｈ領域）８０、ＦＤＳＯＩ型ＰＭＯＳトランジスタが形成される領域（ＳＯＩ＿Ｐｃｈ領域）８２、バルク型ＮＭＯＳトランジスタが形成される領域（Ｂｕｌｋ領域）８４、パターングラウンドシールドＰＧＳが形成される領域（ＰＧＳ領域）８５に区分される。
さらに、次の図９（Ｂ）に示されるように、ＳＯＩ＿Ｎｃｈ領域８０は、Ｐ型ウェルとコンタクトを形成するための領域（ＰＷコンタクト領域）８１を含む。また、ＳＯＩ＿Ｐｃｈ領域８２は、Ｎ型ウェルとのコンタクトを形成するための領域（ＮＷコンタクト領域）８３を含む。
図８のステップＳ１００において、最初に、ＳＯＩ基板上に表面保護用の酸化膜７８が形成される。
次のステップＳ１１０において、上記のＳＯＩ＿Ｎｃｈ領域８０、ＳＯＩ＿Ｐｃｈ領域８２、Ｂｕｌｋ領域８４、およびＰＧＳ領域８５の境界にＳＴＩ６５が形成される。さらに、ＳＯＩ＿Ｎｃｈ領域８０において、ＰＷコンタクト領域８１とその他の領域との間にＳＴＩ６５が形成される。同様に、ＳＯＩ＿Ｐｃｈ領域８２において、ＮＷコンタクト領域８３とその他の領域との間にＳＴＩ６５が形成される。
ＳＴＩの形成方法としては公知の方法を用いることができる。たとえば、リソグラフィとドライエッチングを利用して素子分離のための溝を形成した後、溝を酸化膜で埋め込む。不要な酸化膜は化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）で除去する。
なお、図５で説明したＰ型グラウンドシールドＰ６０へのコンタクトの形成は、上記のＰＷコンタクト領域８１に施されるプロセスと同様のプロセスを適用することによって実現することができる。
図９（Ｃ）を参照して、次のステップＳ１２０において、レジストパターンをマスクとしたイオン注入によってディープＮ型ウェルおよび／またはディープＰ型ウェルが形成される。図９（Ｃ）の場合には、ＳＯＩ＿Ｎｃｈ領域８０の下部にディープＮ型ウェルＤＮＷ１が形成される。図４で説明した接地電位の供給に用いられるディープＰ型ウェルＤＰＷ１も、このステップＳ１２０において形成される。
その次のステップＳ１３０において、レジストパターンをマスクとしたイオン注入によって、Ｎウェル、Ｐウェル、およびパターングラウンドシールドＰＧＳ用の不純物領域（すなわち、Ｐ型グラウンドシールドＰ６０）が形成される。具体的に、図９（Ｃ）の場合、まず、ＳＯＩ＿Ｐｃｈ領域８２のＮ型ウェルＮＷ１およびＰＧＳ領域８５のＮ型ウェルＮＷ３がイオン注入によって形成される。次に、ＳＯＩ＿Ｎｃｈ領域８０のＰ型ウェルＰＷ１、Ｂｕｌｋ領域８４のＰ型ウェルＰＷ２、およびＰ型グラウンドシールドＰ６０を構成するＰ型不純物領域が形成される。
図１０（Ａ）を参照して、次のステップＳ１４０において、Ｂｕｌｋ領域８４、ＰＷコンタクト領域８１、およびＮＷコンタクト領域８３のシリコン単結晶層５８およびＢＯＸ層５９が除去される。
その次のステップＳ１５０において、ウェハ全面にゲート酸化膜が成膜される。さらに、ゲート電極Ｇおよびポリシリコングラウンドシールド６３に用いられるポリシリコン層がウェハ全面に成膜される。生成されたポリシリコン層の表面上には、窒化シリコンの保護膜９０が形成される。
その次のステップＳ１６０において、リソグラフィとドライエッチングによって、生成されたポリシリコン層がゲート電極Ｇの形状およびポリシリコングラウンドシールド６３の形状に加工される。
図１０（Ｂ）を参照して、ステップＳ１７０において、ウェハ全面にシリコン酸化膜を堆積させた後、エッチバックを行うことによって、ゲート電極Ｇの側壁ならびにポリシリコングラウンドシールド６３の側壁にサイドウォール９１が形成される。ただし、Ｂｕｌｋ領域８４では、レジストでマスクすることによってエッチバックが行われずに、シリコン酸化膜がそのまま残される。
図１０（Ｃ）を参照して、次のステップＳ１８０において、ＳＯＩ＿Ｎｃｈ領域８０のシリコン単結晶層５８、ＳＯＩ＿Ｐｃｈ領域８２のシリコン単結晶層５８、ＰＧＳ領域８５のシリコン単結晶層５８、ＰＷコンタクト領域８１、およびＮＷコンタクト領域８３の各々の上部にシリコン単結晶が積み増しされる。このとき、サイドウォール９１の表面上およびＢｕｌｋ領域８４に形成されているシリコン酸化膜の表面上にはシリコン単結晶は成長しない。積み増しをしたシリコン単結晶の表面上には、窒化シリコンなどの保護膜９２が形成される。
図１１（Ａ）を参照して、次のステップＳ１９０において、サイドウォール９１およびＢｕｌｋ領域８４のシリコン酸化膜が除去される。
次のステップＳ２００において、リソグラフィ工程によってパターニングされたレジストをマスクとして、低濃度のＮ型不純物が、ＳＯＩ＿Ｎｃｈ領域８０のソースＳおよびドレインＤ領域、ＮＷコンタクト領域８３の不純物領域９３、ならびにＢｕｌｋ領域８４のソースＳおよびドレインＤ領域にイオン注入される。同様に、リソグラフィ工程によってパターニングされたレジストをマスクとして、低濃度のＰ型不純物が、ＳＯＩ＿Ｐｃｈ領域８２のソースＳおよびドレインＤ領域、ＰＷコンタクト領域８１の不純物領域９４、ならびにＰＧＳ領域８５のポリシリコングラウンドシールド６３の周囲のシリコン単結晶層５８にイオン注入される。
図１１（Ｂ）を参照して、次のステップＳ２１０において、ＳＯＩ＿Ｎｃｈ領域８０のゲート電極Ｇの側壁、ＳＯＩ＿Ｐｃｈ領域８２のゲート電極Ｇの側壁、Ｂｕｌｋ領域８４のゲート電極Ｇの側壁、ならびにＰＧＳ領域８５のポリシリコングラウンドシールド６３の側壁にサイドウォール６４が形成される。
次のステップＳ２２０において、保護膜９２が除去される。その後、高濃度のＮ型不純物が、ＳＯＩ＿Ｎｃｈ領域８０のソースＳおよびドレインＤ領域、ＮＷコンタクト領域８３の不純物領域９３、ならびにＢｕｌｋ領域８４のソースＳおよびドレインＤ領域にイオン注入される。この場合、サイドウォール６４の下方には注入されない。同様に、高濃度のＰ型不純物が、ＳＯＩ＿Ｐｃｈ領域８２のソースＳおよびドレインＤ領域、ＰＷコンタクト領域８１の不純物領域９４、ならびにＰＧＳ領域８５のポリシリコングラウンドシールド６３の周囲のシリコン単結晶層５８にイオン注入される。この場合、サイドウォール６４の下方には注入されない。
図１、図４、図５、図６を参照して、次のステップＳ２３０において、ゲート電極Ｇ、ソースＳ、ドレインＤの上部にシリサイドが形成される。その後、層間絶縁層５１が形成され（ステップＳ２４０）、層間絶縁層５１にコンタクトＣＴが形成され（ステップＳ２５０）、層間絶縁層５１の表面上に金属配線層Ｍ１が形成される（ステップＳ２６０）。
さらに、金属配線層Ｍ１がパターニングされた後に、層間絶縁層５２が形成され（ステップＳ２７０）、層間絶縁層５２にヴィアが形成され（ステップＳ２８０）、層間絶縁層５２の表面上に金属配線層Ｍ２が形成される（ステップＳ２９０）。
金属配線層Ｍ２がパターニングされた後に、同様にさらに上層の層間絶縁層５３，５４，５５および金属配線層Ｍ３，Ｍ４，Ｍ５が形成される。これらの金属配線層Ｍ３，Ｍ４，Ｍ５にも必要なパターンニングが施される（ステップＳ３００）。本実施形態の場合、インダクタＬは、主として金属配線層Ｍ５を利用して形成される。
金属配線層Ｍ５のパターニング後に、ウェハの表面に表面保護層５６，５７が形成される（ステップＳ３１０）。以上によって、図１、図４、図５、図６に示す半導体装置１００，１００Ａ，１００Ｂ，１００Ｃが完成する。
［第１の実施形態の効果］
以上のとおり、第１の実施形態の半導体装置によれば、ＢＯＸ層５９の下方に設けられたＰ型グラウンドシールドＰ６０と、ＢＯＸ層５９の上方に設けられたポリシリコングラウンドシールド６３およびＰ型グラウンドシールドＰ６１とによって、パターングラウンドシールドが形成されている点に特徴がある。特に、Ｐ型グラウンドシールドＰ６０は、ポリシリコングラウンドシールド６３よりもインダクタＬから離れているのでインダクタＬとの結合容量を増加させることがない。さらに、Ｐ型グラウンドシールドＰ６０は、不純物濃度を高めることによってポリシリコングラウンドシールド６３よりも導電率を高めることができるので、損失を低減することができる。また、ポリシリコングラウンドシールド６３と、Ｐ型グラウンドシールドＰ６０とを併用することによって、インダクタＬからバルク層５０に達する磁界をより弱めることができるので、バルク層５０を流れる渦電流による損失をより低減することができる。
また、上記のパターングラウンドシールドＰＧＳは、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１と同じプロセスを用いて形成することができる。したがって、パターングラウンドシールドＰＧＳを形成するための特別なプロセスを必要としないというメリットがある。
＜第２の実施形態＞
第２の実施形態では、Ｐ型グラウンドシールドＰ６０に代えて、Ｎ型不純物領域を用いたパターングラウンドシールドＰＧＳとしてＮ型グラウンドシールドＮ６０を形成する場合について説明する。
［半導体装置の構成］
図１２は、第２の実施形態の半導体装置の構成を示す断面図である。図１２に示す第２の実施形態の半導体装置１００Ｄは、ＢＯＸ層５９の下方のパターングラウンドシールドＰＧＳとして、Ｐ型グラウンドシールドＰ６０に代えてＮ型グラウンドシールドＮ６０が用いられる点で図１等に示す第１の実施形態の半導体装置１００，１００Ａ〜１００Ｃと異なる。Ｎ型グラウンドシールドＮ６０は、バルク層５０に形成されたＰ型ウェルＰＷ３の内部に形成される。
また、図１２の半導体装置１００Ｄは、ＢＯＸ層５９の上方のパターングラウンドシールドＰＧＳとして、Ｐ型グラウンドシールドＰ６１に代えてＮ型不純物領域を用いたＮ型グラウンドシールドＮ６１が用いられる点で図１等に示す第１の実施形態の半導体装置１００，１００Ａ〜１００Ｃと異なる。
図１２のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図４での説明と同様に、Ｎ型グラウンドシールドＮ６０に固定電位として電源電位を供給するために、Ｎ型グラウンドシールドＮ６０の下部とＮ型コンタクト領域のＮ型ウェルとを接続するためのディープＮ型ウェルを設けてもよい。この場合、金属配線層Ｍ１に形成された電源配線から、コンタクトＣＴを介してＮ型コンタクト領域に電源電位が供給される。そして、このＮ型コンタクト領域からディープＮ型ウェルを介してＮ型グラウンドシールドＮ６０に電源電位が供給される。
図５での説明と同様に、電源電位をＮ型グラウンドシールドＮ６０に供給するために、Ｎ型グラウンドシールドＮ６０の上方に設けられた表面単結晶層５８およびＢＯＸ層５９の一部を除去することにより、Ｎ型グラウンドシールドＮ６０の上部を露出させた露出部を形成してもよい。そして、露出部の表面上に形成されたシリサイドと金属配線層Ｍ１を用いて形成された電源配線とを、コンタクトＣＴを介して接続するようにしてもよい。この場合、金属配線層Ｍ１に形成された電源配線から、Ｎ型グラウンドシールドＮ６０にコンタクトＣＴを介して電源電位を供給することができる。
また、図６での説明と同様に、ＳＯＩ基板ＳＵＢに垂直な方向から見て、ＢＯＸ層５９の下方に設けられたＮ型グラウンドシールドＮ６０の形状および配置は、ＢＯＸ層５９の上方に設けられたポリシリコングラウンドシールド６３の形状および配置と異ならせることができる。
［半導体装置の製造方法］
図１２の半導体装置１００Ｄの製造方法は、ＰＧＳ領域８５の構成材料の導電型が逆になっている点を除いて、図８〜図１１を参照して説明した第１の実施形態の半導体装置１００の製造方法と同様である。
具体的に、ステップＳ１３０において、Ｎ型グラウンドシールドＮ６０を形成するために、レジストパターンをマスクとしたイオン注入によって、ＢＯＸ層５９の下方にＮ型不純物領域が形成される。
ステップＳ２００，Ｓ２２０において、Ｎ型グラウンドシールドＮ６１を形成するために、レジストパターンをマスクとしたイオン注入によって、ＢＯＸ層５９の上方の表面単結晶層５８にＮ型不純物領域が形成される。
図８〜図１１のその他の点は、第２の実施形態の半導体装置１００Ｄの製造工程においても同様に適用可能であるので、説明を繰り返さない。
［第２の実施形態の効果］
上記の構成の半導体装置１００Ｄにおいても、第１の実施形態の半導体装置１００，１００Ａ〜１００Ｃと同様の効果を奏する。すなわち、Ｎ型グラウンドシールドＮ６０を用いてパターングラウンドシールドを形成することによって、インダクタＬとの結合容量を増加することなく、パターングラウンドシールドでの損失を低減することができる。また、ポリシリコングラウンドシールド６３と、Ｎ型グラウンドシールドＮ６０とを併用することによって、インダクタＬからバルク層５０に達する磁界をより弱めることができるので、バルク層５０を流れる渦電流による損失をより低減することができる。
また、上記のパターングラウンドシールドＰＧＳは、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１と同じプロセスを用いて形成することができ、特別なプロセスを必要としないというメリットがある。
＜第３の実施形態＞
第３の実施形態では、第２の実施形態の半導体装置１００Ｄの構成において、Ｎ型グラウンドシールドＮ６０を取り囲むＰ型ウェルＰＷ３が設けられていない場合について説明する。
［半導体装置の構成］
図１３は、第３の実施形態の半導体装置の構成を示す断面図である。図１３の半導体装置１００Ｅは、Ｎ型グラウンドシールドＮ６０を取り囲むＰ型ウェルＰＷ３が設けられていない点で、図１２の半導体装置１００Ｄと異なる。この場合、Ｐ型ウェルＰＷ３に代えてＰ型半導体であるバルク層５０が設けられることになる。図１３のその他の点は図１２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［半導体装置の製造方法］
図１３の半導体装置１００Ｅの製造方法は、ＰＧＳ領域８５の構成材料の導電型が逆になっている点と、パターングラウンドシールドＰＧＳを構成するＢＯＸ層５９の下方の不純物領域の周囲にウェルが形成されない点とを除いて、図８〜図１１を参照して説明した第１の実施形態の半導体装置１００の製造方法と同様である。
具体的に、ステップＳ１３０において、バルク型ＮＭＯＳトランジスタ用のＰ型ウェルと、ＦＤＳＯＩ型ＮＭＯＳトランジスタ用のＰ型ウェルとはイオン注入によって形成されるが、パターングラウンドシールドＰＧＳが形成される領域にはＰ型ウェルは形成されない。ステップＳ１３０では、さらに、バルク型ＰＭＯＳトランジスタＰＭ２用のＮ型ウェルと、ＦＤＳＯＩ型ＰＭＯＳトランジスタ用のＮ型ウェルと、ＢＯＸ層５９の下方にＮ型グラウンドシールドＮ６０としてのＮ型不純物領域とが、イオン注入によって形成される。
また、ステップＳ２００，Ｓ２２０において、Ｎ型グラウンドシールドＮ６１を形成するために、レジストパターンをマスクとしたイオン注入によって、ＢＯＸ層５９の上方の表面単結晶層５８にＮ型不純物領域が形成される。
図８〜図１１のその他の点は、第３の実施形態の半導体装置１００Ｅの製造工程においても同様に適用可能であるので、説明を繰り返さない。
［第３の実施形態の効果］
バルク層５０の抵抗率は、図１２のＰ型ウェルＰＷ３の抵抗率よりも大きい。これにより、図１３のインダクタＬの直下のバルク層５０で消費される電力は、図１２のＰ型ウェルＰＷ３で消費される電力よりも小さくなり、結果としてインダクタＬのＱ値を高めることができる。図１３の半導体装置１００Ｅのその他の効果は、図１２で説明した半導体装置１００Ｄの場合と同様である。
＜第４の実施形態＞
第４の実施形態では、パターングラウンドシールドを構成するＰ型グラウンドシールドＰ６０もしはＮ型グラウンドシールドＮ６０を、Ｐ型ウェルまたはＮ型ウェルＮＷの形成工程とは別の工程で形成する場合について説明する。これにより、ＳＯＩ基板ＳＵＢの主面に垂直方向に沿ったＰ型グラウンドシールドＰ６０またはＮ型グラウンドシールドＮ６０の厚みを、ＳＯＩ基板ＳＵＢの主面に垂直方向に沿ったＰ型ウェルまたはＮ型ウェルＮＷの厚みよりも薄くすることができる。さらに、Ｐ型グラウンドシールドＰ６０またはＮ型グラウンドシールドＮ６０の不純物濃度をＰ型ウェルまたはＮ型ウェルの不純物濃度よりも高くすることができる。
以下、第１〜第３の実施形態の半導体装置１００，１００Ｄ，１００Ｅの変形例として半導体装置１００Ｆ，１００Ｇ，１００Ｈの構成を図１４〜図１６でそれぞれ説明する。
［半導体装置の構成（１）］
図１４は、第４の実施形態の半導体装置の構成を示す断面図である。図１４の半導体装置１００Ｆは、図１に示す第１の実施形態の半導体装置１００の変形例となっている。
具体的に、図１に示す第１の実施形態の半導体装置１００の場合には、パターングラウンドシールドＰＧＳを構成するＰ型グラウンドシールドＰ６０は、Ｐ型ウェルＰＷ１，ＰＷ２と同一の工程で形成されていた（図８のステップＳ１３０）。このため、Ｐ型グラウンドシールドＰ６０のＳＯＩ基板垂直方向の厚みおよび不純物濃度は、Ｐ型ウェルＰＷ１，ＰＷ２のＳＯＩ基板垂直方向の厚みおよび不純物濃度と同等になっていた。
これに対して、図１４の半導体装置１００Ｆにおいて、ＢＯＸ層５９の下方に設けられたＰ型グラウンドシールドＰ６０を構成するＰ型不純物領域は、Ｐ型ウェルＰＷ１，ＰＷ２とは別工程で形成される。すなわち、図８のステップＳ１３０におけるイオン注入工程が、Ｎ型ウェルＮＷ１，Ｎ型ウェルＮＷ２，Ｎ型ウェルＮＷ３の形成工程と、Ｐ型ウェルＰＷ１，ＰＷ２の形成工程と、Ｐ型グラウンドシールドＰ６０を構成するＰ型不純物領域の形成工程に分かれる。この結果、Ｐ型グラウンドシールドＰ６０のＳＯＩ基板垂直方向の厚みをＰ型ウェルＰＷ１，ＰＷ２のＳＯＩ基板垂直方向の厚みよりも薄くすることができ、Ｐ型グラウンドシールドＰ６０の不純物濃度をＰ型ウェルＰＷ１，ＰＷ２の不純物濃度よりも高くすることができる。
以上の構成によれば、Ｐ型グラウンドシールドＰ６０を構成するライン状のパターン同士の間の結合容量を小さくすることができるとともに、パターングラウンドシールドＰＧＳおよびバルク層５０における損失を低減させることができる。これにより、インダクタＬのＱ値をより高めることができる。
［半導体装置の構成（２）］
図１５は、第４の実施形態の第１の変形例による半導体装置の構成を示す断面図である。図１５の半導体装置１００Ｇは、図１２に示す第２の実施形態の半導体装置１００Ｄの変形例となっている。
具体的に、図１２に示す第２の実施形態の半導体装置１００Ｄの場合には、パターングラウンドシールドＰＧＳを構成するＮ型グラウンドシールドＮ６０は、Ｎ型ウェルＮＷ１，ＮＷ２と同一の工程で形成されていた。このために、Ｎ型グラウンドシールドＮ６０のＳＯＩ基板垂直方向の厚みおよび不純物濃度は、Ｎ型ウェルＮＷ１，ＮＷ２のＳＯＩ基板垂直方向の厚みおよび不純物濃度と同等になっていた。
これに対して、図１５の半導体装置１００Ｇにおいて、ＢＯＸ層５９の下方に設けられたＮ型グラウンドシールドＮ６０を構成するＮ型不純物領域は、Ｎ型ウェルＮＷ１，ＮＷ２とは別工程で形成される。この結果、Ｎ型グラウンドシールドＮ６０のＳＯＩ基板垂直方向の厚みをＮ型ウェルＮＷ１，ＮＷ２のＳＯＩ基板垂直方向の厚みよりも薄くすることができ、Ｎ型グラウンドシールドＮ６０の不純物濃度をＮ型ウェルＮＷ１，ＮＷ２の不純物濃度よりも高くすることができる。
以上の構成によれば、パターングラウンドシールドを構成するライン状のパターン同士の間の結合容量を小さくすることができるとともに、パターングラウンドシールドＰＧＳおよびバルク層５０における損失を低減させることができる。これにより、インダクタＬのＱ値をより高めることができる。
［半導体装置の構成（３）］
図１６は、第４の実施形態の第２の変形例による半導体装置の構成を示す断面図である。図１６の半導体装置１００Ｈは、図１３に示す第３の実施形態の半導体装置１００Ｅの変形例となっている。
具体的に、図１３に示す第３の実施形態の半導体装置１００Ｅの場合には、パターングラウンドシールドＰＧＳを構成するＮ型グラウンドシールドＮ６０は、Ｎ型ウェルＮＷ１，ＮＷ２と同一の工程で形成されていた。このために、Ｎ型グラウンドシールドＮ６０のＳＯＩ基板垂直方向の厚みおよび不純物濃度は、Ｎ型ウェルＮＷ１，ＮＷ２のＳＯＩ基板垂直方向の厚みおよび不純物濃度と同等になっていた。
これに対して、図１６の半導体装置１００Ｈにおいて、ＢＯＸ層５９の下方に設けられたＮ型グラウンドシールドＮ６０を構成するＮ型不純物領域は、Ｎ型ウェルＮＷ１，ＮＷ２とは別工程で形成される。この結果、Ｎ型グラウンドシールドＮ６０のＳＯＩ基板垂直方向の厚みをＮ型ウェルＮＷ１，ＮＷ２のＳＯＩ基板垂直方向の厚みよりも薄くすることができ、Ｎ型グラウンドシールドＮ６０の不純物濃度をＮ型ウェルＮＷ１，ＮＷ２の不純物濃度よりも高くすることができる。
以上の構成によれば、Ｎ型グラウンドシールドＮ６０を構成するライン状のパターン同士の間の結合容量を小さくすることができるとともに、パターングラウンドシールドＰＧＳおよびバルク層５０における損失をより低減させることができる。これにより、インダクタＬのＱ値をより高めることができる。
［第４の実施形態の効果］
上記のとおり、第４の実施形態の半導体装置１００Ｆ，１００Ｇ，１００Ｈでは、ＢＯＸ層５９の下方に形成された不純物グラウンドシールドＰ６０，Ｎ６０を、ＦＤＳＯＩ型ＭＯＳトランジスタ用のウェルの形成工程およびバルク型ＭＯＳトランジスタのウェルの形成工程とは別工程で形成する。これにより、パターングラウンドシールドＰＧＳとして用いられるＢＯＸ層の下の不純物領域のＳＯＩ基板垂直方向の厚みをより薄くし、その不純物濃度をより高めることができる。したがって、パターングラウンドシールドを構成するライン状のパターン同士の間の結合容量を小さくすることができるとともに、パターングラウンドシールドＰＧＳおよびバルク層５０における損失をより低減させることができる。結果としてインダクタＬのＱ値をより高めることができる。
なお、半導体装置の製造工程は、たとえば、図８のステップＳ１３０において、上記のパターングラウンドシールドＰＧＳ用の不純物領域の形成工程（すなわち、レジストマスクの形成、イオン注入、およびレジスト除去）が別工程となるのみであるので、製造工程の大幅な変更はない。したがって、製造コストの増加はほとんどない。
＜第５の実施形態＞
第１〜第４の実施形態の半導体装置１００，１００Ａ〜１００Ｈにおいて、パターングラウンドシールドＰＧＳは、基本的にＳＯＩ構造を利用することにより、ＢＯＸ層の下の不純物領域とＢＯＸ層の上のポリシリコン層（ゲート電極Ｇに対応）および不純物領域（ソースＳおよびドレインＤに対応）とによって構成されていた。第５の実施形態の半導体装置１００Ｉでは、パターングラウンドシールドＰＧＳは、第１〜第４の実施形態と同様のＢＯＸ層を用いた構造と、ＢＯＸ層を用いないバルク型ＭＯＳトランジスタと類似の構造とが交互に配置される。以下、図面を参照して具体的に説明する。
［半導体装置の構成］
図１７は、第５の実施形態の半導体装置の構成を示す断面図である。
図１７を参照して、パターングラウンドシールドＰＧＳが形成される領域は、ＢＯＸ層５９を有する複数のＳＯＩ領域ＡＲ１と、ＢＯＸ層５９が除去された複数のバルク領域ＡＲ２とに区分される。ＳＯＩ領域ＡＲ１およびバルク領域ＡＲ２はＸ方向に交互に並び、Ｙ方向にそれぞれ延在している。
各ＳＯＩ領域ＡＲ１におけるパターングラウンドシールドＰＧＳの構造は、第１〜第４の実施形態の半導体装置１００，１００Ａ〜１００Ｈの場合に類似したものである。すなわち、ＢＯＸ層５９の上に１個のＦＤＳＯＩ型ＮＭＯＳトランジスタと類似の構造が形成され、ＢＯＸ層５９の下にＮ型グラウンドシールドＮ６０が形成される。
具体的に、ＢＯＸ層５９の上では、半導体層６２を挟んでソースＳおよびドレインＤに対応する２つのＮ型不純物領域（すなわち、Ｎ型グラウンドシールドＮ６１）がＸ方向に対向する。さらに、これらの半導体層６２およびＮ型グラウンドシールドＮ６１の上にゲート絶縁膜（不図示）を介在して、Ｙ方向に延在するポリシリコングラウンドシールド６３が形成される。ポリシリコングラウンドシールド６３に対して±Ｘ方向の側壁にはサイドウォール６４が形成されている。ＢＯＸ層５９の下では、Ｙ方向に延在するＮ型グラウンドシールドＮ６０が形成される。
一方、各バルク領域ＡＲ２におけるパターングラウンドシールドＰＧＳの構造は、１個のバルク型ＮＭＯＳトランジスタＮＭ２の構造と同様である。具体的に、バルク層５０の上部にソースＳおよびドレインＤに対応するＮ型不純物領域であるＮ型グラウンドシールドＮ１５０がＸ方向に対向して形成される。ゲート酸化膜（不図示）を介在して、バルク層５０およびＮ型グラウンドシールドＮ１５０の上に、ゲート電極Ｇに対応するＹ方向に延在するポリシリコングラウンドシールド６８が形成される。ポリシリコングラウンドシールド６８の±Ｘ方向の側壁にサイドウォール６４が形成される。ＳＯＩ基板ＳＵＢを平面視して、ソースＳおよびドレインＤに対応するＮ型グラウンドシールドＮ１５０は、ゲート電極Ｇに対応するポリシリコングラウンドシールド６８に隣接して配置されている。
ここで、第４の実施形態の場合と同様に、ＳＯＩ領域ＡＲ１に形成されるＮ型グラウンドシールドＮ６０のＳＯＩ基板垂直方向の厚みを、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１が形成されるＮ型ウェルＮＷのＳＯＩ基板垂直方向の厚みよりも薄くなるように形成している。これによって、Ｎ型グラウンドシールドＮ６０と、隣接するバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０との間の寄生容量をより小さくすることができるので、寄生容量を介してパターングラウンドシールドＰＧＳに流れる渦電流を抑制することができる。
［半導体装置の製造方法］
図１８は、図１７に示す第５の実施形態の半導体装置の製造方法の一例を示すフローチャートである。図１８のフローチャートは、図８に示す第１の実施形態の半導体装置１００の製造方法と類似したものとなっている。したがって、同一または対応するステップには同一の参照符号を付して説明を繰り返さないか、簡単な説明に留める。
図１７および図１８を参照して、ステップＳ１００において、ＳＯＩ基板上に表面保護用の酸化膜が形成される。次のステップＳ１１０において、素子分離用のＳＴＩが形成される。その次のステップＳ１２０において、レジストパターンをマスクとしたイオン注入によってディープＮ型ウェルおよび／またはディープＰ型ウェルが形成される。
その次のステップＳ１３０Ａにおいて、図１７のＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１用およびバルク型ＮＭＯＳトランジスタＮＭ２用のＰ型ウェルＰＷ１，ＰＷ２が、イオン注入によって形成される。さらに、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１用およびバルク型ＰＭＯＳトランジスタＰＭ２用のＮ型ウェルＮＷ１，ＮＷ２が、イオン注入によって形成される。
さらに、パターングラウンドシールドＰＧＳ用ＳＯＩ領域ＡＲ１において、Ｎ型グラウンドシールドＮ６０を構成するＮ型不純物領域が、イオン注入によって形成される。ここで、図１７のＳＯＩ領域ＡＲ１のパターングラウンドシールドＰＧＳの場合、図１６の場合と同様に、Ｐ型ウェルを設けずに、ＢＯＸ層５９の下方のバルク層５０に直にＮ型グラウンドシールドＮ６０が形成される。
その次のステップＳ１４０Ａにおいて、バルク型ＰＭＯＳトランジスタＰＭ２およびバルク型ＮＭＯＳトランジスタＮＭ２が形成されるバルク領域、ならびにパターングラウンドシールドＰＧＳ用のバルク領域ＡＲ２において、シリコン単結晶層５８およびＢＯＸ層５９が除去される。
その次のステップＳ１５０において、ウェハ全面にゲート酸化膜が成膜される。さらに、ゲート電極Ｇおよびポリシリコングラウンドシールド６３，６８に用いられるポリシリコン層がウェハ全面に成膜される。生成されたポリシリコン層の表面上には、窒化シリコンの保護膜が形成される。
その次のステップＳ１６０において、リソグラフィとドライエッチングによって、生成されたポリシリコン層がゲート電極Ｇの形状およびポリシリコングラウンドシールド６３，６８の形状に加工される。
その次のステップＳ１７０Ａにおいて、ウェハ全面にシリコン酸化膜を堆積させた後、エッチバックを行うことによって、ゲート電極Ｇの側壁ならびにポリシリコングラウンドシールド６３，６８の側壁にサイドウォール６４が形成される。ただし、バルク型ＰＭＯＳトランジスタＰＭ２およびバルク型ＮＭＯＳトランジスタＮＭ２が形成されるバルク領域、ならびにパターングラウンドシールドＰＧＳ用のバルク領域ＡＲ２では、レジストでマスクすることによってエッチバックが行われない。
その次にステップＳ１８０Ａにおいて、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１およびＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１が形成される領域、ならびにパターングラウンドシールドＰＧＳ用のＳＯＩ領域ＡＲ１において、表面単結晶層５８の上部にシリコン単結晶が積み増しされる。このとき、サイドウォール６４の表面上およびシリコン酸化膜で覆われているバルク領域には、シリコン単結晶は成長しない。積み増しをしたシリコン単結晶の表面上には、窒化シリコンなどの保護膜が形成される。
次にステップＳ１９０において、サイドウォール６４およびバルク領域を覆うシリコン酸化膜が除去される。
その次のステップＳ２００において、低濃度のＮ型不純物が、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１のソースＳおよびドレインＤ領域、バルク型ＮＭＯＳトランジスタＮＭ２のソースＳおよびドレインＤ領域に注入される。低濃度のＮ型不純物は、さらに、パターングラウンドシールドＰＧＳ用のＳＯＩ領域ＡＲ１においてポリシリコングラウンドシールド６３の周囲の表面単結晶層５８に注入され、バルク領域ＡＲ２においてポリシリコングラウンドシールド６８の周囲のバルク層５０に注入される。同様に、低濃度のＰ型不純物が、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１のソースＳおよびドレインＤ領域、ならびにバルク型ＰＭＯＳトランジスタＰＭ２のソースＳおよびドレインＤ領域に注入される。
その次のステップＳ２１０において、ゲート電極Ｇの側壁およびポリシリコングラウンドシールド６３，６８の側壁にサイドウォール６４が形成される。
次のステップＳ２２０において、積み増された表面単結晶層５８の上の保護膜が除去される。その後、高濃度のＮ型不純物が、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１のソースＳおよびドレインＤ領域、バルク型ＮＭＯＳトランジスタＮＭ２のソースＳおよびドレインＤ領域に注入される。
高濃度のＮ型不純物は、さらに、パターングラウンドシールドＰＧＳ用のＳＯＩ領域ＡＲ１において、ポリシリコングラウンドシールド６３の周囲かつサイドウォール６４の下方を除く部分の表面単結晶層５８に注入される。これによって、Ｎ型グラウンドシールドＮ６１が形成される。高濃度のＮ型不純物は、さらに、バルク領域ＡＲ２においてポリシリコングラウンドシールド６８の周囲かつサイドウォール６４の下方を除く部分のバルク層５０に注入される。これによって、Ｎ型グラウンドシールドＮ１５０が形成される。
同様に、高濃度のＰ型不純物が、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１のソースＳおよびドレインＤ領域、バルク型ＮＭＯＳトランジスタＮＭ２のソースＳおよびドレインＤ領域に注入される。この場合サイドウォール６４の下方には注入されない。
次のステップＳ２３０において、ゲート電極Ｇ、ソースＳ、ドレインＤ、およびＮ型グラウンドシールドＮ６１，Ｎ型グラウンドシールドＮ１５０の表面上にシリサイドが形成される。その後にステップＳ２４０〜Ｓ３１０として示されている、ＳＯＩ基板ＳＵＢの上部構造の製造工程は、図８のフローチャートの場合と同じであるので説明を繰り返さない。
上記のように、ＳＯＩ領域ＡＲ１に設けられたパターングラウンドシールドＰＧＳは、ＦＤＳＯＩ型ＮＭＯＳトランジスタＮＭ１を形成する工程と同様の工程によって形成することができる。バルク領域ＡＲ２に設けられたパターングラウンドシールドＰＧＳは、バルク型ＮＭＯＳトランジスタＮＭ２を形成する工程と同様の工程によって形成することができる。
［第５の実施形態の効果］
互いに隣接するＳＯＩ領域ＡＲ１のパターングラウンドシールドＰＧＳとバルク領域ＡＲ２のパターングラウンドシールドＰＧＳとは、ＢＯＸ層５９およびその上の単結晶層（ＳＯＩ層）の分だけ高さが異なる。これにより、ＳＯＩ領域ＡＲ１においてソースＳおよびドレインＤに対応するＮ型グラウンドシールドＮ６１と、バルク領域ＡＲ２においてソースＳおよびドレインＤに対応するＮ型グラウンドシールドＮ１５０とは、この高さの違いによって相互に絶縁される。
したがって、第１〜第４の実施形態の半導体装置１００，１００Ａ〜１００Ｈの場合と比較して、パターングラウンドシールドＰＧＳを構成するライン状パターン配線の密度が同等であっても、ライン状パターンの相互間の寄生容量を小さくすることできる。結果として、パターングラウンドシールドＰＧＳを流れる渦電流による損失をより低減することができ、インダクタＬのＱ値を高めることができる。
［第５の実施形態の変形例］
図１２および図１５の場合と同様に、バルク層５０にＰ型ウェルＰＷ３を形成し、このＰ型ウェルＰＷ３にＳＯＩ領域ＡＲ１のＮ型グラウンドシールドＮ６０とバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０とを形成するようにしてもよい。
また、図１および図１４の場合と同様に、パターングラウンドシールドＰＧＳが形成される領域のバルク層５０にＮ型ウェルを形成するようにしてもよい。この場合、ＳＯＩ領域ＡＲ１では、ＢＯＸ層５９の上にＦＤＳＯＩ型ＰＭＯＳトランジスタと類似の構造が形成され、ＢＯＸ層５９の下のＮ型ウェル内にＰ型不純物領域が形成される。また、バルク領域ＡＲ２では、バルク型ＰＭＯＳトランジスタと類似の構造が形成される。
このような変形例においても、図１７の場合と同様の効果を奏することができる。
＜第６の実施形態＞
第６の実施形態の半導体装置１００Ｊは、第５の実施形態の半導体装置１００Ｉの変形例であり、バルク領域ＡＲ２のパターングラウンドシールドＰＧＳの構成が異なる。具体的に、第６の実施形態の半導体装置１００Ｊの場合には、バルク領域ＡＲ２のパターングラウンドシールドＰＧＳは不純物グラウンドシールドのみによって構成される。以下、図面を参照して具体的に説明する。
［半導体装置の構成］
図１９は、第６の実施形態の半導体装置の構成を示す断面図である。
バルク領域ＡＲ２のパターングラウンドシールドＰＧＳは、バルク層５０の上部に形成されたＮ型グラウンドシールドＮ１５０のみによって構成される。Ｎ型グラウンドシールドＮ１５０の表面上にシリサイドが形成される。Ｎ型グラウンドシールドＮ１５０は、このシリサイドと層間絶縁層５１を貫通するコンタクトＣＴとを介して、たとえば、金属配線層Ｍ１に形成された配線と接続される。
一例として、Ｎ型グラウンドシールドＮ１５０は、ＦＤＳＯＩ型ＰＭＯＳトランジスタＰＭ１およびバルク型ＰＭＯＳトランジスタＰＭ２の各々のソースＳおよびドレインＤを形成する際に、同時に形成するようにしてもよい。
ＳＯＩ領域ＡＲ１のパターングラウンドシールドＰＧＳの構成ならびに半導体装置１００Ｊのその他の構成は、図１７の場合と同じであるので説明を繰り返さない。
［半導体装置の製造方法］
以下、第５の実施形態の半導体装置１００Ｉの製造工程の一例を示した図１８のフローチャートとの変更点について説明する。
図１８のステップＳ１６０において、バルク領域ＡＲ２のポリシリコン層はエッチングにより完全に除去される。ステップＳ１７０Ａにおいて、シリコン酸化膜はバルク領域ＡＲ２上の全体に形成される。このシリコン酸化膜は、ステップＳ１９０において除去される。次のステップＳ２００，Ｓ２２０においてＮ型不純物領域としてバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０が形成される。
なお、図１９のＮ型グラウンドシールドＮ１５０は、図１８のステップＳ１３０ＡにおいてＮ型ウェルとして形成してもよい。この場合、ステップＳ２００，Ｓ２２０では、バルク領域ＡＲ２にＮ型不純物はイオン注入されない。
［第６の実施形態の効果］
第６の実施形態の半導体装置１００Ｊでは、第４の実施形態で説明したようにＮ型グラウンドシールドＮ６０のＳＯＩ基板垂直方向の厚みを比較的薄く形成しているので、ＳＯＩ領域ＡＲ１のＮ型グラウンドシールドＮ６０とバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０との間の寄生容量は比較的小さい。また、バルク領域ＡＲ２にはポリシリコングラウンドシールドが設けられていないので、ポリシリコングラウンドシールドを構成するライン状パターン同士を介した寄生容量も抑制することができる。
一方、図１９の半導体装置１００Ｊの構成では、ＳＯＩ領域ＡＲ１のＢＯＸ層５９の上のＮ型グラウンドシールドＮ６１とバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０とが、比較的近接して配置されているので、これらの間の寄生容量が問題になり得る。しかしながら、これらのＮ型グラウンドシールドＮ６１，Ｎ１５０は、ＢＯＸ層５９の高さ分だけ上下方向に離れているので、相互の間の寄生容量は比較的小さい。これにより、寄生容量を介してパターングラウンドシールドＰＧＳに流れる渦電流を抑制することができ、結果としてインダクタＬのＱ値を高めることができる。
［第６の実施形態の変形例］
図１２および図１５の場合と同様に、バルク層５０にＰ型ウェルＰＷ３を形成し、このＰ型ウェルＰＷ３にＳＯＩ領域ＡＲ１のＮ型グラウンドシールドＮ６０とバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０とを形成するようにしてもよい。
また、図１および図１４の場合と同様に、パターングラウンドシールドＰＧＳが形成される領域のバルク層５０にＮ型ウェルを形成するようにしてもよい。この場合、ＳＯＩ領域ＡＲ１では、ＢＯＸ層５９の上にＦＤＳＯＩ型ＰＭＯＳトランジスタと類似の構造が形成され、ＢＯＸ層５９の下のＮ型ウェル内にＮ型グラウンドシールドＮ６０に代えてＰ型グラウンドシールドが形成される。さらに、バルク領域ＡＲ２ではＮ型グラウンドシールドＮ１５０に代えてＰ型グラウンドシールドが形成される。
このような変形例においても、図１９の場合と同様の効果を奏することができる。
＜第７の実施形態＞
第７の実施形態の半導体装置１００Ｋは、図１６に示す第４の実施形態の半導体装置１００Ｈの変形例であり、ＢＯＸ層５９より上のパターングラウンドシールドＰＧＳの構成が異なる。以下、図面を参照して具体的に説明する。
［半導体装置の構成］
図２０は、第７の実施形態の半導体装置の構成を示す断面図である。
図２０を参照して、第７の実施形態の半導体装置１００Ｋは、ＢＯＸ層５９の上に、ソースＳおよびドレインＤに対応するＮ型不純物領域Ｎ６１のみが設けられており、チャネル領域に対応する半導体層６２、ゲート電極Ｇに対応するポリシリコングラウンドシールド６３、およびサイドウォール６４などが設けられていない点で図１６の半導体装置１００Ｈと異なる。隣接するＮ型不純物領域Ｎ６１同士の間は、酸化膜などの絶縁膜（たとえば、層間絶縁層５１の一部）で分離される。図２０のその他の構成は図１６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［半導体装置の製造方法］
次に、図８のフローチャートを参照して、図２０の半導体装置１００Ｋの構造を作製する際の変更点について説明する。まず、ステップＳ１６０、Ｓ１７０において、ＰＧＳ領域８５ではゲート電極およびサイドウォールを形成しないようにする。その後、ステップＳ１８０でＢＯＸ層５９の上にＳｉ単結晶層を積み増した後に、ＢＯＸ層５９の上の表面単結晶層５８をパターングラウンドシールドの形状にパターンニングする。その後、ステップＳ２００，Ｓ２２０において、パターンニング後の表面単結晶層５８にイオン注入を行う。これによって、図２０に示すＢＯＸ層５９の上のＮ型グラウンドシールドＮ６１が完成する。
［第７の実施形態の効果］
図１６に示す半導体装置１００Ｈの場合には、ＦＤＳＯＩ型ＮＭＯＳトランジスタのＳＳおよびドレインＤに対応する隣接するＮ型不純物領域Ｎ６１の間は、チャネルに対応する半導体層６２およびゲート絶縁膜（不図示）によって分離されていた。このため、Ｎ型不純物領域Ｎ６１同士の間の寄生容量が比較的大きく、この寄生容量を介して渦電流が流れるためにパターングラウンドシールドＰＧＳでの損失が大きくなっていた。
これに対して、図２０の半導体装置１００Ｋの場合には、隣接するＮ型不純物領域Ｎ６１の間は絶縁膜で分離されるので、その間のインピーダンスをより大きくすることができる。これにより、寄生容量を介した渦電流を抑制することができるので、パターングラウンドシールドＰＧＳでの損失が低減し、結果としてインダクタＬのＱ値をより増やすことができる。
［第７の実施形態の変形例］
図２１は、図２０の半導体装置の変形例の構成を示す断面図である。図２１に示すように、ＢＯＸ層５９の上のＮ型不純物領域Ｎ６１をさらに細かく分離してもよく、個々のＮ型不純物領域Ｎ６１のパターンの形状は特に制限されない。すなわち、ＢＯＸ層５９より上のＮ型グラウンドシールドＮ６１を構成する複数のライン状パターンのパターンピッチは、ＢＯＸ層５９より下のＮ型グラウンドシールドＮ６０を構成するライン状パターンのパターンピッチと異なっていてもよい。この場合も、隣接する個々のＮ型不純物領域Ｎ６１の間は絶縁膜によって分離される。
その他の変形例として、図１２および図１５の場合と同様に、バルク層５０にＰ型ウェルＰＷ３を形成し、ＢＯＸ層５９の下ではＰ型ウェルＰＷ３の内部にＮ型グラウンドシールドＮ６０を形成するようにしてもよい。
また、図１および図１４の場合と同様に、パターングラウンドシールドＰＧＳが形成される領域では、バルク層５０にＮ型ウェルを形成するようにしてもよい。この場合、ＢＯＸ層５９の下のＮウェル内には、Ｎ型グラウンドシールドＮ６０に代えてＰ型グラウンドシールドが形成される。ＢＯＸ層５９の上では、Ｎ型グラウンドシールドＮ６１に代えて、Ｐ型グラウンドシールドが形成される。
＜第８の実施形態＞
第８の実施形態の半導体装置１００Ｍは、図１９に示す第６の実施形態の半導体装置１００Ｊの変形例であり、ＳＯＩ領域ＡＲ１におけるＢＯＸ層５９の上のパターングラウンドシールドＰＧＳの構成が異なる。バルク領域ＡＲ２のパターングラウンドシールドＰＧＳは、図１９で説明したように不純物グラウンドシールドＮ１５０のみによって構成される。以下、図面を参照して具体的に説明する。
［半導体装置の構成］
図２２は、第８の実施形態の半導体装置の構成を示す断面図である。
図２２を参照して、第８の実施形態の半導体装置１００Ｍは、ＳＯＩ領域ＡＲ１のＢＯＸ層５９の上に、ソースＳおよびドレインＤに対応するＮ型不純物領域Ｎ６１のみが設けられており、チャネル領域に対応する半導体層６２、ゲート電極Ｇに対応するポリシリコングラウンドシールド６３、およびサイドウォール６４などが設けられていない点で、図１９の半導体装置１００Ｊと異なる。隣接するＮ型不純物領域Ｎ６１同士の間は、酸化膜（たとえば、層間絶縁層５１の一部）で分離される。図２２のその他の構成は図１９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［半導体装置の製造方法］
以下、第５の実施形態の半導体装置１００Ｉの製造工程の一例を示した図１８のフローチャートとの変更点について説明する。
図１８のステップＳ１６０において、ＳＯＩ領域ＡＲ１およびバルク領域ＡＲ２のポリシリコン層はエッチングにより除去される。ステップＳ１７０Ａにおいて、シリコン酸化膜はバルク領域ＡＲ２上の全体に形成されるが、ＳＯＩ領域ＡＲ１の表面上には形成されない。ステップＳ１８０Ａにおいて、ＳＯＩ領域ＡＲ１の表面単結晶層５８の表面全体にＳｉ単結晶が積み増しされる。その後、ＳＯＩ領域ＡＲ１の表面単結晶層５８は、パターングラウンドシールドの形状にパターンニングされる。ステップＳ１９０において、ステップＳ１７０Ａで形成したバルク領域ＡＲ２の上のシリコン酸化膜が除去される。次のステップＳ２００，Ｓ２２０において、イオン注入によりＮ型不純物を注入することによって、ＳＯＩ領域ＡＲ１のＮＰ型不純物領域Ｐ６１およびバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０が形成される。
なお、図２２に示すバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０は、図１８のステップＳ１３０ＡにおいてＮ型ウェルとして形成してもよい。この場合、ステップＳ２００，Ｓ２２０では、バルク領域ＡＲ２にＮ型不純物はイオン注入されない。
［第８の実施形態の効果］
図１９に示す半導体装置１００Ｊの場合には、ＦＤＳＯＩ型ＮＭＯＳトランジスタのソースＳおよびドレインＤに対応するＮ型不純物領域（Ｎ型グラウンドシールドＮ６１）の間は、チャネルに対応する半導体層６２およびゲート絶縁膜（不図示）によって分離されていた。このため、Ｎ型不純物領域Ｎ６１同士の間の寄生容量が比較的大きく、この寄生容量を介して渦電流が流れるためにパターングラウンドシールドＰＧＳでの損失が大きくなっていた。
これに対して、図２２の半導体装置１００Ｍの場合には、ＢＯＸ層５９の上で隣接するＮ型不純物領域（Ｎ型グラウンドシールドＮ６１）の間は絶縁膜で分離されるので、その間のインピーダンスをより大きくすることができる。これにより、寄生容量を介した渦電流を抑制することができるので、パターングラウンドシールドＰＧＳでの損失が低減し、結果としてインダクタＬのＱ値をより増やすことができる。
［第８の実施形態の変形例］
図２３は、図２２の半導体装置の変形例の構成を示す断面図である。図２３に示すように、ＢＯＸ層５９の上のＮ型不純物領域Ｎ６１を分離せずに１つにまとめてもよい。この場合、比較的近接して配置されたＢＯＸ層５９の上のＮ型不純物領域Ｎ６１とバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０との間の寄生容量が問題になり得る。しかしながら、これらの不純物領域Ｎ６１，Ｎ１５０は、ＢＯＸ層５９の高さ分だけ上下方向に離れているので、相互の間の寄生容量は小さく形成されている。これにより、寄生容量を介してパターングラウンドシールドＰＧＳに流れる渦電流を抑制することができる。
また、図１２および図１５の場合と同様に、バルク層５０にＰ型ウェルＰＷ３を形成し、このＰ型ウェルＰＷ３にＳＯＩ領域ＡＲ１のＮ型グラウンドシールドＮ６０とバルク領域ＡＲ２のＮ型グラウンドシールドＮ１５０とを形成するようにしてもよい。
また、図１および図１４の場合と同様に、パターングラウンドシールドＰＧＳが形成される領域のバルク層５０にＮ型ウェルを形成するようにしてもよい。この場合、ＳＯＩ領域ＡＲ１では、ＢＯＸ層５９の上にＮ型グラウンドシールドＮ６１に代えてＰ型グラウンドシールドが形成され、ＢＯＸ層５９の下のＮ型ウェル内にＮ型グラウンドシールドＮ６０に代えてＰ型グラウンドシールドが形成される。さらに、バルク領域ＡＲ２ではＮ型グラウンドシールドＮ１５０に代えて、Ｐ型グラウンドシールドが形成される。
このような変形例においても図２２の場合と同様の効果を奏することができる。
＜第９の実施形態＞
第９の実施形態の半導体装置１００Ｏは、図１３に示す第３の実施形態の半導体装置１００Ｅの変形例であり、ＢＯＸ層５９より下のパターングラウンドシールドＰＧＳの構成が異なる。以下、図面を参照して具体的に説明する。
［半導体装置の構成］
図２４は、第９の実施形態の半導体装置の構成を示す断面図である。図２５は、図２４の半導体装置のパターングラウンドシールドのレイアウトの一例を示す平面図である。図２５（Ａ）の平面図は、ＢＯＸ層５９より上のパターングラウンドシールドＰＧＳのレイアウトを示し、図２５（Ｂ）の平面図は、ＢＯＸ層５９より下のパターングラウンドシールドＰＧＳの平面レイアウトを示す。
図２４および図２５（Ａ）を参照して、ＢＯＸ層５９より上のパターングラウンドシールドＰＧＳのレイアウトは、図１３の半導体装置１００Ｅの場合と同様である。
具体的に、ポリシリコングラウンドシールド６３は、複数のライン状パターンを含む。図２４の断面図において、ポリシリコングラウンドシールド６３によって構成されたライン状パターンはＹ方向に延在している。パターングラウンドシールドの外周部において、複数のライン状パターンは接続配線６６Ａによって相互に接続されている。ただし、パターングラウンドシールドを周回する誘導起電流が流れないように、接続配線６６Ａの一部に切欠き６７Ａが設けられている。ポリシリコングラウンドシールド６３のライン状パターンの側壁にはサイドウォール６４が形成される。さらに、隣接するライン状パターンの間にはＮ型不純物領域であるＮ型グラウンドシールドＮ６１が形成される。
一方、図２４および図２５（Ｂ）を参照して、ＢＯＸ層５９より下においてＮ型グラウンドシールドＮ６０は柱状に、すなわちＺ方向に延在するように形成されている。柱状に形成された各Ｎ型グラウンドシールドＮ６０の下端は、ディープＮ型ウェルＤＮＷ２，ＤＮＷ３を介して他のＮ型グラウンドシールドＮ６０の下端と接続されている。
ディープＮ型ウェルＤＮＷ２，ＤＮＷ３は、平面視して、図２５（Ａ）に示すポリシリコングラウンドシールド６３と同様のパターン形状を有している。すなわち、ディープＮ型ウェルＤＮＷ２，ＤＮＷ３は、複数のライン状パターンとして形成され、パターングラウンドシールドＰＧＳを構成している。ディープＮ型ウェルＤＮＷ２，ＤＮＷ３によって構成されたパターングラウンドシールドの外周部において、複数のライン状パターンは接続配線６６Ｂによって相互に接続されている。ただし、パターングラウンドシールドを周回する誘導起電流が流れないように、接続配線６６Ｂの一部に切欠き６７Ｂが設けられている。
図２４のその他の構成は図１３の半導体装置１００Ｅの場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［半導体装置の製造方法］
以下、第１の実施形態の半導体装置１００の製造工程の一例を示した図８のフローチャートとの変更点について説明する。
まず、ステップＳ１２０において、ＢＯＸ層５９より下方のパターングラウンドシールドＰＧＳを構成するディープＮ型ウェルＤＮＷ２，ＤＮＷ３が、イオン注入によって構成される。
ステップＳ１３０において、バルク型ＮＭＯＳトランジスタ用のＰ型ウェルと、ＦＤＳＯＩ型ＮＭＯＳトランジスタ用のＰ型ウェルとはイオン注入によって形成される。さらに、バルク型ＰＭＯＳトランジスタＰＭ２用のＮ型ウェルと、ＦＤＳＯＩ型ＰＭＯＳトランジスタ用のＮ型ウェルと、ＢＯＸ層５９の下方に設けられた柱状のＮ型不純物領域Ｎ６０とが、イオン注入によって形成される。
また、ステップＳ２００，Ｓ２２０において、Ｎ型グラウンドシールドＮ６１を形成するために、レジストパターンをマスクとしたイオン注入によって、ＢＯＸ層５９の上方の表面単結晶層５８にＮ型不純物領域が形成される。図８のその他のステップは、図２４に示す半導体装置１００Ｏの製造工程にも同様に適用可能であるので、説明を繰り返さない。
［第９の実施形態の効果］
ＢＯＸ層５９の下のＮ型グラウンドシールドＮ６０をＺ方向に延在する柱状に形成することによって、パターングラウンドシールドＰＧＳ内での渦電流の発生をより抑制することができる。
なお、柱状のＮ型グラウンドシールドＮ６０を設けずに、ライン状にパターンニングされたディープＮ型ウェルＤＮＷ２，ＤＮＷ３のみをＢＯＸ層５９の下方に形成するようにしてもよい。
＜第１０の実施形態＞
図２（Ａ）では、インダクタＬが平面状のスパイラルインダクタとして構成される例を示したが、インダクタＬの形状は立体状のソレノイド型であってもよい。ソレノイド型のほうが、インダクタの巻回軸の方向に磁束をより集中させることができる。以下、図面を参照して詳しく説明する。
［ソレノイド型インダクタの構成例］
図２６は、立体状のソレノイド型のインダクタの構成例を示す図である。図２６（Ａ）はソレノイド型インダクタの斜視図を示し、図２６（Ｂ）はソレノイド型インダクタの平面図を示す。
図２６（Ａ），（Ｂ）を参照して、ソレノイド型のインダクタＬは、第１〜第９ターンＴ１〜Ｔ９の金属配線によって構成されている。
具体的に、第１ターンＴ１は、インダクタＬを構成する複数の金属配線層のうちの最上層によって構成され、第１ターンＴ１の一方の端部がインダクタ電流の入出力用のポートＰＴ１となっている。第２ターンＴ２は、第１ターンＴ１よりも１層下の金属配線層を用いて形成され、ヴィア（ＶＩＡ）を介して第１ターンＴ１の他方の端部と接続される。第３ターンＴ３は、第２ターンＴ２よりも１層下の金属配線層を用いて形成され、ヴィアを介して第２ターンＴ２と接続される。第４ターンＴ４は、第３ターンＴ３よりも１層下の金属配線層を用いて形成され、ヴィアを介して第３ターンＴ３と接続される。第４ターンＴ４は、インダクタＬを構成する金属配線層のうちの最下層である。
第５ターンＴ５は、第４ターンＴ４と同層の金属配線層を用いて第４ターンＴ４の外周に配置され、第４ターンＴ４の端部と接続される。第６ターンＴ６は、第５ターンＴ５よりも１層上の金属配線層（第３ターンＴ３と同じ金属配線層）を用いて形成され、ヴィアを介して第５ターンＴ５と接続される。第７ターンＴ７は、第６ターンＴ６よりも１層上の金属配線層（第２ターンＴ２と同じ金属配線層）を用いて形成され、ヴィアを介して第６ターンＴ６と接続される。第８ターンＴ８は、第７ターンＴ７よりも１層上の金属配線層（第１ターンＴ１と同じ金属配線層）を用いて形成され、ヴィアを介して第７ターンＴ７と接続される。第８ターンＴ８は、インダクタＬを構成する金属配線層のうち最上層である。
第９ターンＴ９は、第８ターンＴ８と同層の金属配線層を用いて第８ターンＴ８の外周に配置される。第９ターンＴ９の一端は第８ターンＴ８の端部と接続される。第９ターンＴ９の他端はインダクタ電流の入出力用のポートとして用いられる。
なお、図２６のインダクタＬの構成は、ソレノイド型の一例に過ぎない。ターン数、使用する金属配線層の数、および各ターンの形状は自由に変更して構わない。
＜第１１の実施形態＞
第１１の実施形態では、第１〜第１０の実施形態で説明したインダクタを、ＬＣタンク（すなわち、並列ＬＣ共振回路）を利用した電圧制御発振器（以下、ＬＣＶＣＯ：LC Voltage Controlled Oscillatorと称する）に適用した例を説明する。ＬＣＶＣＯは、低雑音かつ高発振周波数という特徴を有しているため、近年、よく利用されている。第１１の実施形態では、さらに、ＬＣＶＣＯを通信回路に適用した例について説明する。
［ＬＣＶＣＯの回路構成］
図２７は、ＬＣＶＣＯの構成の一例を示す回路図である。図２７を参照して、ＬＣＶＣＯ３００は、ＬＣＶＣＯコア部３０１（以下、単に「コア部３０１」とも称する）と、バッファ部３０２とを備える。
（１．ＬＣＶＣＯコア部）
コア部３０１は、インダクタＬと、可変キャパシタとしてのバラクタＶＲと、一対のＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２と、一対のＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２とを含む。以下、これらの接続関係について説明する。
ＰＭＯＳトランジスタＭＰ１のソースは、電源電圧ＶＤＤが与えられるノード（以下、電源ノードＶＤＤと簡略的に記載する）に接続され、そのドレインは第１の出力ノードＮＰに接続される。ＰＭＯＳトランジスタＭＰ２のソースは電源ノードＶＤＤに接続され、そのドレインは第２の出力ノードＮＮに接続される。ＰＭＯＳトランジスタＭＰ１のゲートは第２の出力ノードＮＮに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは第１の出力ノードＮＰに接続される。このように、一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２は、ゲートとドレインとが相互に接続された構造、いわゆるクロスカップルと呼ばれる構造を有している。
ＮＭＯＳトランジスタＭＮ１のソースは、接地電圧ＧＮＤが与えられるノード（以下、接地ノードＧＮＤと簡略的に記載する）に接続され、そのドレインは第１の出力ノードＮＰに接続される。ＮＭＯＳトランジスタＭＮ２のソースは接地ノードＧＮＤに接続され、そのドレインは第２の出力ノードＮＮに接続される。ＮＭＯＳトランジスタＭＮ１のゲートは第２の出力ノードＮＮに接続され、ＮＭＯＳトランジスタＭＮ２のゲートは第１の出力ノードＮＰに接続される。このように、一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２もクロスカップル構造を有している。
インダクタＬとバラクタＶＲとは、第１の出力ノードＮＰと第２の出力ノードＮＮとの間に互いに並列に接続される。バラクタＶＲの容量は制御電圧ＶＣＯＮＴに従って変化する。
上記の回路構成によれば、インダクタＬとバラクタＶＲとは、制御電圧ＶＣＯＮＴに応じた周波数で並列共振する。さらに、ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２が負性抵抗として機能することによって、上記の並列共振周波数でコア部３０１は連続的に発振する。
なお、この開示では、電源ノードＶＤＤおよび接地ノードＧＮＤのうちの一方を第１の電源ノードと称し、他方を第２の電源ノードと称する場合がある。
（２．バッファ部）
バッファ部３０２は、出力信号の電圧レベルおよび出力インピーダンスを調整するために設けられている。図２７のバッファ部３０２の構成は一例であって、この回路構成に限定されるものではない。
具体的に図２７の場合には、バッファ部３０２は、ＰＭＯＳトランジスタＭＰ３，ＭＰ４と、抵抗素子Ｒ１，Ｒ２とを含む。これらの接続関係は次のとおりである。
ＰＭＯＳトランジスタＭＰ３のソースは、バッファ部３０２用の電源電圧ＶＤＤ＿ＢＵＦが与えられるノード（以下、電源ノードＶＤＤ＿ＢＵＦと記載する）に接続され、そのドレインは抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は接地ノードＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ３のゲートは、コア部３０１の第１の出力ノードＮＰに接続される。
同様に、ＰＭＯＳトランジスタＭＰ４のソースは、バッファ部３０２用の電源電圧ＶＤＤ＿ＢＵＦが与えられるノード（以下、電源ノードＶＤＤ＿ＢＵＦと記載する）に接続され、そのドレインは抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は接地ノードＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ４のゲートは、コア部３０１の第２の出力ノードＮＮに接続される。
上記構成のバッファ部３０２において、ＰＭＯＳトランジスタＭＰ３，ＭＰ４のソースから差動の出力信号ＶＣＯ＿ＯＵＴＰ，ＶＣＯ＿ＯＵＴＮが出力される。なお、シングルエンドの出力信号を得る場合には、出力ノードＮＰ，出力ノードＮＮのいずれか一方の信号のみをバッファを介して出力してもよい。
［通信回路の構成例］
図２８は、通信回路の構成の一例を示す回路図である。通信回路３１０は、他の機器と無線通信を行うための回路である。そのため、通信回路３１０は、受信処理を行うための受信回路ＲＸと、送信処理を行うための送信回路ＴＸとを備えている。なお、図２８の通信回路３１０の構成要素のうちアンテナ３１１を除く少なくとも一部の要素を半導体装置として１つのパッケージに実装することができる。
図２８を参照して、通信回路３１０は、アンテナ３１１と、スイッチ３１２と、ＬＮＡ（Low Noise Amplifier）３１３と、フィルタ３１４と、ミキサ３１５と、Ｉ／Ｆフィルタ３１６と、ベースバンド回路３１７と、局部発振器３１８と、ミキサ３１９と、フィルタ３２０と、ＰＡ（Power Amplifier）３２１とを備えている。
受信回路ＲＸは、アンテナ３１１と、スイッチ３１２と、ＬＮＡ３１３と、フィルタ３１４と、ミキサ３１５と、Ｉ／Ｆフィルタ３１６と、ベースバンド回路３１７と、局部発振器３１８と、を備えている。送信回路ＴＸは、局部発振器３１８と、ミキサ３１９と、フィルタ３２０と、ＰＡ３２１と、スイッチ３１２と、アンテナ３１１とを備えている。なお、アンテナ３１１、スイッチ３１２、ベースバンド回路３１７、及び局部発振器３１８は、送信回路ＴＸと受信回路ＲＸとで共用されている。
アンテナ３１１は、空間からの電波を高周波信号として受信し、高周波信号を電波として空間に送信する。スイッチ３１２は、送信か受信に応じて、高周波信号のパスを切り替える。すなわち、受信時には、スイッチ３１２は、アンテナ３１１とＬＮＡ３１３とを接続し、送信時にはアンテナ３１１とＰＡ３２１とを接続される。
まず、受信回路ＲＸについて説明する。ＬＮＡ３１３にはアンテナ３１１からスイッチ３１２を介して高周波信号が受信信号として入力される。ＬＮＡ３１３は、受信信号を増幅する受信用アンプ回路である。ＬＮＡ３１３は、受信信号をフィルタ３１４に出力する。フィルタ３１４は、受信信号に含まれる不要な帯域成分を除去する。そして、フィルタ３１４からの受信信号は、ミキサ３１５に入力される。
局部発振器３１８は、所定の周波数を有するローカル信号を発生している。局部発振器３１８は、ローカル信号をミキサ３１５に出力する。ミキサ３１５は、ローカル信号を用いて、受信信号を復調する。ミキサ３１５により復調された受信信号は、Ｉ／Ｆフィルタ３１６を介して、ベースバンド回路３１７に入力される。ベースバンド回路３１７は、Ａ／Ｄ変換器やベースバンドプロセッサ等を有している。ベースバンド回路３１７は、受信信号に基づいて受信データを生成する。
次に、送信回路ＴＸについて、説明する。ベースバンド回路３１７は、Ｄ／Ａ変換器などを有しており、送信データに基づいて、ベースバンド信号である送信信号を生成する。ベースバンド回路３１７は送信信号をミキサ３１９に出力する。また、局部発振器３１８は、ローカル信号をミキサ３１９に出力する。ミキサ３１９は、ローカル信号を用いて、送信信号を変調する。ミキサ３１９は、変調後の送信信号をフィルタ３２０に出力する。フィルタ３２０は、送信信号に含まれる不要な帯域成分を除去する。フィルタ３２０は、送信信号をＰＡ３２１に出力する。ＰＡ３２１は、送信信号を増幅する送信用アンプ回路である。ＰＡ３２１は、スイッチ３１２を介して、送信信号をアンテナ３１１に出力する。このようにして、送信回路ＴＸが送信処理を行う。
図２９は、図２８の局部発振器の構成の一例を示すブロック図である。図２９の局部発振器３１８は、位相同期回路（ＰＬＬ：Phase Lock Loop）を利用したものである。
図２９を参照して、局部発振器３１８は、位相比較器３５１（ＰＣ：Phase Comparator）と、ループフィルタ３５２（ＬＰＦ：Loop Filter）と、第１〜第６の実施形態で説明したＬＣＶＣＯ３００と、固定分周器３５３と、可変分周器３５４とを備える。
固定分周器３５３は、水晶振動子などを利用した基準発振器３５０から出力されたクロック信号をＭ分周した信号（すなわち、クロック信号の周波数の１／Ｍの周波数を有する信号）を出力する。ここで、固定分周器３５３の分周率は固定値であるとしているが、可変であるとしてもよい。
位相比較器３５１は、クロック信号をＭ分周した信号と可変分周器３５４の出力信号（すなわち、フィードバック信号）との位相差を検出する。ループフィルタ３５２は、位相比較器３５１の出力信号を平滑化するローパスフィルタである。
ＬＣＶＣＯ３００は、ループフィルタ３５２からの入力電圧に応じた周波数のローカル信号３５５を生成する。生成されたローカル信号３５５は、局部発振器３１８の出力信号として図２８のミキサ３１５，３１９に出力されるとともに可変分周器３５４に入力される。
可変分周器３５４は、入力されたローカル信号３５５をＮ分周した信号（すなわち、ローカル信号３５５の周波数の１／Ｎの周波数を有する信号）を、フィードバック信号として位相比較器３５１に出力する。ここで、可変分周器３５４の分周率は可変である（すなわち、外部から制御可能である）とする。
上記の構成の局部発振器３１８において、基準発振器３５０から出力されるクロック信号の周波数をｆｉｎとし、ＬＣＶＣＯ３００から出力されるローカル信号３５５の周波数をｆｏｕｔとすれば、ｆｉｎ／Ｍ＝ｆｏｕｔ／Ｎの関係が成り立つ。したがって、ローカル信号３５５の周波数ｆｏｕｔは、ｆｉｎ×Ｎ／Ｍとなる。
図２９の局部発振器３１８において、ＬＣＶＣＯ３００に設けられたインダクタの直下には、第１〜第９の実施形態で説明したＰＧＳ層が設けられている。その結果、インダクタのＱ値を大きくすることできる。そして、これによりＬＣＶＣＯ３００の消費電力を小さくすることができ、ローカル信号３５５に含まれる位相ノイズを低減することができる。通信回路３１０から送信される送信波の信号品質、および受信信号から得られる受信データの品質を高めることができる。
＜付記＞
以下、上記の各実施形態の特徴の一部を示す。
（付記１）
バルク層、前記バルク層の上の少なくとも一部の領域に設けられた埋込み酸化膜層、および前記埋込み酸化膜層の上の表面単結晶層を含む半導体基板と、
前記表面単結晶層が配置されている前記半導体基板の主面側の上方に設けられたインダクタと、
前記インダクタの下方かつ前記埋込み酸化膜層の下方において前記バルク層に形成された不純物領域である第１のグラウンドシールドとを備える、半導体装置。
（付記２）
前記インダクタの下方かつ前記表面単結晶層の上方に位置するポリシリコン層で形成された第２のグラウンドシールドをさらに備える、付記１に記載の半導体装置。
（付記１６）
前記インダクタの下方において前記表面単結晶層に形成された不純物領域である第２のグラウンドシールドをさらに備える、付記１に記載の半導体装置。
（付記１９）
バルク層、前記バルク層の上の埋込み酸化膜層、および前記埋込み酸化膜層の上の表面単結晶層を含む半導体基板を準備するステップと、
前記表面単結晶層が設けられた前記半導体基板の主面側からのイオン注入によって、前記埋込み酸化膜層の下方の前記バルク層に、不純物領域である第１のグラウンドシールドを形成するステップと、
前記半導体基板の前記主面側に金属配線層を形成し、前記金属配線層を利用して前記第１のグラウンドシールドの上方にインダクタを形成するステップとを備える、半導体装置の製造方法。
（付記２０）
前記半導体基板の前記表面単結晶層の上に絶縁層およびポリシリコン層を成膜するステップと、
前記ポリシリコン層をパターニングすることによって、前記第１のグラウンドシールドの上方に第２のグラウンドシールドを形成するステップとをさらに備える、付記１９に記載の半導体装置の製造方法。
（付記２１）
前記第１のグラウンドシールドを構成する不純物領域の下端部に接続された第１のディープウェルをさらに備え、
前記第１のディープウェルには、固定電位が供給される、付記１に記載の半導体装置。
（付記２２）
前記第１のグラウンドシールドを構成する不純物領域は、上方に前記埋込み酸化膜層が設けられていない露出部を含み、
前記露出部には、コンタクトを介して固定電位が供給される、付記１に記載の半導体装置。
（付記２３）
前記半導体基板を平面視して、前記第１のグラウンドシールドおよび前記第２のグラウンドシールドの各々は、複数のライン状パターンを含み、
前記第１のグラウンドシールドを構成する前記複数のライン状パターンのパターンピッチは、前記第２のグラウンドシールドを構成する前記複数のライン状パターンのパターンピッチよりも広い、付記２に記載の半導体装置。
（付記２４）
前記第１のグラウンドシールドを構成する各ライン状パターンの線幅は、前記第２のグラウンドシールドを構成する各ライン状パターンの線幅よりも広い、付記２３に記載の半導体装置。
（付記２５）
前記半導体基板を平面視して、前記第１のグラウンドシールドおよび前記第２のグラウンドシールドの各々は、複数のライン状パターンを含み、
前記半導体基板を平面視して、前記第１のグラウンドシールドを構成する前記複数のライン状パターンは、前記第２のグラウンドシールドを構成する複数の前記ライン状パターンに重なっている、付記２に記載の半導体装置。
（付記２６）
前記半導体基板を平面視して、前記第１のグラウンドシールドおよび前記第２のグラウンドシールドの各々は、複数のライン状パターンを含み、
前記半導体基板を平面視して、前記第１のグラウンドシールドを構成する前記複数のライン状パターンと、前記第２のグラウンドシールドを構成する前記複数のライン状パターンとは、互いに交互に配置される、付記２に記載の半導体装置。
（付記２７）
前記半導体基板を平面視して、前記第２のグラウンドシールドは複数のライン状パターンを含み、
前記複数のライン状パターンのうちで隣接するライン状パターンの間は、絶縁膜で分離されている、付記１６に記載の半導体装置。
（付記２８）
前記半導体基板を平面視して、前記第１のグラウンドシールドおよび前記第２のグラウンドシールドの各々は、複数のライン状パターンを含み、
前記第１のグラウンドシールドを構成する前記複数のライン状パターンのパターンピッチと、前記第２のグラウンドシールドを構成する前記複数のライン状パターンのパターンピッチとは異なる、付記１６に記載の半導体装置。
（付記２９）
前記インダクタは、前記半導体基板の前記主面側に設けられた１つ以上の金属配線層で形成されたスパイラル型またはミアンダ型またはソレノイド型の構造を有する、付記１に記載の半導体装置。
（付記３０）
前記第２のグラウンドシールドが形成された領域を少なくとも除いて前記半導体基板の前記主面側からイオン注入を行うことによって、不純物領域である第３のグラウンドシールドを前記表面単結晶層に形成するステップをさらに備える、付記２０に記載の半導体装置の製造方法。
（付記３１）
前記第１のグラウンドシールドを形成するステップの前に、前記第１のグラウンドシールドを構成する不純物領域を包含するように、前記バルク層へのイオン注入によって第１のウェルを形成するステップをさらに備える、付記１９に記載の半導体装置の製造方法。
（付記３２）
前記インダクタの下方の前記半導体基板の領域は、前記半導体基板を平面視して第１領域と第２領域とを含み、
前記第１のグラウンドシールドを形成するステップでは、前記第１領域の前記バルク層へのイオン注入が行われ、
前記半導体装置の製造方法は、さらに、
前記第２領域の前記埋込み酸化膜層および前記表面単結晶層を除去することによって前記バルク層を露出させるステップと、
前記半導体基板の前記主面側に絶縁層およびポリシリコン層を成膜するステップと、
前記ポリシリコン層をパターニングすることによって、前記第１領域の前記表面単結晶層の上方に第２のグラウンドシールドを形成し、前記第２領域の前記バルク層の上方に第３のグラウンドシールドを形成するステップとをさらに備える、付記１９に記載の半導体装置の製造方法。
（付記３３）
前記第２のグラウンドシールドが形成された領域を少なくとも除いて前記半導体基板の前記主面側から前記第１領域の一部にイオン注入を行うことによって、不純物領域である第４のグラウンドシールドを前記第１領域の前記表面単結晶層に形成するステップと、
前記第３のグラウンドシールドが形成された領域を少なくとも除いて前記半導体基板の前記主面側から前記第２領域の一部にイオン注入を行うことによって、不純物領域である第５のグラウンドシールドを前記第２領域の前記バルク層に形成するステップとをさらに備える、付記３２に記載の半導体装置の製造方法。
（付記３４）
前記インダクタの下方の前記半導体基板の領域は、前記半導体基板を平面視して第１領域と第２領域とを含み、
前記第１のグラウンドシールドを形成するステップでは、前記第１領域の前記バルク層へのイオン注入が行われ、
前記半導体装置の製造方法は、さらに、
前記第２領域の前記埋込み酸化膜層および前記表面単結晶層を除去することによって前記バルク層を露出させるステップと、
前記半導体基板の前記主面側から前記第１領域の一部にイオン注入を行うことによって、不純物領域である第２のグラウンドシールドを前記第１領域の前記表面単結晶層に形成するステップと、
前記半導体基板の前記主面側から前記第２領域の一部にイオン注入を行うことによって、不純物領域である第３のグラウンドシールドを前記第２領域の前記バルク層に形成するステップとをさらに備える、付記１９に記載の半導体装置の製造方法。
（付記３５）
前記インダクタの下方の前記半導体基板の領域は、前記半導体基板を平面視して第１領域と第２領域とを含み、
前記第１のグラウンドシールドを形成するステップでは、前記第１領域の前記バルク層へのイオン注入が行われ、
前記半導体装置の製造方法は、さらに、
前記第２領域の前記埋込み酸化膜層および前記表面単結晶層を除去することによって前記バルク層を露出させるステップと、
前記半導体基板の前記主面側に絶縁層およびポリシリコン層を形成するステップと、
前記ポリシリコン層をパターニングすることにより、前記第１領域の前記表面単結晶層の上に第２のグラウンドシールドを形成するステップと、
前記第２のグラウンドシールドが形成された領域を少なくとも除いて前記半導体基板の前記主面側から前記第１領域にイオン注入を行うことによって、不純物領域である第３のグラウンドシールドを前記表面単結晶層に形成するステップと、
前記半導体基板の前記主面側から前記第２領域の一部にイオン注入を行うことによって、不純物領域である第４のグラウンドシールドを前記バルク層に形成するステップとをさらに備える、付記１９に記載の半導体装置の製造方法。
（付記３６）
前記半導体基板の前記主面側からイオン注入を行うことによって、不純物領域である第２のグラウンドシールドを前記表面単結晶層に形成するステップをさらに備える、付記１９に記載の半導体装置の製造方法。
（付記３７）
前記第１のグラウンドシールドを構成する不純物領域は、ディープウェルとして形成される、付記１９に記載の半導体装置の製造方法。
（付記３８）
前記半導体基板の前記主面側からのイオン注入によって、各々が前記半導体基板に垂直な方向に延在して下端が前記第１のグラウンドシールドに達する複数の柱状の不純物領域を前記バルク層に形成するステップをさらに備える、付記３７に記載の半導体装置の製造方法。
（付記３９）
前記インダクタの両端間に接続された可変キャパシタと、
前記インダクタの両端間に接続されたトランジスタ対とをさらに備え、
前記インダクタ、前記可変キャパシタ、および前記トランジスタ対は、電圧制御発振器を構成する、付記１，２，１６および２１〜２９のいずれか１項に記載の半導体装置。
（付記４０）
送信信号を変調または受信信号を復調するためのミキサと、
前記ミキサに供給するローカル信号を生成する局部発振器とを備え、
前記局部発振器は、前記電圧制御発振器を備えた位相同期回路を含む、付記３９に記載の半導体装置。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
５０ バルク層、５８ 表面単結晶層、５９ ＢＯＸ層、６２ 半導体層、６３，６８ ポリシリコングラウンドシールド、６４，９１ サイドウォール、６５ ＳＴＩ、１００，１００Ａ〜１００Ｏ 半導体装置、３００ ＬＣＶＣＯ、３０１ ＬＣＶＣＯコア部、３０２ バッファ部、３１０ 通信回路、３１８ 局部発振器、３５１ 位相比較器、３５２ ループフィルタ、３５３ 固定分周器、３５４ 可変分周器、３５５ ローカル信号、ＡＲ１ ＳＯＩ領域、ＡＲ２ バルク領域、Ｄ ドレイン、ＤＮＷ１，ＤＮＷ２ ディープＮ型ウェル、ＮＷ１，ＮＷ２，ＮＷ３ Ｎ型ウェル、ＰＷ１，ＰＷ２，ＰＷ３ Ｐ型ウェル、Ｇ ゲート電極、Ｌ インダクタ、Ｍ１〜Ｍ５ 金属配線層、ＮＭ１ ＦＤＳＯＩ型ＮＭＯＳトランジスタ、ＮＭ２ バルク型ＮＭＯＳトランジスタ、Ｎ６０，Ｎ６１，Ｎ１５０ Ｎ型グラウンドシールド、Ｐ６０，Ｐ６１ Ｐ型グラウンドシールド、ＰＧＳ パターングラウンドシールド、ＰＭ１ ＦＤＳＯＩ型ＰＭＯＳトランジスタ、ＰＭ２ バルク型ＰＭＯＳトランジスタ、Ｓ ソース、ＳＵＢ ＳＯＩ基板。

Claims (20)

  1. バルク層、前記バルク層の上の少なくとも一部の領域に設けられた埋込み酸化膜層、および前記埋込み酸化膜層の上の表面単結晶層を含む半導体基板と、
    前記表面単結晶層が配置されている前記半導体基板の主面側の上方に設けられたインダクタと、
    前記インダクタの下方かつ前記埋込み酸化膜層の下方において前記バルク層に形成された不純物領域である第１のグラウンドシールドとを備える、半導体装置。
  2. 前記インダクタの下方かつ前記表面単結晶層の上方に位置するポリシリコン層で形成された第２のグラウンドシールドをさらに備える、請求項１に記載の半導体装置。
  3. 前記インダクタの下方において前記表面単結晶層に形成された不純物領域である第３のグラウンドシールドをさらに備える、請求項２に記載の半導体装置。
  4. 前記半導体基板を平面視して、前記第３のグラウンドシールドは、前記第２のグラウンドシールドに隣接して配置される、請求項３に記載の半導体装置。
  5. 前記第１のグラウンドシールドを構成する不純物領域を包含するように前記バルク層に形成された第１のウェルをさらに備え、
    前記第１のグラウンドシールドを構成する不純物領域は、第１の導電型を有し、
    前記第１のウェルは、前記第１の導電型と反対の第２の導電型を有する、請求項１に記載の半導体装置。
  6. 前記第１のグラウンドシールドを構成する不純物領域は、第１の導電型を有し、
    前記バルク層は、前記第１の導電型と反対の第２の導電型を有する、請求項１に記載の半導体装置。
  7. 前記第１のグラウンドシールドを構成する不純物領域は、第１の導電型を有し、
    前記半導体装置は、さらに、
    前記半導体基板を平面視して、前記インダクタが配置された位置と異なる位置の前記表面単結晶層を用いて形成された第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、
    前記第１のＭＯＳトランジスタの下方において前記バルク層に形成された前記第１の導電型の第２のウェルとを備え、
    前記半導体基板に垂直方向に沿った前記第１のグラウンドシールドを構成する不純物領域の厚みは、前記半導体基板に垂直方向に沿った前記第２のウェルの厚みよりも薄い、請求項１に記載の半導体装置。
  8. 前記第１のグラウンドシールドを構成する不純物領域の不純物濃度は、前記第２のウェルの不純物濃度よりも大きい、請求項７に記載の半導体装置。
  9. 前記半導体基板を平面視して、前記インダクタの下方の領域は、
    前記埋込み酸化膜層および前記表面単結晶層が両方とも設けられた第１領域と、
    前記埋込み酸化膜層および前記表面単結晶層がいずれも設けられていない第２領域とを含み、
    前記第１のグラウンドシールドは、前記第１領域の前記埋込み酸化膜層の下方に設けられ、
    前記半導体装置は、さらに、
    前記第２領域の前記バルク層に形成された不純物領域である第２のグラウンドシールドを備える、請求項１に記載の半導体装置。
  10. 前記第１領域の前記表面単結晶層の上方に位置するポリシリコン層で形成された第３のグラウンドシールドをさらに備える、請求項９に記載の半導体装置。
  11. 前記第１領域の前記表面単結晶層に形成された不純物領域である第４のグラウンドシールドをさらに備える、請求項１０に記載の半導体装置。
  12. 前記半導体基板を平面視して、前記第４のグラウンドシールドは、前記第３のグラウンドシールドに隣接して配置される、請求項１１に記載の半導体装置。
  13. 前記第２領域の前記バルク層の上方に位置するポリシリコン層で形成された第５のグラウンドシールドをさらに備える、請求項１１に記載の半導体装置。
  14. 前記半導体基板を平面視して、前記第２のグラウンドシールドは、前記第５のグラウンドシールドに隣接して配置される、請求項１３に記載の半導体装置。
  15. 前記第１領域の前記表面単結晶層に形成された不純物領域である第３のグラウンドシールドをさらに備える、請求項９に記載の半導体装置。
  16. 前記インダクタの下方において前記表面単結晶層に形成された不純物領域である第２のグラウンドシールドをさらに備える、請求項１に記載の半導体装置。
  17. 前記第１のグラウンドシールドを構成する不純物領域は、ディープウェルとして形成される、請求項１に記載の半導体装置。
  18. 前記埋込み酸化膜層と前記第１のグラウンドシールドとの間の前記バルク層に形成され、各々が前記半導体基板に垂直な方向に延在する複数の柱状の不純物領域をさらに備え、
    各前記柱状の不純物領域の下端は、前記第１のグラウンドシールドに接続される、請求項１７に記載の半導体装置。
  19. バルク層、前記バルク層の上の埋込み酸化膜層、および前記埋込み酸化膜層の上の表面単結晶層を含む半導体基板を準備するステップと、
    前記表面単結晶層が設けられた前記半導体基板の主面側からのイオン注入によって、前記埋込み酸化膜層の下方の前記バルク層に、不純物領域である第１のグラウンドシールドを形成するステップと、
    前記半導体基板の前記主面側に金属配線層を形成し、前記金属配線層を利用して前記第１のグラウンドシールドの上方にインダクタを形成するステップとを備える、半導体装置の製造方法。
  20. 前記半導体基板の前記表面単結晶層の上に絶縁層およびポリシリコン層を成膜するステップと、
    前記ポリシリコン層をパターニングすることによって、前記第１のグラウンドシールドの上方に第２のグラウンドシールドを形成するステップとをさらに備える、請求項１９に記載の半導体装置の製造方法。
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