JP2017216278A - 半導体装置、電力量測定器、及び、半導体装置の製造方法 - Google Patents

半導体装置、電力量測定器、及び、半導体装置の製造方法 Download PDF

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慎一 内田
敬一郎 田中
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敬一郎 田中
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Abstract

【課題】回路規模の増大を抑制することが可能な半導体装置、電力量測定器、及び、半導体装置の製造方法を提供すること。
【解決手段】一実施の形態によれば、半導体装置１は、Ｓｉ基板１１と、Ｓｉ基板１１上の配線層に形成されたインダクタ１２と、インダクタ１２を囲むように形成されたシールド１３と、を備え、シールド１３は、配線層のうちインダクタ１２が形成された層及びその上層に形成されたメタル１０５〜１０９と、Ｓｉ基板１１と配線層との間のＳｉ基板１１上に形成されたシリサイド１０４と、により構成されている。
【選択図】図３

Description

本発明は、半導体装置、電力量測定器、及び、半導体装置の製造方法に関し、例えば回路規模の増大を抑制するのに適した半導体装置、電力量測定器、及び、半導体装置の製造方法に関する。
電力量を測定する電力量測定器は、電力線に電流が流れることで発生する磁界の強度変化を、インダクタを用いて検知した後、その検知結果から電力量を算出している。
電力量測定器に関する技術が特許文献１に開示されている。特許文献１に開示されたセンサ装置は、半導体装置の配線層に形成されたインダクタと、同じく半導体装置の配線層に形成され、かつ、インダクタを囲むように形成されたシールドと、を備える。シールドは、外部からインダクタへのノイズ（又は、インダクタから外部へのノイズ）の影響を防ぐために設けられ、インダクタが形成される層、その上層及び下層にわたって形成されている。
特開２０１５−５２４７０号公報
ここで、シールドは、ノイズの影響を最小限に抑えるため、できるだけ隙間を少なくして形成される必要がある。
しかしながら、特許文献１の構成では、単体の配線層のみにシールド形成用メタルを隙間なく高密度に配線することは、ディッシングやエッチングが困難になるという理由で困難である。したがって、特許文献１の構成では、実際には、シールド形成用メタルを多層配線することで、単体の配線層のみに高密度にメタルを配線するのと同等の効果を持たせる必要がある。
しかしながら、この場合、インダクタ形成に割り当てられる配線層が減ってしまうため、当該配線層におけるインダクタ形成用メタルの配線面積が大きくなってしまい、その結果、回路規模が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板と、前記基板上の配線層に形成されたインダクタと、前記インダクタを囲むように形成されたシールドと、を備え、前記シールドは、前記配線層のうち前記インダクタが形成された層及びその上層に形成された第１メタルと、前記基板と前記配線層との間の前記基板上に形成されたシリサイドと、を有する。
他の実施の形態によれば、半導体装置の製造方法は、基板上にシリサイドを形成し、前記シリサイド上の配線層にインダクタを形成し、前記配線層のうち前記インダクタが形成される層及びその上層において、前記シリサイドとともに前記インダクタを囲うように第１メタルを配置して、シールドを形成する。
前記一実施の形態によれば、回路規模の増大を抑制することが可能な半導体装置、電力量測定器、及び、半導体装置の製造方法を提供することができる。
実施の形態１にかかる半導体装置を示す概略平面図である。 図１に示す半導体装置が適用された電力量測定器の構成例を示すブロック図である。 図１に示す半導体装置のＸ−Ｘ’断面図である。 Ｍ１層及びポリシリコン層をそれぞれ単体で示した拡大平面図である。 図４に示すＭ１層及びポリシリコン層を組み合わせて示した拡大平面図である。 図４及び図５に示す半導体装置のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’断面図である。 図１に示す半導体装置の第１変形例のＸ−Ｘ’断面図である。 Ｍ１層に形成されるメタル及びポリシリコン層に形成されるシリサイドのそれぞれの隙間領域について説明するための図である。 図１に示す半導体装置の第２変形例のＭ１層及びポリシリコン層をそれぞれ単体で示した拡大平面図である。 図９に示すＭ１層及びポリシリコン層を組み合わせて示した拡大平面図である。 実施の形態２にかかる半導体装置のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第１変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第２変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第３変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第４変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第５変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第６変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第７変形例のＸ−Ｘ’断面図である。 図１１に示す半導体装置の第８変形例のＸ−Ｘ’断面図である。 実施の形態３にかかる半導体装置を示す概略平面図である。 図２０に示す半導体装置の第１変形例を示す概略平面図である。 図２０に示す半導体装置の第２変形例を示す概略平面図である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
図１は、実施の形態１にかかる半導体装置１を示す概略平面図である。本実施の形態にかかる半導体装置１は、例えば電力量測定器に搭載されるセンサであって、チップ上の配線層に形成されたインダクタ（所謂オンチップインダクタ）を囲むシールドを、配線層のメタルだけでなくシリサイドにより形成している。それにより、本実施の形態にかかる半導体装置１は、シールド形成に用いられる配線層の層数を減らすことができるため、インダクタ形成に割り当てる配線層数を増加させることができ、その結果、回路規模の増大を抑制することができる。以下、具体的に説明する。
図１に示すように、半導体装置１は、矩形状のＳｉ基板１１と、Ｓｉ基板１１上に設けられたインダクタ１２と、インダクタ１２を囲むように設けられたシールド１３と、を備える。なお、本例では、シールド１３は、接地電圧ＧＮＤに固定されている。
インダクタ１２は、Ｓｉ基板１１上の配線層において、Ｓｉ基板１１の外周辺に沿って渦巻き状に配置されている。シールド１３は、Ｓｉ基板１１の外周辺に沿って、インダクタ１２を囲むように配置されている。
（半導体装置１の適用例）
図２は、半導体装置１が搭載された電力量測定器ＳＹＳ１の構成例を示すブロック図である。なお、図２の例では、半導体装置１がセンサ（以下、センサ１と称す）として用いられている。また、図２には、電力線２５も示されている。
図２に示すように、電力量測定器ＳＹＳ１は、センサ１と、増幅回路２１と、ＡＤコンバータ２２と、演算処理部２３と、表示部２４と、を備える。
センサ１は、電力線２５に電流が流れることで発生する磁界の強度変化を検知し、検知結果（電圧信号）を出力する。増幅回路２１は、センサ１の検知結果を増幅する。ＡＤコンバータ２２は、増幅回路２１の増幅結果をデジタル信号に変換して出力する。演算処理部２３は、ＡＤコンバータ２２から出力されるデジタル信号に基づいて、消費される電力量を算出する。表示部２４は、演算処理部２３による算出結果を画面に表示する。
なお、半導体装置１は、センサ機能を有するだけでなく、増幅回路２１、ＡＤコンバータ２２及び演算処理部２３の一部又は全部の機能を有していてもよい。つまり、半導体装置１内に増幅回路２１、ＡＤコンバータ２２及び演算処理部２３の一部又は全部が設けられてもよい。
（半導体装置１の断面図）
図３は、図１に示す半導体装置１のＸ−Ｘ’断面図である。
図３に示すように、Ｓｉ基板１１上には、Ｐウェル１０１が形成されている。Ｐウェル１０１上には、ＳＴＩ(Shallow Trench Isolation)１０２が形成されている。ＳＴＩ１０２上には、ポリシリコン１０３及びシリサイド１０４が形成されている。なお、ポリシリコン１０３及びシリサイド１０４には、ＳＴＩ１０２の隙間領域（未形成領域）に合わせて隙間領域１１４が設けられている。
ポリシリコン１０３及びシリサイド１０４が形成される層（以下、ポリシリコン層と称す）の上層には、Ｍ１層〜Ｍ５層からなる配線層が設けられている。
インダクタ１２は、Ｍ２層〜Ｍ４層のそれぞれに配線されたメタル１２１〜１２３により、渦巻き状に形成されている。
シールド１３は、Ｍ１層〜Ｍ５層のそれぞれに配線されたメタル１０５〜１０９と、シリサイド１０４とにより、インダクタ１２を囲むように設けられている。
より具体的には、インダクタ１２形成層と同層のＭ２層〜Ｍ４層に配線されたメタル（第１メタル）１０６〜１０８と、メタル１０５〜１０９間をつなぐコンタクト１１０ａ〜１１０ｅと、により、インダクタ１２の側面を覆うシールド１３の側面部（ｚ軸方向に沿った面）が形成される。また、インダクタ１２形成層よりも上層のＭ５層に配線されたメタル（第１メタル）１０９により、インダクタ１２の上部を覆うシールド１３の上面部（ｚ軸方向プラス側）が形成される。さらに、インダクタ１２形成層よりも下層のＭ１層に配線されたメタル（第２メタル）１０５と、シリサイド１０４とにより、インダクタ１２の下部を覆うシールド１３の下面部（ｚ軸方向マイナス側）が形成される。
なお、シールド１３を構成するメタル１０５〜１０９及びシリサイド１０４は、何れも所定の電位に固定されている。本実施の形態では、接地電圧ＧＮＤに固定されている。それにより、ノイズによるシールド１３の電位の変動が抑制されるため、外部からのノイズがシールド１３を介してインダクタ１２に伝搬したり、インダクタ１２からのノイズがシールド１３を介して外部に伝搬したりするのを効果的に抑制することができる。
このような構成により、半導体装置１は、外部からインダクタ１２へのノイズ（又は、インダクタから外部へのノイズ）の影響を抑制することができる。
（半導体装置１の製造方法）
続いて、半導体装置１の製造方法について簡単に説明する。
半導体装置１の製造方法は、まず、Ｓｉ基板１１上に、Ｐウェル１０１を形成し、さらに、ＳＴＩ１０２を形成する。その後、ＳＴＩ１０２上に、ポリシリコン１０３を形成し、ポリシリコン１０３の表面上にシリサイド１０４を形成する。その後、Ｍ１層に、インダクタ１２の下部を覆うシールド１３として用いられるメタル１０５を配線する。その後、Ｍ２層〜Ｍ４層に、インダクタ１２として用いられるメタル１２１〜１２３をそれぞれ配線する。このとき、Ｍ２層〜Ｍ４層に、インダクタ１２の側面を覆うシールド１３として用いられるメタル１０６〜１０８をそれぞれ配線する。その後、Ｍ５層に、インダクタ１２の上部を覆うシールド１３として用いられるメタル１０９を配線する。
ここで、Ｍ１層に形成されたメタル１０５は、製造プロセス上の制約により高密度で配線されることが困難である。したがって、Ｍ１層に形成されたメタル１０５には、部分的に隙間領域１１５が設けられている。この隙間領域１１５が大きすぎると、メタル１０５のみでは、外部からインダクタ１２の下部に受けるノイズ（又は、インダクタ１２の下部から外部へのノイズ）を十分に抑制できない可能性がある。
そこで、本実施の形態に係る半導体装置１では、メタル１０５だけでなくシリサイド１０４により、インダクタ１２の下部を覆うシールド１３の一部が形成されている。それにより、本実施の形態に係る半導体装置１は、シールド形成に用いられる配線層数を減らすことができるため、インダクタ形成に割り当てる配線層数を増加させることができ、その結果、回路規模の増大を抑制することができる。
（各層のレイアウト構成）
続いて、Ｍ１層及びポリシリコン層のレイアウト構成についてより詳細に説明する。
図４は、Ｍ１層及びポリシリコン層をそれぞれ単体で示した拡大平面図である。
図４に示すように、ポリシリコン層では、ポリシリコン１０３及びシリサイド１０４が何れも、平面視上、格子状に形成されている。ここで、ポリシリコン１０３には、複数の隙間領域１１４がマトリックス状に形成されている。また、シリサイド１０４の表面には、Ｍ１層のメタル１０５に接続するためのコンタクト１１０ａが設けられている。
Ｍ１層では、メタル１０５が、平面視上、格子状に形成されている。ここで、メタル１０５には、複数の隙間領域１１５がマトリックス状に形成されている。また、メタル１０５の表面には、Ｍ２層のメタル１０６に接続するためのコンタクト１１０ｂが設けられている。
図５は、図４に示すＭ１層及びポリシリコン層を組み合わせて示した拡大平面図である。図５に示すように、Ｍ１層のメタル１０５は、平面視上、シリサイド１０４の隙間領域１１４の全部を覆うように設けられている。それにより、平面視上、インダクタ１２の下部が、メタル１０５及びシリサイド１０４によって隙間なく覆われる。なお、コンタクト１１０ａとコンタクト１１０ｂとは、平面視上、重なっている必要はない。
図６は、図４及び図５に示す半導体装置のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’断面図である。Ａ−Ａ’断面図では、Ｍ１層においてメタル１０５が連続的に配置され、ポリシリコン層においてポリシリコン１０３及びシリサイド１０４が、複数の隙間領域１１４を挟んで一定間隔で配置されている。Ｂ−Ｂ’断面図では、Ｍ１層においてメタル１０５が、複数の隙間領域１１５を挟んで一定間隔で配置され、ポリシリコン層においてポリシリコン１０３及びシリサイド１０４が、複数の隙間領域１１４を挟んで一定間隔で配置されている。Ｃ−Ｃ’断面図では、Ｍ１層においてメタル１０５が、複数の隙間領域１１５を挟んで一定間隔で配置され、ポリシリコン層においてポリシリコン１０３及びシリサイド１０４が連続的に配置されている。
図６を見ても、平面視上（ｚ軸方向プラス側からマイナス側を見て）、インダクタ１２の下部が、メタル１０５及びシリサイド１０４によって隙間なく覆われていることがわかる。
このように、本実施の形態に係る半導体装置１では、メタル１０５だけでなくシリサイド１０４により、インダクタ１２の下部を覆うシールド１３の一部が形成されている。それにより、本実施の形態に係る半導体装置１は、シールド形成に用いられる配線層数を減らすことができるため、インダクタ形成に割り当てる配線層数を増加させることができ、その結果、回路規模の増大を抑制することができる。
なお、本実施の形態では、ポリシリコン１０３に隙間領域１１４が設けられた場合を例に説明したが、これに限られない。製造プロセス上の制約を満足できるのであれば、隙間領域１１４は、設けられていなくてもよい。この場合、シリサイド１０４のみによってインダクタ１２の下部を隙間なく覆うことができるため、Ｍ１層にシールド形成用のメタル１０５を配線する必要はない。
また、本実施の形態では、ＳＴＩ１０２が設けられた場合を例に説明したが、これに限られない。例えば、Ｓｉ基板１１及びシールド１３が同電位に固定されている場合、かつ、周辺回路からＳｉ基板１１に供給されるノイズが無視できる程度に小さい場合には、図７に示す半導体装置１ａ（半導体装置１の第１変形例）のように、ＳＴＩ１０２は設けられていなくてもよい。
さらに、本実施の形態では、平面視上、インダクタ１２の下部が、メタル１０５及びシリサイド１０４からなるシールド１３によって隙間なく覆われている場合を例に説明したが、これに限られない。当該シールド１３は、要求されるノイズ遮断性能を維持できるのであれば、隙間が設けられていてもよい。以下、簡単に説明する。
図８は、Ｍ２層に配線されたインダクタ形成用のメタル１０６、Ｍ１層に配線されたシールド形成用のメタル１０５、及び、ポリシリコン層におけるシールド形成用のシリサイド１０４及びポリシリコン１０３を拡大した図である。
まず、メタル１０５の開口寸法（隙間領域１１５の寸法）について説明する。ここで、Ｌａをメタル１０５の開口寸法、Ｌｔをメタル１０５の膜厚、Ｌｄをメタル１０５，１０６間の間隔、Ｎを係数とすると、メタル１０５，１０６間には、式（１）の関係が成り立つ必要がある。
Ｌｔ＋Ｌｄ≧（Ｌａ／２）・Ｎ ・・・（１）
つまり、メタル１０５の開口寸法Ｌａは、（Ｌｔ＋Ｌｄ）・２／Ｎ以下である必要がある。例えば、インダクタ１２から外部に漏れる電界を１／１０以下にするため、係数Ｎ＝３とした場合、メタル１０５の開口寸法Ｌａは、（Ｌｔ＋Ｌｄ）・２／３以下である必要がある。
続いて、シリサイド１０４の開口寸法（隙間領域１１４の寸法）について説明する。ここで、Ｌｂを、インダクタ１２の中心と、シリサイド１０４の開口端部（インダクタ１２の中心から遠い方）と、の間の距離、Ｌｕをシリサイド１０４の膜厚、Ｌｅをメタル１０５とシリサイド１０４との間の間隔とすると、シリサイド１０４及びメタル１０６間には、式（２）の関係が成り立つ必要がある。
Ｌｔ＋Ｌｄ＋Ｌｅ＋Ｌｕ≧Ｌｂ・Ｎ ・・・（２）
つまり、シリサイド１０４の開口寸法Ｌｂは、（Ｌｔ＋Ｌｄ＋Ｌｅ＋Ｌｕ）／Ｎ以下である必要がある。例えば、インダクタ１２から外部に漏れる電界を１／１０以下にするため、係数Ｎ＝３とした場合、シリサイド１０４の開口寸法Ｌｂは、（Ｌｔ＋Ｌｄ＋Ｌｅ＋Ｌｕ）／３以下である必要がある。
本実施の形態では、メタル１０５の開口寸法Ｌａが条件式（１）を満たすか、又は、シリサイド１０４の開口端部Ｌｂが条件式（２）を満たしていればよい。つまり、条件式（１）又は条件式（２）を満たしていれば、平面視上、インダクタ１２の下部が、メタル１０５及びシリサイド１０４からなるシールド１３によって完全に覆われている必要はなく、部分的に隙間が設けられていてもよい。
図９は、半導体装置１の第２変形例である半導体装置１ｂのＭ１層及びポリシリコン層をそれぞれ単体で示した拡大平面図である。
図９に示すように、ポリシリコン層では、平面視上、矩形状の複数のポリシリコン１０３及び複数のシリサイド（以下、部分シリサイドとも称す）１０４の組み合わせがマトリックス状に形成されている。ここで、複数のポリシリコン１０３間には、隙間領域１１４が形成されている。また、複数のシリサイド１０４の表面には、Ｍ１層のメタル１０５に接続するためのコンタクト１１０ａがそれぞれ設けられている。
Ｍ１層では、平面視上、矩形状の複数のメタル（以下、部分メタルとも称す）１０５がマトリックス状に形成されている。ここで、複数のメタル１０５間には、隙間領域１１５が形成されている。また、複数のメタル１０５の表面には、Ｍ２層のメタル１０６に接続するためのコンタクト１１０ｂがそれぞれ設けられている。このように、複数のメタル１０５をマトリックス状に形成することで、インダクタの磁束により各メタル１０５において発生する渦電流の電流経路が小さくなるため、各メタル１０５のインダクタンス値が小さくなり、その結果、各メタル１０５からのインダクタ１２への逆起電流の影響が抑制される。
図１０は、図９に示すＭ１層及びポリシリコン層を組み合わせて示した拡大平面図である。図１０に示すように、Ｍ１層の複数のメタル１０５は、平面視上、ポリシリコン層に形成された複数のシリサイド１０４間の隙間領域１１４の一部を覆うように設けられている。しかしながら、条件式（１）又は条件式（２）を満たしていれば、平面視上、インダクタ１２の下部が、メタル１０５及びシリサイド１０４からなるシールド１３によって完全に覆われている必要はなく、部分的に隙間が設けられていてもよい。
＜実施の形態２＞
図１１は、実施の形態２にかかる半導体装置２を示すＸ−Ｘ’断面図である。
図１１に示す半導体装置２では、図３に示す半導体装置１と比較して、ＳＴＩ１０２及びポリシリコン１０３の代わりにＮ型拡散層２０１が設けられている。
より具体的には、Ｐウェル１０１の表面上には、素子分離領域２０２によって区切られた範囲において、Ｎ型拡散層２０１が形成される。そして、Ｎ型拡散層２０１の表面上には、シリサイド１０４が形成される。図１１の例では、シリサイド１０４に隙間領域１１４は設けられていない。半導体装置２のその他の構成については、半導体装置１と同様であるため、その説明を省略する。
半導体装置２は、半導体装置１と同等程度の効果を奏することができる。さらに、半導体装置２では、Ｎ型拡散層２０１とＰウェル１０１の空乏層とで形成される容量成分のインピーダンスにより、インダクタ１２からＳｉ基板１１にノイズが伝搬するのを抑制することができる。
（半導体装置２の第１変形例）
図１２は、半導体装置２の第１変形例を半導体装置２ａとして示すＸ−Ｘ’断面図である。図１２に示す半導体装置２ａでは、図１１に示す半導体装置２と比較して、Ｍ１層にシールド形成用のメタル１０５が配線されていない。半導体装置２ａのその他の構成については、半導体装置２と同様であるため、その説明を省略する。
このように、半導体装置２ａは、平面視上、隙間領域１１４のないシリサイド１０４のみによってインダクタ１２の下部を十分に覆うことができるため、メタル１０５の形成を省略することができる。それにより、例えば、Ｍ１層をインダクタ１２の形成層として用いることが可能になるため、回路規模の増大をさらに抑制することができる。
（半導体装置２の第２変形例）
図１３は、半導体装置２の第２変形例を半導体装置２ｂとして示すＸ−Ｘ’断面図である。図１３に示す半導体装置２ｂでは、図１１に示す半導体装置２と比較して、Ｎ型拡散層２０１の代わりにＰ型拡散層２０３が設けられている。半導体装置２ｂのその他の構成については、半導体装置２と同様であるため、その説明を省略する。
半導体装置２ｂは、半導体装置１と同等程度の効果を奏することができる。
（半導体装置２の第３変形例）
図１４は、半導体装置２の第３変形例を半導体装置２ｃとして示すＸ−Ｘ’断面図である。図１４に示す半導体装置２ｃでは、図１３に示す半導体装置２ｂと比較して、Ｍ１層にシールド形成用のメタル１０５が配線されていない。半導体装置２ｃのその他の構成については、半導体装置２ｂと同様であるため、その説明を省略する。
このように、半導体装置２ｃは、平面視上、隙間領域１１４のないシリサイド１０４のみによってインダクタ１２の下部を十分に覆うことができるため、メタル１０５の形成を省略することができる。それにより、例えば、Ｍ１層をインダクタ１２の形成層として用いることが可能になるため、回路規模の増大をさらに抑制することができる。
（半導体装置２の第４変形例）
図１５は、半導体装置２の第４変形例を半導体装置２ｄとして示すＸ−Ｘ’断面図である。図１５に示す半導体装置２ｄでは、図１１に示す半導体装置２と比較して、Ｐウェル１０１の代わりにＮウェル２０４が設けられている。半導体装置２ｄのその他の構成については、半導体装置２と同様であるため、その説明を省略する。
半導体装置２ｄは、半導体装置１と同等程度の効果を奏することができる。
（半導体装置２の第５変形例）
図１６は、半導体装置２の第５変形例を半導体装置２ｅとして示すＸ−Ｘ’断面図である。図１６に示す半導体装置２ｅでは、図１５に示す半導体装置２ｄと比較して、Ｍ１層にシールド形成用のメタル１０５が配線されていない。半導体装置２ｅのその他の構成については、半導体装置２ｄと同様であるため、その説明を省略する。
このように、半導体装置２ｅは、平面視上、隙間領域１１４のないシリサイド１０４のみによってインダクタ１２の下部を十分に覆うことができるため、メタル１０５の形成を省略することができる。それにより、例えば、Ｍ１層をインダクタ１２の形成層として用いることが可能になるため、回路規模の増大をさらに抑制することができる。
（半導体装置２の第６変形例）
図１７は、半導体装置２の第６変形例を半導体装置２ｆとして示すＸ−Ｘ’断面図である。図１７に示す半導体装置２ｆでは、図１１に示す半導体装置２と比較して、Ｐウェル１０１の代わりにＮウェル２０４が設けられ、かつ、Ｎ型拡散層２０１の代わりにＰ型拡散層２０３が設けられている。半導体装置２ｆのその他の構成については、半導体装置２と同様であるため、その説明を省略する。
半導体装置２ｆは、半導体装置１と同等程度の効果を奏することができる。さらに、半導体装置２ｆでは、Ｓｉ基板１１とＮウェル２０４の空乏層とで形成される容量成分、及び、Ｐ型拡散層２０３とＮウェル２０４の空乏層とで形成される容量成分、のインピーダンスにより、インダクタ１２からＳｉ基板１１にノイズが伝搬するのを抑制することができる。
（半導体装置２の第７変形例）
図１８は、半導体装置２の第７変形例を半導体装置２ｇとして示すＸ−Ｘ’断面図である。図１８に示す半導体装置２ｇでは、図１７に示す半導体装置２ｆと比較して、Ｍ１層にシールド形成用のメタル１０５が配線されていない。半導体装置２ｇのその他の構成については、半導体装置２ｆと同様であるため、その説明を省略する。
このように、半導体装置２ｆは、平面視上、隙間領域１１４のないシリサイド１０４のみによってインダクタ１２の下部を十分に覆うことができるため、メタル１０５の形成を省略することができる。それにより、例えば、Ｍ１層をインダクタ１２の形成層として用いることが可能になるため、回路規模の増大をさらに抑制することができる。
本実施の形態では、図１１〜図１８の何れにもＳＴＩ１０２が設けられていない場合を例に説明したが、これに限られない。要求されるノイズ遮断性能を維持できるのであれば、ＳＴＩ１０２が設けられていてもよい。図１９は、図１１に示す半導体装置１にＳＴＩ１０２が設けられた場合の例である。さらに、ＳＴＩ１０２上にポリシリコン１０３を形成した後、シールド１３の一部に用いられるシリサイド１０４を形成してもよい。
＜実施の形態３＞
本実施の形態では、半導体装置におけるパッドとインダクタの位置関係について説明する。図２０は、実施の形態３に係る半導体装置３を示す概略平面図である。
図２０に示すように、インダクタ１２は、矩形状のＳｉ基板１１上において、Ｓｉ基板１１の外周辺に沿って渦巻き状に配置されている。複数のパッド１４は、Ｓｉ基板１１上においてインダクタ１２の内側に設けられている。また、複数のパッド１４の内側には、内部回路１５が設けられている。内部回路１５は、例えば、図２に示す増幅回路２１、ＡＤコンバータ２２、演算処理部２３の一部又は全部である。
このように、半導体装置３では、インダクタ１２の内側にパッド１４が設けられている。それにより、半導体装置３は、内部回路１５とパッド１４との間の配線の自由度を向上させることができる。
（半導体装置３の第１変形例）
図２１は、半導体装置３の第１変形例を半導体装置３ａとして示す概略平面図である。
図２１に示すように、半導体装置３ａでは、複数のパッド１４が、Ｓｉ基板１１上においてインダクタ１２の外側に設けられている。半導体装置３ａのその他の構成については、半導体装置３と同様であるため、その説明を省略する。
このように、半導体装置３ａでは、インダクタ１２の外側にパッド１４が設けられている。それにより、半導体装置３ａでは、パッド１４と外部電極との間をつなぐボンディングワイヤがインダクタ１２上を通過しないため、当該ボンディングワイヤからインダクタへのノイズの影響が抑制される。
（半導体装置３の第２変形例）
図２２は、半導体装置３の第２変形例を半導体装置３ｂとして示す概略平面図である。
図２２に示すように、半導体装置３ｂでは、インダクタ１２の平面形状が八角形状となっている。そして、複数のパッド１４は、矩形状のＳｉ基板１１上の４つの角部において、インダクタ１２の外側に設けられている。半導体装置３ｂのその他の構成については、半導体装置３と同様であるため、その説明を省略する。
このように、半導体装置３ｂでは、インダクタ１２の平面形状が八角形状を有している。それにより、インダクタ１２のＱ値を低くすることができる。
以上のように、上記実施の形態１〜３に係る半導体装置では、ポリシリコン層に形成されるシリサイドにより、インダクタ１２の下部を覆うシールドの一部が形成されている。それにより、上記実施の形態１〜３に係る半導体装置は、シールド形成に用いられる配線層数を減らすことができるため、インダクタ形成に割り当てる配線層数を増加させることができ、その結果、回路規模の増大を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１，１ａ，１ｂ 半導体装置
２，２ａ〜２ｈ 半導体装置
３，３ａ，３ｂ 半導体装置
１１ Ｓｉ基板
１２ インダクタ
１３ シールド
１４ パッド
１５ 内部回路
２１ 増幅回路
２２ ＡＤコンバータ
２３ 演算処理部
２４ 表示部
１０１ Ｐウェル
１０２ ＳＴＩ
１０３ ポリシリコン
１０４ シリサイド
１０５ （Ｍ１層の）メタル
１０６ （Ｍ２層の）メタル
１０７ （Ｍ３層の）メタル
１０８ （Ｍ４層の）メタル
１０９ （Ｍ５層の）メタル
１１０ａ〜１１０ｅ コンタクト
１１１ 封止樹脂
１１４ （ポリシリコン層の）隙間領域
１１５ （Ｍ１層の）隙間領域
１２１ （Ｍ２層の）メタル
１２２ （Ｍ３層の）メタル
１２３ （Ｍ４層の）メタル
２０１ Ｎ型拡散層
２０２ 素子分離領域
２０３ Ｐ型拡散層
２０４ Ｎウェル
ＳＹＳ１ 電力量測定器

Claims (18)

  1. 基板と、
    前記基板上の配線層に形成されたインダクタと、
    前記インダクタを囲むように形成されたシールドと、を備え、
    前記シールドは、
    前記配線層のうち前記インダクタが形成された層及びその上層に形成された第１メタルと、
    前記基板と前記配線層との間の前記基板上に形成されたシリサイドと、を有する、
    半導体装置。
  2. 前記シールドは、
    前記第１メタル及び前記シリサイドに加えて、
    前記配線層のうち、前記インダクタが形成された層と前記シリサイドとの間の配線層、に形成された第２メタルをさらに有する、
    請求項１に記載の半導体装置。
  3. 前記シリサイドは、平面視上、第１の隙間領域を有し、
    前記第２メタルは、平面視上、第２の隙間領域を有し、かつ、前記シリサイドの前記第１の隙間領域の一部又は全部を覆うように設けられている、
    請求項２に記載の半導体装置。
  4. 前記シリサイドは、平面視上、マトリックス状に配置された複数の部分シリサイドにより構成され、
    前記第２メタルは、平面視上、マトリックス状に配置された複数の部分メタルにより構成され、かつ、前記シリサイドの前記第１の隙間領域の一部を覆うように設けられている、
    請求項３に記載の半導体装置。
  5. 前記シリサイドは、平面視上、格子状に形成され、
    前記第２メタルは、平面視上、格子状に形成され、かつ、前記シリサイドの前記第１の隙間領域の一部を覆うように設けられている、
    請求項３に記載の半導体装置。
  6. 前記基板上に形成されたポリシリコンをさらに備え、
    前記シリサイドは、前記ポリシリコンの表面上に形成されている、
    請求項１に記載の半導体装置。
  7. 前記基板上に形成されたＳＴＩをさらに備え、
    前記ポリシリコンは、前記ＳＴＩ上に形成されている、
    請求項６に記載の半導体装置。
  8. 前記基板上に形成されたＮ型又はＰ型の拡散層をさらに備え、
    前記シリサイドは、前記拡散層の表面上に形成されている、
    請求項１に記載の半導体装置。
  9. 複数のパッドをさらに備え、
    前記インダクタは、前記基板上において当該基板の外周辺に沿って渦巻き状に設けられ、
    前記複数のパッドは、前記基板上において前記インダクタの内側に配置されている、
    請求項１に記載の半導体装置。
  10. 複数のパッドをさらに備え、
    前記インダクタは、前記基板上において当該基板の外周辺に沿って渦巻き状に設けられ、
    前記複数のパッドは、前記基板上において前記インダクタの外側に配置されている、
    請求項１に記載の半導体装置。
  11. 電力線に流れる電流に応じた磁界の強度変化を検知する前記インダクタ、を備えた請求項１に記載の半導体装置と、
    前記インダクタの検知結果を増幅する増幅回路と、
    前記増幅回路の増幅結果をデジタル信号に変換するＡＤコンバータと、
    前記デジタル信号に基づいて、前記電力線に流れる電流によって消費される電力量を算出する演算処理部と、
    を備えた、電力量測定器。
  12. 基板上にシリサイドを形成し、
    前記シリサイド上の配線層にインダクタを形成し、
    前記配線層のうち前記インダクタが形成される層及びその上層において、前記シリサイドとともに前記インダクタを囲うように第１メタルを配置して、シールドを形成する、
    半導体装置の製造方法。
  13. 前記基板上に前記シリサイドを形成し、
    前記配線層のうち前記シリサイドに隣接する層に第２メタルを配置し、
    前記配線層のうち前記第２メタルが配置される層より上層に前記インダクタを形成し、
    前記配線層のうち前記インダクタが形成される層及びその上層において、前記シリサイド及び前記第２メタルとともに前記インダクタを囲うように前記第１メタルを配置して、前記シールドを形成する、
    請求項１２に記載の半導体装置の製造方法。
  14. 前記シリサイドは、平面視上、第１の隙間領域を有し、
    前記第２メタルは、平面視上、第２の隙間領域を有し、かつ、前記シリサイドの前記第１の隙間領域の一部又は全部を覆うように設けられる、
    請求項１３に記載の半導体装置の製造方法。
  15. 前記シリサイドは、平面視上、マトリックス状に配置された複数の部分シリサイドにより構成され、
    前記第２メタルは、平面視上、マトリックス状に配置された複数の部分メタルにより構成され、かつ、前記シリサイドの前記第１の隙間領域の一部を覆うように設けられる、
    請求項１４に記載の半導体装置の製造方法。
  16. 前記基板上に前記シリサイドを形成するステップでは、
    前記基板上にポリシリコンをさらに形成し、
    前記ポリシリコンの表面上に前記シリサイドを形成する、
    請求項１２に記載の半導体装置の製造方法。
  17. 前記基板上に前記シリサイドを形成するステップでは、
    前記基板上にＳＴＩをさらに形成し、
    前記ＳＴＩ上に前記ポリシリコンを形成し、
    前記ポリシリコンの表面上に前記シリサイドを形成する、
    請求項１６に記載の半導体装置の製造方法。
  18. 前記基板上に前記シリサイドを形成するステップでは、
    前記基板上にＮ型又はＰ型の拡散層をさらに形成し、
    前記拡散層の表面上に前記シリサイドを形成する、
    請求項１２に記載の半導体装置の製造方法。
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