JP3709132B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、仮想グランド方式による不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ビット線および仮想ＧＮＤ線へのワード線方向からの電流の流れ込みを防止することを目的とする半導体記憶装置が知られている(特開平６‐６８６８３号公報)。この半導体記憶装置は、図７に示すように、ビット線１〜４および仮想ＧＮＤ線５〜９にメモリセルトランジスタがアレイ状に接続されている。また、ビット線２本(例えばビット線２,３)を１ブロックとして各ブロック内の２本のビット線に共通にメタルビット線１０〜１２が設けられており、Ｙゲート１３と上記メモリセルアレイとの間には、各メタルビット線１０〜１２の夫々に接続されたトランジスタ１４〜１６を有するプリチャージ回路１７が配置されている。
【０００３】
また、隣接する２本の仮想ＧＮＤ線(例えば仮想ＧＮＤ線６,７)を１ブロックとして各ブロックに１本の割合でメタル仮想ＧＮＤ線１８,１９が設けられ、各メタル仮想ＧＮＤ線１８,１９の夫々はプリチャージ選択回路２０,２１に接続されている。尚、２２,２３はビット線選択線であり、２４,２５は仮想ＧＮＤ線選択線であり、２６はワード線である。
【０００４】
上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタ２７を読み出す場合には、ワード線２６,仮想ＧＮＤ線選択線２４およびビット線選択線２２の電圧がＶccレベルに引き上げられる。また、仮想ＧＮＤ線選択線２５およびビット線選択線２３の電圧がＧＮＤレベルに引き下げられる。その際に、メタル仮想ＧＮＤ線１８の電圧のみがプリチャージ選択回路２０によってＧＮＤレベルに引き下げられ、他の全ての仮想ＧＮＤ線１９の電圧はプリチャージ選択回路２１によってプリチャージレベルに設定される。これによって、上記１ブロックを構成している２本の仮想ＧＮＤ線６,７の電圧のみがＧＮＤレベルになり、他の仮想ＧＮＤ線５,８,９の電圧はプリチャージレベルとなる。また、Ｙゲート１３によってメタルビット線１１が選択される。その際に、上述のごとくビット線選択線２２の電圧がＶccレベルであり、ビット線選択線２３の電圧がＧＮＤレベルであることから、トランジスタ２８がオフとり、トランジスタ２９がオンとなる。したがって、ビット線３がトランジスタ２９を介してメタルビット線１１に接続されて、選択された状態になっている。これによって、メモリセルトランジスタ２７が選択状態となるのである。
【０００５】
また、ビット線および仮想ＧＮＤ線へのワード線方向からの電流の流れ込みを防止する他の半導体記憶装置として、図８に示すようなものがある(特開平１０‐１１９９１号公報)。この半導体記憶装置は、図８に示すように、メモリセルトランジスタＭ01〜Ｍn8から成るＮＯＲ型セルアレイと、選択回路３１,プリチャージ回路３２,センスアンプ３３,選択回路３４およびプリチャージ回路３５等から大略構成される。また、ビット線および仮想ＧＮＤ線Ｄ1〜Ｄ9,ワード線ＷＤ0〜ＷＤn,ビット線選択トランジスタＳ1〜Ｓ6,仮想ＧＮＤ線選択トランジスタＳ11〜Ｓ17,ビット線選択線ＢＳ0・ＢＳ1および仮想ＧＮＤ線選択線ＢＳ2・ＢＳ3が設けられている。
【０００６】
さらに、３つのビット線選択トランジスタＳ1〜Ｓ3;Ｓ4〜Ｓ6から成るビット線選択回路ＳＥＬ1,ＳＥＬ2は、４列のメモリセルトランジスタＭに接続されてビット線および仮想ＧＮＤ線Ｄを列単位で選択する。ビット線選択回路ＳＥＬ1を構成するビット線選択トランジスタＳ1,Ｓ2,Ｓ3のうち、ビット線選択トランジスタＳ1,Ｓ3の各ゲートはビット線選択線ＢＳ0に共通接続され、それらの各ソースはビット線Ｙ1を介して選択回路３１に接続され、それらの各ドレインはビット線および仮想ＧＮＤ線Ｄ2,Ｄ4に接続されている。また、ビット線選択トランジスタＳ2のゲートはビット線選択線ＢＳ1に接続され、ソースはビット線Ｙ1を介して選択回路３１に接続され、ドレインはビット線および仮想ＧＮＤ線Ｄ3に接続されている。
【０００７】
上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタＭ01を読み出す場合には、メモリセルトランジスタＭ01のゲートに接続されているワード線ＷＤ0と、メモリセルトランジスタＭ01のドレイン(またはソース)にドレインが接続されたビット線選択トランジスタＳ1のゲートに接続されているビット線選択線ＢＳ0と、メモリセルトランジスタＭ01のソース(あるいはドレイン)にドレインが接続された仮想ＧＮＤ線選択トランジスタＳ11のゲートに接続されている仮想ＧＮＤ線選択線ＢＳ3の電圧がＶccレベルに引き上げられ、ビット線選択トランジスタＳ1および仮想ＧＮＤ線選択トランジスタＳ11がオンされる。
【０００８】
また、それと同時に、ビット線選択線ＢＳ1および仮想ＧＮＤ線選択線ＢＳ2の電圧がＧＮＤレベルに引き下げられて、ビット線選択トランジスタＳ2,Ｓ5および仮想ＧＮＤ線選択トランジスタＳ12,Ｓ13,Ｓ15,Ｓ16がオフされる。また、選択回路３１によって、ビット線Ｙ1はセンスアンプ３３に接続され、ビット線Ｙ2はプリチャージ回路３２に接続される。さらに、選択回路３４によって、仮想ＧＮＤ線ＶＧ1が仮想ＧＮＤに接続され、仮想ＧＮＤ線ＶＧ2,ＶＧ3はプリチャージ回路３５に接続される。
【０００９】
したがって、上記オンされたビット線選択トランジスタＳ1によって、ビット線Ｙ1とビット線および仮想ＧＮＤ線Ｄ2とが接続される。また、オンされた仮想ＧＮＤ線選択トランジスタＳ11によって、仮想ＧＮＤ線ＶＧ1とビット線および仮想ＧＮＤ線Ｄ1とが接続される。その結果、ビット線および仮想ＧＮＤ線Ｄ1,Ｄ2のうち、「Ｄ2」がビット線となり「Ｄ5」が仮想ＧＮＤ線となって、メモリセルトランジスタＭ01が選択された状態となるのである。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の仮想ＧＮＤ方式による半導体記憶装置においては、メモリセルトランジスタ２７,Ｍ01とワード線ＷＬ,ＷＤ0を共有するメモリセルトランジスタ３０,Ｍ04からのリーク電流による誤った読み出しの可能性があるという問題がある。
【００１１】
先ず、上記特開平６‐６８６８３号公報における半導体記憶装置の場合には、図７において、メモリセルトランジスタ２７を選択する場合、上述したように仮想ＧＮＤ線選択線２４の電圧レベルはＶccであるため仮想ＧＮＤ線８の電圧もプリチャージレベルＶpcに引き上げられる。そのため、メモリセルトランジスタ３０がオンである場合には、メモリセルトランジスタ３０を通してメタルビット線１１に余分な電流が流れ込み、メモリセルトランジスタ２７がオンである場合におけるメタルビット線１１の電位の低下を妨げて、恰もメモリセルトランジスタ２７がオフセルであるかのように動作する可能性がある。
【００１２】
次に、上記特開平１０‐１１９９１号公報における半導体記憶装置の場合は、図８において、メモリセルトランジスタＭ01を選択する際には、ビット線選択トランジスタＳ1がオンすると同時にビット線選択トランジスタＳ3もオンする。ここで、選択ワード線ＷＤ0に接続されたメモリセルトランジスタＭ04がオンである場合には、非選択ビット線Ｄ5がプリチャージレベルであるためメモリセルトランジスタＭ04およびビット線選択トランジスタＳ3を介してビット線Ｙ1に電流が流れ込み、上記メモリセルトランジスタＭ01がオンである場合におけるビット線Ｙ1の電位の低下を妨げて、恰もメモリセルトランジスタＭ01がオフセルであるかのように動作する可能性がある。
【００１３】
そこで、この発明の目的は、選択メモリセルの読み出しをこの選択メモリセルとワード線を共有する非選択メモリセルの閾値が低い場合でも正しく行うことができる仮想グランド方式による不揮発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、マトリックス状に配列された複数の不揮発性メモリセル(以下、単にメモリセルと言う)と各メモリセルに接続されたビット線及びワード線を有すると共に,上記ワード線の延在方向に隣接する上記メモリセルが１本のビット線を共有している不揮発性半導体記憶装置において、総てのビット線を充電する全ビットプリチャージ手段と、選択されたメモリセルに接続された２本のビット線のうち何れか一方のビット線を含む１本以上の隣接するビット線を選択的に放電する選択的放電手段と、上記選択されたメモリセルに接続された２本のビット線のうち他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧を印加する選択的プリチャージ手段と、総てのビット線を充電する全ビットプリチャージ時には上記全ビットプリチャージ手段を動作させる一方,読み出し動作時には上記選択的プリチャージ手段を動作させるプリチャージ回路と、上記読み出し動作時に上記選択的放電手段を動作させる放電回路を備え、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線は、上記他方 のビット線を含む隣接する複数のビット線における中央の１本のビット線であることを特徴としている。
【００１５】
上記構成によれば、選択メモリセルの記憶情報を読み出す際には、先ず、プリチャージ回路によって全ビットプリチャージ手段が動作されて全ビット線が充電される。その状態で全ビット線がフローティング状態にされた後、放電回路によって選択的放電手段が動作されて、選択メモリセルに接続された２本のビット線のうち何れか一方のビット線を含む１本以上の隣接すビット線が選択的に放電される。さらに、上記プリチャージ回路によって選択的プリチャージ手段が動作されて、他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧が印加される。
【００１６】
こうすることによって、上記選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合でも、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークが防止されて、上記ドレインの電位がプリチャージ電位に保たれる。こうして、正常な読み出しが行われる。一方、上記選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルのドレインに上記選択的にプリチャージされたビット線から電荷がチャージされるが、このチャージの影響を受ける前に、上記他方のビット線のプリチャージ電位が上記一方の放電されている側のビット線によって１/３にまで引き下げられる。こうして、正常な読み出しが行われる。
【００１７】
すなわち、選択メモリセルに接続された上記他方のビット線に対するセンスのタイミングが何らかの要因で遅れた場合でも、上記選択メモリセルの閾値が高い場合と低い場合とで上記他方のビット線に十分な電位差が付けられるので、誤読み出しは起こらないのである。
【００１８】
さらに、上記プリチャージ電圧を印加するビット線が、上記他方のビット線を含む隣接する複数のビット線における中央よりも上記選択メモリセルの反対側に位置する場合のように、上記選択メモリセルの閾値が高い場合のドレイン電位が、上記プリチャージ電圧印加ビット線から放電ビット線への非選択メモリセルを介した電流リークの影響を受けることはない。また、上記中央よりも上記選択メモリセル側に位置する場合のように、上記選択メモリセルの閾値が低い場合のドレイン電位が、上記プリチャージ電圧印加ビット線からの非選択メモリセルを介した電荷チャージの影饗を受けることはない。
【００１９】
また、上記第１の発明の不揮発性半導体記憶装置は、上記全ビットプリチャージ手段・選択的プリチャージ手段および選択的放電手段を,各ビット線にソースあるいはドレインが接続された複数のトランジスタで構成し、上記プリチャージ回路を,上記全ビットプリチャージ手段および選択的プリチャージ手段を構成するトランジスタのゲートに制御信号を供給するように成し、上記放電回路を,上記選択的放電手段を構成するトランジスタのゲートに制御信号を供給するように成すことが望ましい。
【００２０】
上記構成によれば、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段が、同じトランジスタを一列に配列することによって構成される。したがって、上記各手段における面積の低減が図られる。さらに、上記ビット線に対する選択的放電やプリチャージ電圧の選択的印加が個々のビット線単位で行われる。したがって、上記放電ビット線の本数や非放電ビット線の本数や上記プリチャージ電圧印加ビット線の位置の変更が、上記プリチャージ回路あるいは放電回路の変更のみで容易に行われる。
【００２１】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の仮想グランド方式による不揮発性半導体記憶装置におけるブロック図である。図１において、本不揮発性半導体記憶装置は、マトリックス状に配置された(ｍ×ｎ)個のメモリセルトランジスタ(以下、単にメモリセルと言う)ＭＣと、各ビット線ＢＬに接続されたセンスアンプからなるセンスアンプ回路４１と、センスアンプ回路４１とビット線ＢＬとを断続するスイッチング回路４２と、全ビット線ＢＬをプリチャージする全ビットプリチャージ回路４３と、１ブロック８本のビット線ＢＬのうち３本のビット線ＢＬを選択的に放電する選択的放電回路４４と、選択的放電回路４４によって放電される３本のビット線ＢＬ以外の５本のビット線ＢＬのうち中央のビット線ＢＬ１本に選択的にプリチャージ電圧を印加する選択的プリチャージ回路４５と、全ビットプリチャージ回路４３および選択的プリチャージ回路４５の動作を制御するプリチャージ回路４６と、選択的放電回路４４の動作を制御する放電トランジスタ選択回路４７を有している。
【００２２】
上記全ビットプリチャージ回路４３は、ビット線ＢＬ0〜ＢＬmの夫々にドレインが接続されたトランジスタＴ0〜Ｔmによって構成されている。そして、各トランジスタＴのゲートにはプリチャージ回路４６の出力端子ＰＣＡが接続されている。また、選択的プリチャージ回路４５は、ビット線ＢＬ0〜ＢＬmの夫々にドレインが接続されたトランジスタＴ１0〜Ｔ１mを有している。そして、各トランジスタＴ１のゲートには、プリチャージ回路４６の出力端子ＰＣ0〜ＰＣ7が順次接続されている。また、選択的放電回路４４は、ビット線ＢＬ0〜ＢＬmの夫々にソースが接続されたトランジスタＴ２0〜Ｔ２mを有している。そして、各トランジスタＴ２のゲートには放電トランジスタ選択回路４７の出力端子ＤＣ0〜ＤＣ7が順次接続されている。
【００２３】
図２は、上記プリチャージ回路４６の一例を示すブロック図である。図２において、ＤＦＦ0〜ＤＦＦ7はＤタイプフリップフロップ回路(以下、単にフリップフロップと言う)である。各フリップフロップＤＦＦにおけるＣＫ端子にはＣＬＫ信号(クロック信号)が入力され、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミングでＤ端子に入力される信号の状態がＱ端子に出力され、ＱＢ端子からはＱ端子の反転レベルが出力される。また、Ｓ端子のレベルを「Ｈ」にすると、Ｑ端子のレベルは強制的に「Ｈ」になる一方、ＱＢ端子のレベルは強制的に「Ｌ」になる。さらに、Ｒ端子のレベルを「Ｈ」にすると、上記Ｑ端子のレベルは強制的に「Ｌ」になる一方、ＱＢ端子のレベルは強制的に「Ｈ」になる。これらの状態は、次のクロック信号の立ち上がり(立ち下がり)まで維持される。
【００２４】
さらに、上記プリチャージ回路４６においては、ＰＳＥＴ信号がフリップフロップＤＦＦ5のＳ端子とＰＣＡ信号出力用のバッファ回路ＢＵＦとに入力され、ＲＥＳＥＴ信号が各フリップフロップＤＦＦ0〜ＤＦＦ7のＲ端子に入力されている。また、各フリップフロップＤＦＦのＱ端子は、出力端子が出力端子ＰＣ0〜ＰＣ7の何れかに接続されているオアゲート４８の一方の入力端子に接続されると共に、隣のフリップフロップＤＦＦのＤ端子に接続されている。その場合、最終段のフリップフロップＤＦＦ7のＱ端子は、最前段のフリップフロップＤＦＦ0のＤ端子に接続される。尚、オアゲート４８の他方の入力端子にはＡＰ信号が入力される。こうして、総てのフリップフロップＤＦＦ0〜ＤＦＦ7はループ状にシリアル接続されて、シフトレジスタを構成しているのである。このように接続することによって、ＣＬＫ信号の立ち上がり(立ち下がり)毎に各フリップフロップＤＦＦのＱ端子の状態が後段のフリップフロップＤＦＦのＱ端子に現れることになる。
【００２５】
図４は、上記構成を有するプリチャージ回路４６におけるタイミングチャートである。以下、図４にしたがって、プリチャージ回路４６の動作を説明する。先ず、ＡＰ信号のレベルを「Ｌ」にする。そして、ＰＳＥＴ信号のレベルを「Ｈ」にすると、出力端子ＰＣＡおよび出力端子ＰＣ5からは「Ｈ」レベルの信号が出力される一方、出力端子ＰＣ0〜ＰＣ4,ＰＣ6,ＰＣ7からは「Ｌ」レベルの信号が出力される。その結果、全ビットプリチャージ回路４３を構成するトランジスタＴ0〜Ｔmのゲートのレベルが「Ｈ」となって、全ビット線ＢＬ0〜ＢＬmがプリチャージされる。こうして、総てのビット線をプリチャージするのに必要な所定期間が経過すると、ＰＳＥＴ信号のレベルを「Ｌ」にしてＰＣＡ信号のレベルを「Ｌ」にする。その場合、出力端子ＰＣ0〜ＰＣ7の状態は、ＣＬＫ信号の次の立ち上がり(立ち下がり)まで維持される。この時点における出力端子ＰＣ0〜ＰＣ7の出力状態を８ビットの２進数で表すと「０００００１００」となる。したがって、上記出力端子ＰＣ5にゲートが接続されたトランジスタＴ１5がオンされて、ビット線ＢＬ5のみが選択的にプリチャージされている。
【００２６】
そして、上記各フリップフロップＤＦＦ0〜ＤＦＦ7のＣＫ端子に順次ＣＬＫ信号が入力されると、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミングで、各フリップフロップＤＦＦのＱ端子の状態が隣のフリップフロップＤＦＦのＱ端子に現れる。その結果、２進数表現した各出力端子ＰＣ0〜ＰＣ7の出力状態が、以下のように右方向にシフトされることになる。
「０００００１００」→「００００００１０」→「０００００００１」
→「１０００００００」→「０１００００００」→「００１０００００」
→「０００１００００」→「００００１０００」
尚、上記ＡＰ信号のレベルを「Ｈ」にすると、全出力端子ＰＣ0〜ＰＣ7の出力レベルが「Ｈ」となり、全ビット線ＢＬ0〜ＢＬmをプリチャージ可能になっている。
【００２７】
図３は、上記放電トランジスタ選択回路４７の一例を示すブロック図である。図２に示すプリチャージ回路４６の場合と同様に、８個のＤタイプフリップフロップ回路(以下、単にフリップフロップと言う)ＤＦＦ8〜ＤＦＦ15をシリアルに接続したシフトレジスタを構成している。但し、プリチャージ回路４６の場合におけるＰＳＥＴ信号に相当するＤＳＥＴ信号は、フリップフロップＤＦＦ8〜ＤＣ10のＳ端子のみに入力され、フリップフロップＤＦＦ11〜ＤＦＦ15のＳ端子はＧＮＤに接続されるようになっている。さらに、出力端子が出力端子ＤＣ0〜ＤＣ7の何れかに接続されているアンドゲート４９の入力端子に入力されるＡＰ信号は、ノットゲート５０を介して入力されるようになっている。
【００２８】
図５は、上記構成を有する放電トランジスタ選択回路４７におけるタイミングチャートである。以下、図５に従って、放電トランジスタ選択回路４７の動作を説明する。先ず、ＡＰ信号のレベルを「Ｌ」にする。そして、全ビットプリチャージ回路４３が全ビット線のプリチャージを終了すると、ＤＳＥＴ信号のレベルを「Ｈ」にする。そうすると、出力端子ＤＣ0〜ＤＣ2からは「Ｈ」レベルの信号が出力される一方、出力端子ＤＣ3〜ＤＣ7からは「Ｌ」レベルの信号が出力される。その場合、出力端子ＤＣ0〜ＤＣ7の状態は、ＣＬＫ信号の次の立ち上がり(立ち下がり)まで維持される。この時点における出力端子ＤＣ0〜ＤＣ7の出力状態を８ビットの２進数で表すと、「１１１０００００」となる。したがって、上記出力端子ＤＣ0〜ＤＣ2にゲートが接続されたトランジスタＴ２0〜Ｔ２2がオンされて、ビット線ＢＬ0〜ＢＬ2のみが選択的に放電されている。
【００２９】
そして、上記各フリップフロップＤＦＦ8〜ＤＦＦ15のＣＫ端子に順次ＣＬＫ信号が入力されると、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミングで、２進数表現した各出力端子ＤＣ0〜ＤＣ7の出力状態が、以下のように右方向にシフトされることになる。
「１１１０００００」→「０１１１００００」→「００１１１０００」
→「０００１１１００」→「００００１１１０」→「０００００１１１」
→「１０００００１１」→「１１０００００１」
尚、上記ＡＰ信号のレベルを「Ｈ」にすると、全出力端子ＤＣ0〜ＤＣ7の出力レベルが「Ｌ」となり、プルダウンを停止できるようになっている。
【００３０】
ここで、上記プリチャージ回路４６における２進数表現した各出力端子ＰＣ0〜ＰＣ7の出力状態と放電トランジスタ選択回路４７における２進数表現した各出力端子ＤＣ0〜ＤＣ7の出力状態とを比較してみる。図４の時点ｔ2におけるプリチャージ回路４６の出力状態は「０００００１００」であり、図５の時点ｔ2における放電トランジスタ選択回路４７の出力状態は「１１１０００００」である。したがって、１ブロック８本のビット線のうち互いに隣接した３本のビット線が放電トランジスタ選択回路４７によって選択的に放電され、残りの５本のビット線の中央に位置するビット線がプリチャージ回路４６によって選択的にプリチャージされていることが分かる。また、図４の時点ｔ3におけるプリチャージ回路４６の出力状態は「００００００１０」であり、図５の時点ｔ3における放電トランジスタ選択回路４７の出力状態は「０１１１００００」である。したがって、同様に、選択的に放電される隣接した３本のビット線以外の５本のビット線の中央に位置するビット線が選択的にプリチャージされているのである。他の時点においても同様である。
【００３１】
図６は、図１に示すメモリセルＭＣ12を読み出す際に各ビット線ＢＬ0〜ＢＬ9に印加される電圧パターンを示す。以下、上記構成において、メモリセルＭＣ12を選択する場合の各部の動作について説明する。
【００３２】
先ず、図４における時点ｔ1において、上記プリチャージ回路４６に供給されるＰＳＥＴ信号のレベルを「Ｈ」にして全ビットプリチャージ信号PCAのレベルを「Ｈ」にし、全ビット線ＢＬ0〜ＢＬmをプリチャージレベルＶp(例えば１Ｖ)にする。次に、図４および図５における時点ｔ2において、全ビットプリチャージ信号PCAのレベルを「Ｌ」にして全ビット線ＢＬ0〜ＢＬmをフローティング状態にする。その際に、プリチャージ回路４６からのプリチャージビット線選択信号PC5のレベルは「Ｈ」になっているから、ビット線ＢＬ5のみはプリチャージ電位Ｖpに固定される。また、放電トランジスタ選択回路４７に供給されるＤＳＥＴ信号のレベルを「Ｈ」にして放電ビット線選択信号DC0〜DC2のレベルを「Ｈ」にし、３本のビット線ＢＬ0〜ＢＬ2の電位を０Ｖにする。
【００３３】
この時点ｔ2におけるビット線ＢＬの電圧印加パターンは、図６に示すようになる。すなわち、本実施の形態においては、１ブロック８本のビット線ＢＬ0〜ＢＬ7のうち、グランディングする３本のビット線ＢＬ0〜ＢＬ2以外の５本のビット線ＢＬ3〜ＢＬ7における中央のビット線ＢＬ5に、プリチャージ電圧Ｖpを印加するようにしている。そのために、選択メモリセルＭＣ12の閾値が高く他の非選択メモリセルＭＣの閾値が低い場合に、何らかの要因で選択メモリセルＭＣ12に関するセンス動作のタイミングが遅れた場合でも、選択メモリセルＭＣ12のドレイン(ビット線ＢＬ3)から非選択メモリセルＭＣ13〜ＭＣ17を介して電流がリークすることなはく、上記ドレインの電位はプリチャージ電位に保持されることになる。したがって、選択メモリセルＭＣ12の読み出しを正常に行うことができるのである。一方、選択メモリセルＭＣ12の閾値が低く他の非選択メモリセルＭＣの閾値も低い場合には、選択メモリセルＭＣ12のドレイン(ビット線ＢＬ3)には、プリチャージ電圧Ｖpが強制的に印加されているビット線ＢＬ5から２つの非選択メモリセルＭＣ13,ＭＣ14を介して電荷が供給されることになる。しかしながら、選択メモリセルＭＣ12のソース側のビット線ＢＬ2は０Ｖに放電されているため、ビット線ＢＬ3の電位はＶp/３に引き下げられる。したがって、ビット線ＢＬ3の電圧は、ビット線ＢＬ5のプリチャージレベルよりも低い電圧になり、正常に読み出しを行うことができるのである。
【００３４】
次に、上記プリチャージ回路４６及び放電トランジスタ選択回路４７へのＡＰ信号のレベルを「Ｈ」にして、全ビット線ＢＬ0〜ＢＬmをプリチャージレベルＶpにする。そうした後、図４および図５における時点ｔ3の状態に移行する。
【００３５】
以後、図４に示す上記プリチャージ回路４６の動作と図５に示す放電トランジスタ選択回路４７の動作とを同期させて継続すれば、１ブロック８本のビット線ＢＬ0〜ＢＬ7のうちグランディングする３本のビット線ＢＬが順次図中右側にシフトされる。それと同時に、プリチャージ電圧Ｖpでフローティング状態となる４本のビット線ＢＬおよびその中央でプリチャージ電圧Ｖpに固定される１本のビット線ＢＬも順次図中右側にシフトされるのである。
【００３６】
上述したように、仮想グランド方式による不揮発性半道記憶装置における読み出しは、選択メモリセルＭＣ12に接続された２本のビット線ＢＬ2,ＢＬ3の一方（ビット線ＢＬ2)を放電すると共に、他方(ビット線ＢＬ3)を予めプリチャージすることによって行われる。その際に、本実施の形態においては、放電する側のビット線ＢＬ2に隣接する２本のビット線ＢＬ0,ＢＬ1も選択的に放電する。さらに、予めプリチャージする側のビット線ＢＬ3に隣接する４本のビット線ＢＬ4〜ＢＬ7を加えた５本のビット線ＢＬ3〜ＢＬ7における中央のビット線ＢＬ5に選択的にプリチャージ電圧を印加するようにしている。
【００３７】
その際に、上記選択的に放電する３本のビット線の指定は放電トランジスタ選択回路４７によって制御され、選択的にプリチャージ電圧を印加するビット線の指定はプリチャージ回路４６によって制御される。
【００３８】
ここで、上記選択メモリセルＭＣ12の閾値が高い場合を考える。その場合、上述のようにビット線ＢＬ3がプリチャージレベルにあるが、ビット線ＢＬ5にプリチャージ電圧を印加しない場合には、非選択メモリセルＭＣ13〜ＭＣ17の闇値が低い場合には放電されているビット線ＢＬ8の影響を受けてビット線ＢＬ3の電位が下がることなる。したがって、閾値が高い選択メモリセルＭＣ12は、本来オフ状態であると判断されるべきところオン状態であると判断されてしまう。ところが、本実施の形態においては、放電しない５本のビット線ＢＬ3〜ＢＬ7における中央のビット線ＢＬ5にプリチャージ電圧を印加するようにしている。したがって、リークはビット線ＢＬ5〜ＢＬ8の間でのみ生じ、選択メモリセルＭＣ12に接続されたビット線ＢＬ3への影響を防止することできるのである。
【００３９】
次に、上記選択メモリセルＭＣ12の閾値が低い場合を考える。その場合、上述のようにプリチャージレベルにあるビット線ＢＬ3は、選択的にブリチャージ電圧が印加されるビット線ＢＬ5からの影響を受けるよりも前に、放電されているビット線ＢＬ2の影響を受けて急速にプリチャージレベルＶpがＶp/３に引き下げられるため、選択メモリセルＭＣ12はオン状態であると正常に判断される。したがって、メモリセルＭＣの読み出しを正常に行うことができるのである。
【００４０】
尚、上記放電しない５本のビット線における中央のビット線より図中右側の２本のビット線の何れか一方(例えば、ビット線ＢＬ6)を選択的にプリチャージ電圧を印加した場合には、プリチャージ電圧印加ビット線ＢＬ6とそれよりも図中右側にある放電ビット線ＢＬ8との距離が近くなる。したがって、プリチャージ電圧印加ビット線ＢＬ6と放電ビット線ＢＬ8との間に在るメモリセルＭＣ16,ＭＣ17の閾値が低い場合には、プリチャージ電圧印加ビット線ＢＬ6から放電ビット線ＢＬ8への電流リークが大きくなり、延いては選択メモリセルＭＣ12に接続されたフローティングビット線ＢＬ3への影響が大きくなって、選択メモリセルＭＣ12の閾値が高い場合に誤読み出しが生ずる可能性がある。
【００４１】
逆に、上記放電しない５本のビット線における中央のビット線より図中左側の２本のビット線のうちセンスの対象とはならないビット線ＢＬ4に選択的にプリチャージ電圧を印加した場合には、プリチャージ電圧印加ビット線ＢＬ4と選択メモリセルＭＣ12との距離が近くなる。したがって、プリチャージ電圧印加ビット線ＢＬ4とフローティングビット線ＢＬ3との間に在るメモリセルＭＣ13の閾値が低い場合には、プリチャージ電圧印加ビット線ＢＬ4からフローティングビット線ＢＬ3への電荷チャージの影饗が大きくなり、選択メモリセルＭＣ12の閾値が低い場合に誤読み出しが生ずる可能性がある。
【００４２】
したがって、本実施の形態においては、上記放電しないビット線の本数を奇数本とし、その放電しない奇数本のビット線における中央のビット線にプリチャージ電圧を印加するのである。但し、放電するビット線の本数および放電しないビット線の本数は、上述の本数に限定されるものではなく、用いられる半導体記憶装置の仕様や特性に応じて適宜変更しても一向に差し支えない。
【００４３】
【発明の効果】
以上より明らかなように、第１の発明の不揮発性半導体記憶装置は、全ビットプリチャージ時には、プリチャージ回路によって全ビットプリチャージ手段を動作させて総てのビット線を充電し、読み出し動作時には、放電回路によって選択的放電手段を動作させて、選択メモリセルに接続された２本のビット線の何れか一方のビット線を含む１本以上の隣接するビット線を選択的に放電し、上記プリチャージ回路によって選択的プリチャージ手段を動作させて、上記選択メモリセルに接続された２本のビット線のうち他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧を印加するので、選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合に、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークを防止できる。したがって、正常な読み出しを行うことができるのである。
【００４４】
尚、上記選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルに接続された２本のビット線のうち上記他方のビット線のプリチャージ電位が上記一方の放電されているビット線によって１/３にまで引き下げられるので、上記選択メモリセルのドレイン電位に対する上記プリチャージ電圧印加ビット線からの電荷チャージの影響はない。したがって、正常な読み出しを行うことができる。
【００４５】
すなわち、この発明によれば、仮想グランド方式による不揮発半導体記憶装置の読み出し時における上記選択メモリセルに対するワード線を共有する隣接オンセルの影響をなくし、読み出しマージンを向上させることができるのである。
【００４６】
さらに、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線を、上記他方のビット線を含む隣接する複数のビット線における中央の１本のビット線としたので、上記プリチャージ電圧印加ビット線が上記中央よりも上記選択メモリセルの反対側に在る場合のように、上記選択メモリセルの閾値が高い場合のドレイン電位が、上記プリチャージ電圧印加ビット線から放電ビット線への非選択メモリセルを介した電流リークの影響を受けることはない。また、上記中央よりも上記選択メモリセル側に在る場合のように、上記選択メモリセルの閾値が低い場合のドレイン電位が、上記プリチャージ電圧印加ビット線からの非選択メモリセルを介した電荷チャージの影饗を受けることはない。
【００４７】
したがって、上記選択メモリセルの読み出しを安定して精度良く行うことができる。
【００４８】
また、上記第１の発明の不揮発性半導体記憶装置は、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段を各ビット線に接続された複数のトランジスタで構成し、上記プリチャージ回路および放電回路を上記各手段を構成するトランジスタのゲートに制御信号を供給するように成せば、上記各手段を同じトランジスタの配列で構成することができ、面積の低減を図ることができる。さらに、上記ビット線に対する選択的放電やプリチャージ電圧の選択的印加をビット線単位で行うことができるので、上記放電ビット線の本数や非放電ビット線の本数や上記プリチャージ電圧印加ビット線の位置の変更を、上記プリチャージ回路あるいは放電回路の変更のみで容易に行うことができる。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体記憶装置におけるブロック図である。
【図２】 図１におけるプリチャージ回路のブロック図である。
【図３】 図１における放電トランジスタ選択回路のブロック図である。
【図４】 図２に示すプリチャージ回路の動作タイミングチャートである。
【図５】 図３に示す放電トランジスタ選択回路の動作タイミングチャートである。
【図６】 読み出し時に各ビット線に印加される電圧パターンを示す図である。
【図７】 従来の半導体記憶装置におけるブロック図である。
【図８】 図７とは異なる従来の半導体記憶装置のブロック図である。
【符号の説明】
４１…センスアンプ回路、
４２…スイッチング回路、
４３…全ビットプリチャージ回路、
４４…選択的放電回路、
４５…選択的プリチャージ回路、
４６…プリチャージ回路、
４７…放電トランジスタ選択回路、
４８…オアゲート、
４９…アンドゲート、
５０…ノットゲート、
ＭＣ…メモリセル、
ＢＬ…ビット線、
Ｔ,Ｔ１,Ｔ２…トランジスタ、
ＤＦＦ…フリップフロップ、
ＢＵＦ…バッファ回路。
【発明の属する技術分野】
この発明は、仮想グランド方式による不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ビット線および仮想ＧＮＤ線へのワード線方向からの電流の流れ込みを防止することを目的とする半導体記憶装置が知られている(特開平６‐６８６８３号公報)。この半導体記憶装置は、図７に示すように、ビット線１〜４および仮想ＧＮＤ線５〜９にメモリセルトランジスタがアレイ状に接続されている。また、ビット線２本(例えばビット線２,３)を１ブロックとして各ブロック内の２本のビット線に共通にメタルビット線１０〜１２が設けられており、Ｙゲート１３と上記メモリセルアレイとの間には、各メタルビット線１０〜１２の夫々に接続されたトランジスタ１４〜１６を有するプリチャージ回路１７が配置されている。
【０００３】
また、隣接する２本の仮想ＧＮＤ線(例えば仮想ＧＮＤ線６,７)を１ブロックとして各ブロックに１本の割合でメタル仮想ＧＮＤ線１８,１９が設けられ、各メタル仮想ＧＮＤ線１８,１９の夫々はプリチャージ選択回路２０,２１に接続されている。尚、２２,２３はビット線選択線であり、２４,２５は仮想ＧＮＤ線選択線であり、２６はワード線である。
【０００４】
上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタ２７を読み出す場合には、ワード線２６,仮想ＧＮＤ線選択線２４およびビット線選択線２２の電圧がＶccレベルに引き上げられる。また、仮想ＧＮＤ線選択線２５およびビット線選択線２３の電圧がＧＮＤレベルに引き下げられる。その際に、メタル仮想ＧＮＤ線１８の電圧のみがプリチャージ選択回路２０によってＧＮＤレベルに引き下げられ、他の全ての仮想ＧＮＤ線１９の電圧はプリチャージ選択回路２１によってプリチャージレベルに設定される。これによって、上記１ブロックを構成している２本の仮想ＧＮＤ線６,７の電圧のみがＧＮＤレベルになり、他の仮想ＧＮＤ線５,８,９の電圧はプリチャージレベルとなる。また、Ｙゲート１３によってメタルビット線１１が選択される。その際に、上述のごとくビット線選択線２２の電圧がＶccレベルであり、ビット線選択線２３の電圧がＧＮＤレベルであることから、トランジスタ２８がオフとり、トランジスタ２９がオンとなる。したがって、ビット線３がトランジスタ２９を介してメタルビット線１１に接続されて、選択された状態になっている。これによって、メモリセルトランジスタ２７が選択状態となるのである。
【０００５】
また、ビット線および仮想ＧＮＤ線へのワード線方向からの電流の流れ込みを防止する他の半導体記憶装置として、図８に示すようなものがある(特開平１０‐１１９９１号公報)。この半導体記憶装置は、図８に示すように、メモリセルトランジスタＭ01〜Ｍn8から成るＮＯＲ型セルアレイと、選択回路３１,プリチャージ回路３２,センスアンプ３３,選択回路３４およびプリチャージ回路３５等から大略構成される。また、ビット線および仮想ＧＮＤ線Ｄ1〜Ｄ9,ワード線ＷＤ0〜ＷＤn,ビット線選択トランジスタＳ1〜Ｓ6,仮想ＧＮＤ線選択トランジスタＳ11〜Ｓ17,ビット線選択線ＢＳ0・ＢＳ1および仮想ＧＮＤ線選択線ＢＳ2・ＢＳ3が設けられている。
【０００６】
さらに、３つのビット線選択トランジスタＳ1〜Ｓ3;Ｓ4〜Ｓ6から成るビット線選択回路ＳＥＬ1,ＳＥＬ2は、４列のメモリセルトランジスタＭに接続されてビット線および仮想ＧＮＤ線Ｄを列単位で選択する。ビット線選択回路ＳＥＬ1を構成するビット線選択トランジスタＳ1,Ｓ2,Ｓ3のうち、ビット線選択トランジスタＳ1,Ｓ3の各ゲートはビット線選択線ＢＳ0に共通接続され、それらの各ソースはビット線Ｙ1を介して選択回路３１に接続され、それらの各ドレインはビット線および仮想ＧＮＤ線Ｄ2,Ｄ4に接続されている。また、ビット線選択トランジスタＳ2のゲートはビット線選択線ＢＳ1に接続され、ソースはビット線Ｙ1を介して選択回路３１に接続され、ドレインはビット線および仮想ＧＮＤ線Ｄ3に接続されている。
【０００７】
上記構成を有する半導体記憶装置において、例えば、メモリセルトランジスタＭ01を読み出す場合には、メモリセルトランジスタＭ01のゲートに接続されているワード線ＷＤ0と、メモリセルトランジスタＭ01のドレイン(またはソース)にドレインが接続されたビット線選択トランジスタＳ1のゲートに接続されているビット線選択線ＢＳ0と、メモリセルトランジスタＭ01のソース(あるいはドレイン)にドレインが接続された仮想ＧＮＤ線選択トランジスタＳ11のゲートに接続されている仮想ＧＮＤ線選択線ＢＳ3の電圧がＶccレベルに引き上げられ、ビット線選択トランジスタＳ1および仮想ＧＮＤ線選択トランジスタＳ11がオンされる。
【０００８】
また、それと同時に、ビット線選択線ＢＳ1および仮想ＧＮＤ線選択線ＢＳ2の電圧がＧＮＤレベルに引き下げられて、ビット線選択トランジスタＳ2,Ｓ5および仮想ＧＮＤ線選択トランジスタＳ12,Ｓ13,Ｓ15,Ｓ16がオフされる。また、選択回路３１によって、ビット線Ｙ1はセンスアンプ３３に接続され、ビット線Ｙ2はプリチャージ回路３２に接続される。さらに、選択回路３４によって、仮想ＧＮＤ線ＶＧ1が仮想ＧＮＤに接続され、仮想ＧＮＤ線ＶＧ2,ＶＧ3はプリチャージ回路３５に接続される。
【０００９】
したがって、上記オンされたビット線選択トランジスタＳ1によって、ビット線Ｙ1とビット線および仮想ＧＮＤ線Ｄ2とが接続される。また、オンされた仮想ＧＮＤ線選択トランジスタＳ11によって、仮想ＧＮＤ線ＶＧ1とビット線および仮想ＧＮＤ線Ｄ1とが接続される。その結果、ビット線および仮想ＧＮＤ線Ｄ1,Ｄ2のうち、「Ｄ2」がビット線となり「Ｄ5」が仮想ＧＮＤ線となって、メモリセルトランジスタＭ01が選択された状態となるのである。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の仮想ＧＮＤ方式による半導体記憶装置においては、メモリセルトランジスタ２７,Ｍ01とワード線ＷＬ,ＷＤ0を共有するメモリセルトランジスタ３０,Ｍ04からのリーク電流による誤った読み出しの可能性があるという問題がある。
【００１１】
先ず、上記特開平６‐６８６８３号公報における半導体記憶装置の場合には、図７において、メモリセルトランジスタ２７を選択する場合、上述したように仮想ＧＮＤ線選択線２４の電圧レベルはＶccであるため仮想ＧＮＤ線８の電圧もプリチャージレベルＶpcに引き上げられる。そのため、メモリセルトランジスタ３０がオンである場合には、メモリセルトランジスタ３０を通してメタルビット線１１に余分な電流が流れ込み、メモリセルトランジスタ２７がオンである場合におけるメタルビット線１１の電位の低下を妨げて、恰もメモリセルトランジスタ２７がオフセルであるかのように動作する可能性がある。
【００１２】
次に、上記特開平１０‐１１９９１号公報における半導体記憶装置の場合は、図８において、メモリセルトランジスタＭ01を選択する際には、ビット線選択トランジスタＳ1がオンすると同時にビット線選択トランジスタＳ3もオンする。ここで、選択ワード線ＷＤ0に接続されたメモリセルトランジスタＭ04がオンである場合には、非選択ビット線Ｄ5がプリチャージレベルであるためメモリセルトランジスタＭ04およびビット線選択トランジスタＳ3を介してビット線Ｙ1に電流が流れ込み、上記メモリセルトランジスタＭ01がオンである場合におけるビット線Ｙ1の電位の低下を妨げて、恰もメモリセルトランジスタＭ01がオフセルであるかのように動作する可能性がある。
【００１３】
そこで、この発明の目的は、選択メモリセルの読み出しをこの選択メモリセルとワード線を共有する非選択メモリセルの閾値が低い場合でも正しく行うことができる仮想グランド方式による不揮発性半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、マトリックス状に配列された複数の不揮発性メモリセル(以下、単にメモリセルと言う)と各メモリセルに接続されたビット線及びワード線を有すると共に,上記ワード線の延在方向に隣接する上記メモリセルが１本のビット線を共有している不揮発性半導体記憶装置において、総てのビット線を充電する全ビットプリチャージ手段と、選択されたメモリセルに接続された２本のビット線のうち何れか一方のビット線を含む１本以上の隣接するビット線を選択的に放電する選択的放電手段と、上記選択されたメモリセルに接続された２本のビット線のうち他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧を印加する選択的プリチャージ手段と、総てのビット線を充電する全ビットプリチャージ時には上記全ビットプリチャージ手段を動作させる一方,読み出し動作時には上記選択的プリチャージ手段を動作させるプリチャージ回路と、上記読み出し動作時に上記選択的放電手段を動作させる放電回路を備え、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線は、上記他方 のビット線を含む隣接する複数のビット線における中央の１本のビット線であることを特徴としている。
【００１５】
上記構成によれば、選択メモリセルの記憶情報を読み出す際には、先ず、プリチャージ回路によって全ビットプリチャージ手段が動作されて全ビット線が充電される。その状態で全ビット線がフローティング状態にされた後、放電回路によって選択的放電手段が動作されて、選択メモリセルに接続された２本のビット線のうち何れか一方のビット線を含む１本以上の隣接すビット線が選択的に放電される。さらに、上記プリチャージ回路によって選択的プリチャージ手段が動作されて、他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧が印加される。
【００１６】
こうすることによって、上記選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合でも、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークが防止されて、上記ドレインの電位がプリチャージ電位に保たれる。こうして、正常な読み出しが行われる。一方、上記選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルのドレインに上記選択的にプリチャージされたビット線から電荷がチャージされるが、このチャージの影響を受ける前に、上記他方のビット線のプリチャージ電位が上記一方の放電されている側のビット線によって１/３にまで引き下げられる。こうして、正常な読み出しが行われる。
【００１７】
すなわち、選択メモリセルに接続された上記他方のビット線に対するセンスのタイミングが何らかの要因で遅れた場合でも、上記選択メモリセルの閾値が高い場合と低い場合とで上記他方のビット線に十分な電位差が付けられるので、誤読み出しは起こらないのである。
【００１８】
さらに、上記プリチャージ電圧を印加するビット線が、上記他方のビット線を含む隣接する複数のビット線における中央よりも上記選択メモリセルの反対側に位置する場合のように、上記選択メモリセルの閾値が高い場合のドレイン電位が、上記プリチャージ電圧印加ビット線から放電ビット線への非選択メモリセルを介した電流リークの影響を受けることはない。また、上記中央よりも上記選択メモリセル側に位置する場合のように、上記選択メモリセルの閾値が低い場合のドレイン電位が、上記プリチャージ電圧印加ビット線からの非選択メモリセルを介した電荷チャージの影饗を受けることはない。
【００１９】
また、上記第１の発明の不揮発性半導体記憶装置は、上記全ビットプリチャージ手段・選択的プリチャージ手段および選択的放電手段を,各ビット線にソースあるいはドレインが接続された複数のトランジスタで構成し、上記プリチャージ回路を,上記全ビットプリチャージ手段および選択的プリチャージ手段を構成するトランジスタのゲートに制御信号を供給するように成し、上記放電回路を,上記選択的放電手段を構成するトランジスタのゲートに制御信号を供給するように成すことが望ましい。
【００２０】
上記構成によれば、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段が、同じトランジスタを一列に配列することによって構成される。したがって、上記各手段における面積の低減が図られる。さらに、上記ビット線に対する選択的放電やプリチャージ電圧の選択的印加が個々のビット線単位で行われる。したがって、上記放電ビット線の本数や非放電ビット線の本数や上記プリチャージ電圧印加ビット線の位置の変更が、上記プリチャージ回路あるいは放電回路の変更のみで容易に行われる。
【００２１】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態の仮想グランド方式による不揮発性半導体記憶装置におけるブロック図である。図１において、本不揮発性半導体記憶装置は、マトリックス状に配置された(ｍ×ｎ)個のメモリセルトランジスタ(以下、単にメモリセルと言う)ＭＣと、各ビット線ＢＬに接続されたセンスアンプからなるセンスアンプ回路４１と、センスアンプ回路４１とビット線ＢＬとを断続するスイッチング回路４２と、全ビット線ＢＬをプリチャージする全ビットプリチャージ回路４３と、１ブロック８本のビット線ＢＬのうち３本のビット線ＢＬを選択的に放電する選択的放電回路４４と、選択的放電回路４４によって放電される３本のビット線ＢＬ以外の５本のビット線ＢＬのうち中央のビット線ＢＬ１本に選択的にプリチャージ電圧を印加する選択的プリチャージ回路４５と、全ビットプリチャージ回路４３および選択的プリチャージ回路４５の動作を制御するプリチャージ回路４６と、選択的放電回路４４の動作を制御する放電トランジスタ選択回路４７を有している。
【００２２】
上記全ビットプリチャージ回路４３は、ビット線ＢＬ0〜ＢＬmの夫々にドレインが接続されたトランジスタＴ0〜Ｔmによって構成されている。そして、各トランジスタＴのゲートにはプリチャージ回路４６の出力端子ＰＣＡが接続されている。また、選択的プリチャージ回路４５は、ビット線ＢＬ0〜ＢＬmの夫々にドレインが接続されたトランジスタＴ１0〜Ｔ１mを有している。そして、各トランジスタＴ１のゲートには、プリチャージ回路４６の出力端子ＰＣ0〜ＰＣ7が順次接続されている。また、選択的放電回路４４は、ビット線ＢＬ0〜ＢＬmの夫々にソースが接続されたトランジスタＴ２0〜Ｔ２mを有している。そして、各トランジスタＴ２のゲートには放電トランジスタ選択回路４７の出力端子ＤＣ0〜ＤＣ7が順次接続されている。
【００２３】
図２は、上記プリチャージ回路４６の一例を示すブロック図である。図２において、ＤＦＦ0〜ＤＦＦ7はＤタイプフリップフロップ回路(以下、単にフリップフロップと言う)である。各フリップフロップＤＦＦにおけるＣＫ端子にはＣＬＫ信号(クロック信号)が入力され、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミングでＤ端子に入力される信号の状態がＱ端子に出力され、ＱＢ端子からはＱ端子の反転レベルが出力される。また、Ｓ端子のレベルを「Ｈ」にすると、Ｑ端子のレベルは強制的に「Ｈ」になる一方、ＱＢ端子のレベルは強制的に「Ｌ」になる。さらに、Ｒ端子のレベルを「Ｈ」にすると、上記Ｑ端子のレベルは強制的に「Ｌ」になる一方、ＱＢ端子のレベルは強制的に「Ｈ」になる。これらの状態は、次のクロック信号の立ち上がり(立ち下がり)まで維持される。
【００２４】
さらに、上記プリチャージ回路４６においては、ＰＳＥＴ信号がフリップフロップＤＦＦ5のＳ端子とＰＣＡ信号出力用のバッファ回路ＢＵＦとに入力され、ＲＥＳＥＴ信号が各フリップフロップＤＦＦ0〜ＤＦＦ7のＲ端子に入力されている。また、各フリップフロップＤＦＦのＱ端子は、出力端子が出力端子ＰＣ0〜ＰＣ7の何れかに接続されているオアゲート４８の一方の入力端子に接続されると共に、隣のフリップフロップＤＦＦのＤ端子に接続されている。その場合、最終段のフリップフロップＤＦＦ7のＱ端子は、最前段のフリップフロップＤＦＦ0のＤ端子に接続される。尚、オアゲート４８の他方の入力端子にはＡＰ信号が入力される。こうして、総てのフリップフロップＤＦＦ0〜ＤＦＦ7はループ状にシリアル接続されて、シフトレジスタを構成しているのである。このように接続することによって、ＣＬＫ信号の立ち上がり(立ち下がり)毎に各フリップフロップＤＦＦのＱ端子の状態が後段のフリップフロップＤＦＦのＱ端子に現れることになる。
【００２５】
図４は、上記構成を有するプリチャージ回路４６におけるタイミングチャートである。以下、図４にしたがって、プリチャージ回路４６の動作を説明する。先ず、ＡＰ信号のレベルを「Ｌ」にする。そして、ＰＳＥＴ信号のレベルを「Ｈ」にすると、出力端子ＰＣＡおよび出力端子ＰＣ5からは「Ｈ」レベルの信号が出力される一方、出力端子ＰＣ0〜ＰＣ4,ＰＣ6,ＰＣ7からは「Ｌ」レベルの信号が出力される。その結果、全ビットプリチャージ回路４３を構成するトランジスタＴ0〜Ｔmのゲートのレベルが「Ｈ」となって、全ビット線ＢＬ0〜ＢＬmがプリチャージされる。こうして、総てのビット線をプリチャージするのに必要な所定期間が経過すると、ＰＳＥＴ信号のレベルを「Ｌ」にしてＰＣＡ信号のレベルを「Ｌ」にする。その場合、出力端子ＰＣ0〜ＰＣ7の状態は、ＣＬＫ信号の次の立ち上がり(立ち下がり)まで維持される。この時点における出力端子ＰＣ0〜ＰＣ7の出力状態を８ビットの２進数で表すと「０００００１００」となる。したがって、上記出力端子ＰＣ5にゲートが接続されたトランジスタＴ１5がオンされて、ビット線ＢＬ5のみが選択的にプリチャージされている。
【００２６】
そして、上記各フリップフロップＤＦＦ0〜ＤＦＦ7のＣＫ端子に順次ＣＬＫ信号が入力されると、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミングで、各フリップフロップＤＦＦのＱ端子の状態が隣のフリップフロップＤＦＦのＱ端子に現れる。その結果、２進数表現した各出力端子ＰＣ0〜ＰＣ7の出力状態が、以下のように右方向にシフトされることになる。
「０００００１００」→「００００００１０」→「０００００００１」
→「１０００００００」→「０１００００００」→「００１０００００」
→「０００１００００」→「００００１０００」
尚、上記ＡＰ信号のレベルを「Ｈ」にすると、全出力端子ＰＣ0〜ＰＣ7の出力レベルが「Ｈ」となり、全ビット線ＢＬ0〜ＢＬmをプリチャージ可能になっている。
【００２７】
図３は、上記放電トランジスタ選択回路４７の一例を示すブロック図である。図２に示すプリチャージ回路４６の場合と同様に、８個のＤタイプフリップフロップ回路(以下、単にフリップフロップと言う)ＤＦＦ8〜ＤＦＦ15をシリアルに接続したシフトレジスタを構成している。但し、プリチャージ回路４６の場合におけるＰＳＥＴ信号に相当するＤＳＥＴ信号は、フリップフロップＤＦＦ8〜ＤＣ10のＳ端子のみに入力され、フリップフロップＤＦＦ11〜ＤＦＦ15のＳ端子はＧＮＤに接続されるようになっている。さらに、出力端子が出力端子ＤＣ0〜ＤＣ7の何れかに接続されているアンドゲート４９の入力端子に入力されるＡＰ信号は、ノットゲート５０を介して入力されるようになっている。
【００２８】
図５は、上記構成を有する放電トランジスタ選択回路４７におけるタイミングチャートである。以下、図５に従って、放電トランジスタ選択回路４７の動作を説明する。先ず、ＡＰ信号のレベルを「Ｌ」にする。そして、全ビットプリチャージ回路４３が全ビット線のプリチャージを終了すると、ＤＳＥＴ信号のレベルを「Ｈ」にする。そうすると、出力端子ＤＣ0〜ＤＣ2からは「Ｈ」レベルの信号が出力される一方、出力端子ＤＣ3〜ＤＣ7からは「Ｌ」レベルの信号が出力される。その場合、出力端子ＤＣ0〜ＤＣ7の状態は、ＣＬＫ信号の次の立ち上がり(立ち下がり)まで維持される。この時点における出力端子ＤＣ0〜ＤＣ7の出力状態を８ビットの２進数で表すと、「１１１０００００」となる。したがって、上記出力端子ＤＣ0〜ＤＣ2にゲートが接続されたトランジスタＴ２0〜Ｔ２2がオンされて、ビット線ＢＬ0〜ＢＬ2のみが選択的に放電されている。
【００２９】
そして、上記各フリップフロップＤＦＦ8〜ＤＦＦ15のＣＫ端子に順次ＣＬＫ信号が入力されると、ＣＬＫ信号の立ち上がり(立ち下がり)のタイミングで、２進数表現した各出力端子ＤＣ0〜ＤＣ7の出力状態が、以下のように右方向にシフトされることになる。
「１１１０００００」→「０１１１００００」→「００１１１０００」
→「０００１１１００」→「００００１１１０」→「０００００１１１」
→「１０００００１１」→「１１０００００１」
尚、上記ＡＰ信号のレベルを「Ｈ」にすると、全出力端子ＤＣ0〜ＤＣ7の出力レベルが「Ｌ」となり、プルダウンを停止できるようになっている。
【００３０】
ここで、上記プリチャージ回路４６における２進数表現した各出力端子ＰＣ0〜ＰＣ7の出力状態と放電トランジスタ選択回路４７における２進数表現した各出力端子ＤＣ0〜ＤＣ7の出力状態とを比較してみる。図４の時点ｔ2におけるプリチャージ回路４６の出力状態は「０００００１００」であり、図５の時点ｔ2における放電トランジスタ選択回路４７の出力状態は「１１１０００００」である。したがって、１ブロック８本のビット線のうち互いに隣接した３本のビット線が放電トランジスタ選択回路４７によって選択的に放電され、残りの５本のビット線の中央に位置するビット線がプリチャージ回路４６によって選択的にプリチャージされていることが分かる。また、図４の時点ｔ3におけるプリチャージ回路４６の出力状態は「００００００１０」であり、図５の時点ｔ3における放電トランジスタ選択回路４７の出力状態は「０１１１００００」である。したがって、同様に、選択的に放電される隣接した３本のビット線以外の５本のビット線の中央に位置するビット線が選択的にプリチャージされているのである。他の時点においても同様である。
【００３１】
図６は、図１に示すメモリセルＭＣ12を読み出す際に各ビット線ＢＬ0〜ＢＬ9に印加される電圧パターンを示す。以下、上記構成において、メモリセルＭＣ12を選択する場合の各部の動作について説明する。
【００３２】
先ず、図４における時点ｔ1において、上記プリチャージ回路４６に供給されるＰＳＥＴ信号のレベルを「Ｈ」にして全ビットプリチャージ信号PCAのレベルを「Ｈ」にし、全ビット線ＢＬ0〜ＢＬmをプリチャージレベルＶp(例えば１Ｖ)にする。次に、図４および図５における時点ｔ2において、全ビットプリチャージ信号PCAのレベルを「Ｌ」にして全ビット線ＢＬ0〜ＢＬmをフローティング状態にする。その際に、プリチャージ回路４６からのプリチャージビット線選択信号PC5のレベルは「Ｈ」になっているから、ビット線ＢＬ5のみはプリチャージ電位Ｖpに固定される。また、放電トランジスタ選択回路４７に供給されるＤＳＥＴ信号のレベルを「Ｈ」にして放電ビット線選択信号DC0〜DC2のレベルを「Ｈ」にし、３本のビット線ＢＬ0〜ＢＬ2の電位を０Ｖにする。
【００３３】
この時点ｔ2におけるビット線ＢＬの電圧印加パターンは、図６に示すようになる。すなわち、本実施の形態においては、１ブロック８本のビット線ＢＬ0〜ＢＬ7のうち、グランディングする３本のビット線ＢＬ0〜ＢＬ2以外の５本のビット線ＢＬ3〜ＢＬ7における中央のビット線ＢＬ5に、プリチャージ電圧Ｖpを印加するようにしている。そのために、選択メモリセルＭＣ12の閾値が高く他の非選択メモリセルＭＣの閾値が低い場合に、何らかの要因で選択メモリセルＭＣ12に関するセンス動作のタイミングが遅れた場合でも、選択メモリセルＭＣ12のドレイン(ビット線ＢＬ3)から非選択メモリセルＭＣ13〜ＭＣ17を介して電流がリークすることなはく、上記ドレインの電位はプリチャージ電位に保持されることになる。したがって、選択メモリセルＭＣ12の読み出しを正常に行うことができるのである。一方、選択メモリセルＭＣ12の閾値が低く他の非選択メモリセルＭＣの閾値も低い場合には、選択メモリセルＭＣ12のドレイン(ビット線ＢＬ3)には、プリチャージ電圧Ｖpが強制的に印加されているビット線ＢＬ5から２つの非選択メモリセルＭＣ13,ＭＣ14を介して電荷が供給されることになる。しかしながら、選択メモリセルＭＣ12のソース側のビット線ＢＬ2は０Ｖに放電されているため、ビット線ＢＬ3の電位はＶp/３に引き下げられる。したがって、ビット線ＢＬ3の電圧は、ビット線ＢＬ5のプリチャージレベルよりも低い電圧になり、正常に読み出しを行うことができるのである。
【００３４】
次に、上記プリチャージ回路４６及び放電トランジスタ選択回路４７へのＡＰ信号のレベルを「Ｈ」にして、全ビット線ＢＬ0〜ＢＬmをプリチャージレベルＶpにする。そうした後、図４および図５における時点ｔ3の状態に移行する。
【００３５】
以後、図４に示す上記プリチャージ回路４６の動作と図５に示す放電トランジスタ選択回路４７の動作とを同期させて継続すれば、１ブロック８本のビット線ＢＬ0〜ＢＬ7のうちグランディングする３本のビット線ＢＬが順次図中右側にシフトされる。それと同時に、プリチャージ電圧Ｖpでフローティング状態となる４本のビット線ＢＬおよびその中央でプリチャージ電圧Ｖpに固定される１本のビット線ＢＬも順次図中右側にシフトされるのである。
【００３６】
上述したように、仮想グランド方式による不揮発性半道記憶装置における読み出しは、選択メモリセルＭＣ12に接続された２本のビット線ＢＬ2,ＢＬ3の一方（ビット線ＢＬ2)を放電すると共に、他方(ビット線ＢＬ3)を予めプリチャージすることによって行われる。その際に、本実施の形態においては、放電する側のビット線ＢＬ2に隣接する２本のビット線ＢＬ0,ＢＬ1も選択的に放電する。さらに、予めプリチャージする側のビット線ＢＬ3に隣接する４本のビット線ＢＬ4〜ＢＬ7を加えた５本のビット線ＢＬ3〜ＢＬ7における中央のビット線ＢＬ5に選択的にプリチャージ電圧を印加するようにしている。
【００３７】
その際に、上記選択的に放電する３本のビット線の指定は放電トランジスタ選択回路４７によって制御され、選択的にプリチャージ電圧を印加するビット線の指定はプリチャージ回路４６によって制御される。
【００３８】
ここで、上記選択メモリセルＭＣ12の閾値が高い場合を考える。その場合、上述のようにビット線ＢＬ3がプリチャージレベルにあるが、ビット線ＢＬ5にプリチャージ電圧を印加しない場合には、非選択メモリセルＭＣ13〜ＭＣ17の闇値が低い場合には放電されているビット線ＢＬ8の影響を受けてビット線ＢＬ3の電位が下がることなる。したがって、閾値が高い選択メモリセルＭＣ12は、本来オフ状態であると判断されるべきところオン状態であると判断されてしまう。ところが、本実施の形態においては、放電しない５本のビット線ＢＬ3〜ＢＬ7における中央のビット線ＢＬ5にプリチャージ電圧を印加するようにしている。したがって、リークはビット線ＢＬ5〜ＢＬ8の間でのみ生じ、選択メモリセルＭＣ12に接続されたビット線ＢＬ3への影響を防止することできるのである。
【００３９】
次に、上記選択メモリセルＭＣ12の閾値が低い場合を考える。その場合、上述のようにプリチャージレベルにあるビット線ＢＬ3は、選択的にブリチャージ電圧が印加されるビット線ＢＬ5からの影響を受けるよりも前に、放電されているビット線ＢＬ2の影響を受けて急速にプリチャージレベルＶpがＶp/３に引き下げられるため、選択メモリセルＭＣ12はオン状態であると正常に判断される。したがって、メモリセルＭＣの読み出しを正常に行うことができるのである。
【００４０】
尚、上記放電しない５本のビット線における中央のビット線より図中右側の２本のビット線の何れか一方(例えば、ビット線ＢＬ6)を選択的にプリチャージ電圧を印加した場合には、プリチャージ電圧印加ビット線ＢＬ6とそれよりも図中右側にある放電ビット線ＢＬ8との距離が近くなる。したがって、プリチャージ電圧印加ビット線ＢＬ6と放電ビット線ＢＬ8との間に在るメモリセルＭＣ16,ＭＣ17の閾値が低い場合には、プリチャージ電圧印加ビット線ＢＬ6から放電ビット線ＢＬ8への電流リークが大きくなり、延いては選択メモリセルＭＣ12に接続されたフローティングビット線ＢＬ3への影響が大きくなって、選択メモリセルＭＣ12の閾値が高い場合に誤読み出しが生ずる可能性がある。
【００４１】
逆に、上記放電しない５本のビット線における中央のビット線より図中左側の２本のビット線のうちセンスの対象とはならないビット線ＢＬ4に選択的にプリチャージ電圧を印加した場合には、プリチャージ電圧印加ビット線ＢＬ4と選択メモリセルＭＣ12との距離が近くなる。したがって、プリチャージ電圧印加ビット線ＢＬ4とフローティングビット線ＢＬ3との間に在るメモリセルＭＣ13の閾値が低い場合には、プリチャージ電圧印加ビット線ＢＬ4からフローティングビット線ＢＬ3への電荷チャージの影饗が大きくなり、選択メモリセルＭＣ12の閾値が低い場合に誤読み出しが生ずる可能性がある。
【００４２】
したがって、本実施の形態においては、上記放電しないビット線の本数を奇数本とし、その放電しない奇数本のビット線における中央のビット線にプリチャージ電圧を印加するのである。但し、放電するビット線の本数および放電しないビット線の本数は、上述の本数に限定されるものではなく、用いられる半導体記憶装置の仕様や特性に応じて適宜変更しても一向に差し支えない。
【００４３】
【発明の効果】
以上より明らかなように、第１の発明の不揮発性半導体記憶装置は、全ビットプリチャージ時には、プリチャージ回路によって全ビットプリチャージ手段を動作させて総てのビット線を充電し、読み出し動作時には、放電回路によって選択的放電手段を動作させて、選択メモリセルに接続された２本のビット線の何れか一方のビット線を含む１本以上の隣接するビット線を選択的に放電し、上記プリチャージ回路によって選択的プリチャージ手段を動作させて、上記選択メモリセルに接続された２本のビット線のうち他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧を印加するので、選択メモリセルの閾値が高く、非選択メモリセルの閾値が低い場合に、上記選択メモリセルのドレインからの非選択メモリセルを介した電流リークを防止できる。したがって、正常な読み出しを行うことができるのである。
【００４４】
尚、上記選択メモリセルの閾値が低く、非選択メモリセルの閾値が低い場合には、上記選択メモリセルに接続された２本のビット線のうち上記他方のビット線のプリチャージ電位が上記一方の放電されているビット線によって１/３にまで引き下げられるので、上記選択メモリセルのドレイン電位に対する上記プリチャージ電圧印加ビット線からの電荷チャージの影響はない。したがって、正常な読み出しを行うことができる。
【００４５】
すなわち、この発明によれば、仮想グランド方式による不揮発半導体記憶装置の読み出し時における上記選択メモリセルに対するワード線を共有する隣接オンセルの影響をなくし、読み出しマージンを向上させることができるのである。
【００４６】
さらに、上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線を、上記他方のビット線を含む隣接する複数のビット線における中央の１本のビット線としたので、上記プリチャージ電圧印加ビット線が上記中央よりも上記選択メモリセルの反対側に在る場合のように、上記選択メモリセルの閾値が高い場合のドレイン電位が、上記プリチャージ電圧印加ビット線から放電ビット線への非選択メモリセルを介した電流リークの影響を受けることはない。また、上記中央よりも上記選択メモリセル側に在る場合のように、上記選択メモリセルの閾値が低い場合のドレイン電位が、上記プリチャージ電圧印加ビット線からの非選択メモリセルを介した電荷チャージの影饗を受けることはない。
【００４７】
したがって、上記選択メモリセルの読み出しを安定して精度良く行うことができる。
【００４８】
また、上記第１の発明の不揮発性半導体記憶装置は、上記全ビットプリチャージ手段,選択的プリチャージ手段および選択的放電手段を各ビット線に接続された複数のトランジスタで構成し、上記プリチャージ回路および放電回路を上記各手段を構成するトランジスタのゲートに制御信号を供給するように成せば、上記各手段を同じトランジスタの配列で構成することができ、面積の低減を図ることができる。さらに、上記ビット線に対する選択的放電やプリチャージ電圧の選択的印加をビット線単位で行うことができるので、上記放電ビット線の本数や非放電ビット線の本数や上記プリチャージ電圧印加ビット線の位置の変更を、上記プリチャージ回路あるいは放電回路の変更のみで容易に行うことができる。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体記憶装置におけるブロック図である。
【図２】 図１におけるプリチャージ回路のブロック図である。
【図３】 図１における放電トランジスタ選択回路のブロック図である。
【図４】 図２に示すプリチャージ回路の動作タイミングチャートである。
【図５】 図３に示す放電トランジスタ選択回路の動作タイミングチャートである。
【図６】 読み出し時に各ビット線に印加される電圧パターンを示す図である。
【図７】 従来の半導体記憶装置におけるブロック図である。
【図８】 図７とは異なる従来の半導体記憶装置のブロック図である。
【符号の説明】
４１…センスアンプ回路、
４２…スイッチング回路、
４３…全ビットプリチャージ回路、
４４…選択的放電回路、
４５…選択的プリチャージ回路、
４６…プリチャージ回路、
４７…放電トランジスタ選択回路、
４８…オアゲート、
４９…アンドゲート、
５０…ノットゲート、
ＭＣ…メモリセル、
ＢＬ…ビット線、
Ｔ,Ｔ１,Ｔ２…トランジスタ、
ＤＦＦ…フリップフロップ、
ＢＵＦ…バッファ回路。
Claims (3)
- マトリックス状に配列された複数の不揮発性メモリセルと、各不揮発性メモリセルに接続されたビット線およびワード線を有すると共に、上記ワード線の延在方向に隣接する上記不揮発性メモリセルが１本のビット線を共有している不揮発性半導体記憶装置において、
総てのビット線を充電する全ビットプリチャージ手段と、
選択された不揮発性メモリセルに接続された２本のビット線のうち何れか一方のビット線を含む１本以上の隣接するビット線を選択的に放電する選択的放電手段と、
上記選択された不揮発性メモリセルに接続された２本のビット線のうち他方のビット線に隣接する１本以上のビット線の何れかに選択的にプリチャージ電圧を印加する選択的プリチャージ手段と、
総てのビット線を充電する全ビットプリチャージ時には上記全ビットプリチャージ手段を動作させる一方、読み出し動作時には上記選択的プリチャージ手段を動作させるプリチャージ回路と、
上記読み出し動作時に上記選択的放電手段を動作させる放電回路を備え、
上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線は、上記他方のビット線を含む隣接する複数のビット線における中央の１本のビット線であることを特徴とする不揮発性半導体記憶装置。 - 請求項１に記載の不揮発性半導体記憶装置において、
上記選択的放電手段が選択的に放電するビット線の本数は３本であり、
上記選択的プリチャージ手段がプリチャージ電圧を印加するビット線を中央とする上記複数のビット線の本数は５本であることを特徴とする不揮発性半導体記憶装置。 - 請求項１あるいは請求項２に記載の不揮発性半導体記憶装置において、
上記全ビットプリチャージ手段 , 選択的プリチャージ手段および選択的放電手段は、各ビット線にソースあるいはドレインが接続された複数のトランジスタで構成されており、
上記プリチャージ回路は、上記全ビットプリチャージ手段および選択的プリチャージ手段を構成するトランジスタのゲートに制御信号を供給するようになっており、
上記放電回路は、上記選択的放電手段を構成するトランジスタのゲートに制御信号を供給するようになっていることを特徴とする不揮発性半導体記憶装置。
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