JP5314943B2 - 半導体装置及びデータ読み出し方法 - Google Patents

Description

本発明は、半導体メモリを備えた半導体装置に関し、特に、半導体メモリからデータを読み出すための機構を備えた半導体装置に関する。

半導体メモリには、メモリセルに書き込まれたデータを読み出すために電流センスを行うものがある。そのために、半導体メモリは、メモリセルに接続されるビット線に電圧を印加するとともにビット線を流れる電流の電流−電圧変換を行うカスコード回路と、センスアンプと、を備えている。

半導体メモリの一種であるＮＯＲ型の不揮発性メモリの場合、ビット線によりメモリセルのドレイン端子に所定の電圧が印加され、ソース端子が接地され、ワード線によりゲート端子にハイレベルの電圧が印加されると、メモリセルに書き込まれたデータに応じてビット線に電流が流れる。ビット線を流れる電流は、カスコード回路で電流−電圧変換された後に、センスアンプで所定の比較電圧と比較される。比較電圧よりも高電圧か低電圧かによりメモリセルに書き込まれたデータの値（「０」又は「１」）を検知する。

カスコード回路は、ビット線に電圧を印加するセンス電圧印加回路とビット線に流れる電流を電圧に変換する電流−電圧変換回路とを備える。センス電圧印加回路は、オペアンプとトランジスタとで構成される。トランジスタのソース端子には電源電圧が印加され、ドレイン端子がビット線に接続される。ゲート端子には、オペアンプの出力端子が接続される。オペアンプは正入力端子がビット線に接続され、負入力端子に読み出しに必要な基準電圧と同じ電圧が入力される。このような構成により、基準電圧がビット線に印加される。

ビット線の電圧は、センス電圧印加回路のトランジスタとメモリセルとの電流比が反映されるために、基準電圧よりも若干低下する。従来は、ワード線によりメモリセルのゲート端子にハイレベルの電圧が印加されるまでビット線に電流が流れないために、ビット線は、センス電圧印加回路のトランジスタにより基準電圧まで充電される。

１つのメモリセルからデータを読み出すときに、当該メモリセルに関連しないビット線は、フローティングになる。フローティングなビット線は、当該メモリセルに関連するビット線との間で、カップリングにより干渉を受ける。データの読み出し時には、センスアンプで検知中に、フローティングなビット線が他のビット線に干渉を与える。これにより当該ビット線にノイズが発生する。センスアンプは、ノイズによりセンシング動作に誤動作が発生することがあるために、ノイズがなくなるまで待つ必要がある。そのために、高速に読み出し動作を行うことができない。
読み出し速度を高速に行うために、特許文献１、２のような発明が提案されている。

特許文献１には、ビット線をメモリセル側とセンスアンプ側に分けるスイッチを備えた半導体メモリが記載されている。読み出し時に、メモリセル側のビット線にセンスアンプ側のビット線よりも低い電圧を印加する。スイッチが閉状態になって、メモリセル側とセンスアンプ側との各ビット線が接続されると、ディスチャージが高速に行われる。これによりメモリセルからのデータの読み出しを高速にする。
特許文献２には、読み出し前にビット線に予め第２の電流を流し、読み出し時に第２の電流よりも大きい第１の電流を流すことが記載されている。これにより高速な読み出し動作を実現している。
特開平７−１４１８９０号公報 特開２００２−２６９９９１号公報

特許文献１、２では、上記のようなビット線に発生するノイズについての考慮が為されていない。そのために、特許文献１、２では上記の問題の解決にならない。
また、センス電圧印加回路のトランジスタは、例えばオペアンプからの帰還電圧の応答の遅れにより、いわゆるオーバーシュートが発生して基準電圧以上の電圧をビット線に印加してしまうことがある。この場合、メモリセルのゲート端子にハイレベルの電圧が印加されるまで、ビット線に印加される電圧が基準電圧に戻らない。特に、オペアンプがメモリセルアレイの外側に配置される場合、配線長が長く時定数の大きなビット線との距離が大きくなり、オーバーシュートが大きくなる。このような現象も、読み出し動作の高速化を妨げる要因になる。

本発明は、このような問題に鑑みて、ビット線に発生するノイズに関係なく高速にメモリセルからのデータの読み出しが可能なセンシング技術を提供することを主たる課題とする。

以上の課題を解決する本発明の半導体装置は、少なくとも２値を取り得るデータが記録されたメモリセルと、前記メモリセルに接続されるビット線に、前記データの読み出しに必要な基準電圧と前記基準電圧未満の第１電圧とのいずれかを印加するセンス電圧印加回路と、読み出し時に前記ビット線を流れる電流を電圧に変換する電流−電圧変換回路と、前記電流−電圧変換回路で変換された電圧を所定の比較電圧と比較して、前記メモリセルに記録されたデータの値を判定するセンス回路と、を備えている。前記センス電圧印加回路は、前記センス回路による前記比較に先だって前記第１電圧を前記ビット線に印加し、前記比較の間、前記第１電圧に代えて前記基準電圧を前記ビット線に印加する。

本発明の半導体装置は、読み出しに先だって、読み出しに必要な基準電圧未満の第１電圧がビット線に印加される。予め第１電圧を印加するために、基準電圧に代わった場合のフローティングなビット線からの干渉が少なく済む。そのために、読み出すメモリセルが接続されたビット線に発生するノイズが抑制される。また、オーバーシュートが抑制されるためにビット線に基準電圧以上の電圧が印加されることもない。これにより、ノイズが収まるのを待つことなくセンシング動作を行えるので、読み出し動作を高速化できる。
なお、メモリセルは、不揮発性、揮発性、或いは書き換えが可能か否かを問わないが電流センスによりデータが読み出されるようになっている。
また、前記センス電圧印加回路は、例えば、前記メモリセルがアレイ状に構成されたメモリセルアレイの外に配置される。

本発明の半導体装置は、例えば、前記センス電圧印加回路に前記第１電圧を出力させるための第１制御信号及び前記基準電圧を出力させるための第２制御信号を生成する制御部を更に備えていてもよい。この場合、前記センス電圧印加回路は、例えば、前記第１制御信号が入力されると前記第１電圧を出力し、前記第２制御信号が入力されると前記基準電圧を出力する電圧生成部を有する。
前記電圧生成部は、例えば、入力される電圧と同じ電圧を出力可能な定電圧源と、前記第１制御信号により前記第１電圧を前記定電圧源に入力し、前記第２制御信号により前記基準電圧を前記定電圧源に入力する切替器とを有する構成であってもよい。
また、前記電圧生成部は、例えば、前記第１電圧を出力可能な第１定電圧源と、前記基準電圧を出力可能な第２定電圧源と、を備えた構成であってもよい。このような構成では、例えば、前記第１制御信号により前記第１定電圧源が活性化され、前記第２制御信号により前記第２定電圧源が活性化されて、活性化された方から前記ビット線に電圧が印加される。なお、前記第１電圧を出力可能な第１定電圧源を電圧生成部の外に設けた構成であってもよい。このような構成では、前記電圧生成部が、例えば、前記第１制御信号が入力されると、前記第１定電圧源から前記第１電圧を取得してこれを出力し、前記第２制御信号が入力されると、前記第２定電圧源から前記基準電圧を出力する。

本発明のデータの読み出し方法は、少なくとも２値を取り得るデータが記録されたメモリセルと、このメモリセルから前記データを読み出す読出回路と、を備えた装置により実行される方法である。前記読出回路が、前記メモリセルに接続されたビット線に、読み出しに先立って、読み出しに必要な基準電圧未満の第１電圧を印加する段階と、読み出し時に、前記ビット線に、前記第１電圧に代えて前記基準電圧を印加する段階と、前記基準電圧を印加しているときの前記ビット線に流れる電流を用いて電圧を生成する段階と、前記ビット線を流れる電流から生成された前記電圧を、所定の比較電圧と比較して、前記メモリセルに記録されたデータの値を判定する段階と、を含む。
第１電圧は、例えば前記装置の起動時または前記装置起動後の所定間欠動作時に前記第１電圧を印加される。
基準電圧は、例えば前記装置の外部アクセスコマンドであるリードコマンド入力時に前記基準電圧を印加される。この場合、第１電圧は、前記装置の外部アクセスコマンドであるアクティブコマンド入力時に、前記リードコマンドと連動して印加される。

以上のような本発明により、読み出しに先立って第１電圧をビット線に印加するために、読み出し時に基準電圧をビット線に印加してもフローティングなビット線からのノイズの影響を抑制することができる。そのために、ノイズが収まるのを待つことなくセンシング動作を行えるので、読み出し動作を高速化できる。更に、オーバーシュートを抑制できるので、読み出し動作を高速化できる。また、オーバーシュートを抑制することにより、不揮発性メモリセルのビット線に与えられる電圧によるドレインディスターブ現象を抑制し、メモリセルに書き込まれたデータの変化（劣化）を抑制できる。

以下、図面を参照して本発明の実施形態を説明する。

図１は、本発明の半導体装置の一実施形態である半導体メモリ装置の構成図である。
この半導体メモリ装置１は、アレイ状に配置されたメモリセル１１を有するメモリセルアレイ１０と、メモリセル１１からデータを読み出すための読出回路２０とを備えている。読出回路２０は、メモリセルアレイ１０の外側に配置される。メモリセルアレイ１０と読出回路２０とは、データバスＢで接続されている。読出回路２０により読み出されたデータは、半導体メモリ装置１外部の図示しない外部装置に出力される。なお、半導体メモリ装置１は、メモリセル１１にデータを書き込むための書込回路などの周辺回路を備えているが、本発明に直接関連するものではないので、その図示及び説明を省略する。

メモリセルアレイ１０は、この実施形態ではＮＯＲ型不揮発性メモリであり、ビット線間にメモリセルがラダー接続されて、バーチャルグラウンド方式でメモリアクセスされる。各メモリセル１１には、「１」及び「０」の少なくとも２値を取り得るデータが書き込み及び読み出し可能になっているメモリセル１１が縦横に並んで配置される。行方向に並んだメモリセル１１のゲート端子が共通のワード線ＷＬで接続され、列方向に並んだメモリセル１１のソース端子及びドレイン端子がそれぞれ共通のビット線ＢＬで接続される。ワード線ＷＬ及びビット線ＢＬに印加される電圧により、メモリセル１１にデータの書き込み及び読み出しが行われる。ワード線ＷＬには、図示しないロウデコーダなどの周辺回路から電圧が印加される。ビット線ＢＬには、読出回路２０から、データバスＢを介して電圧が印加される。
例えば、メモリセル１１からデータを読み出すときには、当該メモリセル１１に接続されたワード線ＷＬにハイレベルの電圧が印加され、当該メモリセル１１に接続される２本のビット線の一方にハイレベルの電圧、他方に接地電圧が印加される。

ビット線ＢＬは、複数設けられるが、読み出し及び書き込み時には、対象となるメモリセル１１に接続されるビット線ＢＬがデータバスＢに接続され、それ以外のビット線ＢＬはフローティングになる。そのために、ビット線ＢＬとデータバスＢとの間には、図示しないスイッチ素子が設けられる。

なお、メモリセルアレイ１０は、ＮＯＲ型不揮発性メモリに限らず、電流センスによりデータが読み出される半導体メモリであれば、揮発性、不揮発性、書き換えの可否を問わない。

読出回路２０は、基準電圧生成回路２１、カスコード回路２２、制御回路２３、及びセンスアンプ２４を備えている。

基準電圧生成回路２１は、データバスＢを介してビット線ＢＬに印加される電圧を生成する。基準電圧生成回路２１では、メモリセル１１からデータを読み出すのに必要な基準電圧Ｖrefと、基準電圧Ｖrefよりも低い第１電圧Ｖ１とを生成する。これらの電圧は、カスコード回路２２に送られる。また、基準電圧生成回路２１では、センスアンプ２４で用いられる比較電圧ＶＣも生成する。

カスコード回路２２は、基準電圧生成回路２１で生成された基準電圧Ｖref及び第１電圧Ｖ１をデータバスＢを介してビット線ＢＬに印加するためのセンス電圧印加回路を備える。また、カスコード回路２２はメモリセルアレイ１０の外側に配置され、基準電圧Ｖrefが印加される、非常に長く寄生時定数の大きなビット線ＢＬから遠く離れている。カスコード回路２２は、読み出しに先だって第１電圧Ｖ１をビット線ＢＬに印加し、読み出し時に、第１電圧Ｖ１に代えて基準電圧Ｖrefを印加する。
また、カスコード回路２２は、メモリセル１１からのデータの読み出し時に、ビット線ＢＬを流れる電流を電圧に変換する電流−電圧変換回路を備えている。

制御回路２３は、第１電圧Ｖ１を出力させるための第１制御信号Ｃ１及び基準電圧Ｖrefを出力させるための第２制御信号Ｃ２をカスコード回路２２に入力する。

センスアンプ２４は、カスコード回路２２の電流−電圧変換回路でビット線ＢＬを流れる電流から変換された電圧を、基準電圧生成回路２１から送られる比較電圧ＶＣと比較して、メモリセル１１に書き込まれたデータの値を判定する。判定結果が、メモリセル１１から読み出されたデータとして外部装置に送られる。

図２は、第１制御信号Ｃ１及び第２制御信号Ｃ２の例示図である。図２からわかるように制御回路２３は、センスアンプ２４によるセンシング期間が始まる前に第１制御信号Ｃ１をカスコード回路２２に入力し、センシング期間のみ第２制御信号Ｃ２をカスコード回路２２に入力する。第１、第２制御信号Ｃ１、Ｃ２がこのようなタイミングで入力されるので、カスコード回路２２は、読み出しに先だつアクティブコマンドに対応して第１電圧Ｖ１をビット線ＢＬに印加し、リードコマンドに対応する読み出し時に、第１電圧Ｖ１に代えて基準電圧Ｖrefを印加することができる。センシングは、ワード線ＷＬがハイレベルのときに行われる。第１制御信号Ｃ１は、例えばアクティブコマンドに依存する。第２制御信号Ｃ２は、例えばリードコマンドに依存する。
なお、第１制御信号Ｃ１（図２の最初のパルス波形）は、センシング期間以外にも、動作する。例えば、半導体装置のパワーオンリセット期間や、その後の所定期間の間欠的なパルス動作を行ってもよい。
但し、この場合、第１制御信号Ｃ１と第２制御信号Ｃ２とは連動しない。
パワーオンリセット期間には、メモリセル１１からデータを読み出す要求が外部からある場合でも、カスコード回路２２がビット線を第１電圧Ｖ１に設定する。間欠的なパルス動作は、メモリセル１１へのアクセス頻度に応じて実施される。
間欠的なパルス動作により、ビット線ＢＬが第１電圧Ｖ１に設定された後、一定の時間メモリセル１１からデータを読み出す要求がなされなかった場合（即ちアイドル期間が長い場合）にも、ビット線ＢＬに接続されるメモリセル１１のドレインによるジャンクションリーク等によりビット線ＢＬの電圧が第１電圧Ｖ１より低下することを防止することができる。

センシング期間後、カスコード回路２２がビット線を第１電圧Ｖ１に再設定する。例えば、メモリセル１１に記憶されたデータに応じて放電したビット線ＢＬの第１電圧Ｖ１への再充電と、放電しなかったビット線ＢＬの基準電圧Ｖrefから第１電圧Ｖ１へのイコライズを行う。これにより、連続してメモリセル１１からデータを読み出す場合、２回目以降のセンシング期間のメモリセル１１からの正常な読み出しが実現できる。この場合の再設定は、例えば半導体メモリ装置１の内部で自動生成されるアドレス遷移検出信号（ＡＴＤ）に対応させる。これ以外に、再設定は、半導体メモリ装置１の外部からのプリチャージコマンドに対応させてもよく、また、半導体メモリ装置１の内部で自動生成されるオートプリチャージ信号に対応させてもよい。ここで、アクティブコマンド、リードコマンド、プリチャージコマンドは、ＳＤＲＡＭ等で標準の同期式メモリのアクセス方法である。

図３は、カスコード回路２２の具体的な回路構成の一例を示す回路図である。
カスコード回路２２は、上述の通り、電流−電圧変換回路とセンス電圧印加回路とを備えている。図３では、Ｐチャネルのトランジスタ２２１、２２３、抵抗２２２、及びオペアンプ２２４で電流−電圧変換回路を構成している。また、トランジスタ２２３、２２５、２２６及びオペアンプ２２４でセンス電圧印加回路を構成している。

電流−電圧変換回路は、カレントミラーの構成であり、トランジスタ２２３に流れる電流と同じ電流がトランジスタ２２１にも流れるようになっている。トランジスタ２２１に流れる電流は、抵抗２２２により電圧に変換されてセンスアンプ２４に送られる。トランジスタ２２３に流れる電流はデータバスＢを介してビット線ＢＬに流れる電流と同じであるので、上記の構成により、電流−電圧変換回路によりビット線ＢＬに流れる電流に相当する電圧が得られる。

センス電圧印加回路は、オペアンプ２２４の正入力端子に印加される電圧と同じ電圧がトランジスタ２２３のドレイン端子から出力される定電圧源になっている。オペアンプ２２４の負入力端子には、トランジスタ２２３のドレイン端子が接続される。オペアンプ２２４の正入力端子には、並列接続された２つのトランジスタ２２５、２２６のドレイン端子が接続される。オペアンプ２２４の出力端子は、トランジスタ２２３のゲート端子に接続される。
トランジスタ２２５は、ソース端子に第１電圧Ｖ１が印加され、ゲート端子に第１制御信号Ｃ１が印加される。第１制御信号Ｃ１がハイレベルになると、トランジスタ２２５が導通して、第１電圧Ｖ１がオペアンプ２２４の正入力端子に印加される。
トランジスタ２２６は、ソース端子に基準電圧Ｖrefが印加され、ゲート端子に第２制御信号Ｃ２が印加される。第２制御信号Ｃ２がハイレベルになると、トランジスタ２２６が導通して、基準電圧Ｖrefがオペアンプ２２４の正入力端子に印加される。

このような構成のカスコード回路２２では、図２に示すような第１制御信号Ｃ１及び第２制御信号Ｃ２が制御回路２３から入力され、第１電圧Ｖ１及び基準電圧Ｖrefが基準電圧生成回路２１から入力されることで、センシング期間に先だって、第１電圧Ｖ１をオペアンプ２２４に入力する。これにより、データバスＢを介して、ビット線ＢＬには、第１電圧Ｖ１が印加される。
次いで、センシング期間に、第１電圧Ｖ１に代えて基準電圧Ｖrefがオペアンプ２２４に入力される。これにより、データバスＢを介して、ビット線ＢＬには、基準電圧Ｖrefが印加される。
このように、トランジスタ２２５、２２６は、第１制御信号Ｃ１により第１電圧Ｖ１をオペアンプ２２４に入力し、第２制御信号Ｃ２により基準電圧Ｖrefをオペアンプ２２４に入力する切替器として作用する。

図４は、カスコード回路２２の具体的な回路構成の他の一例を示す回路図である。
このカスコード回路２２は、トランジスタ２２１、２２３、抵抗２２２、及びオペアンプ２２７、２２８で電流−電圧変換回路を構成している。また、トランジスタ２２３及びオペアンプ２２７、２２８でセンス電圧印加回路を構成している。
電流−電圧変換回路は、２つのオペアンプ２２７、２２８を用いる点で図３の例と異なる。しかし、オペアンプ２２７、２２８は、後述のように、第１制御信号Ｃ１及び第２制御信号Ｃ２により一方のみが活性化される構成になっている。そのために、図３の例と同じ動作を行う。よって、電流−電圧変換回路の説明は省略する。

このカスコード回路２２のオペアンプ２２７、２２８は、以下のような特徴を有している。
オペアンプ２２７は、正入力端子に基準電圧Ｖrefが入力され、負入力端子がトランジスタ２２３のドレイン端子に接続される。また、オペアンプ２２７には、第２制御信号Ｃ２が入力される制御端子が設けられる。第２制御信号Ｃ２により、オペアンプ２２７は、活性化、或いは非活性化される。
オペアンプ２２８は、正入力端子に第１電圧Ｖ１が入力され、負入力端子がトランジスタ２２３のドレイン端子に接続される。また、オペアンプ２２８には、第１制御信号Ｃ１が入力される制御端子が設けられる。第１制御信号Ｃ１により、オペアンプ２２８は、活性化、或いは非活性化される。
活性化された方のオペアンプとトランジスタ２２３により、活性化された方のオペアンプの正入力端子に印加される電圧と同じ電圧がトランジスタ２２３のドレイン端子から出力される定電圧源になっている。つまり、オペアンプ２２７とトランジスタ２２３による定電圧源と、オペアンプ２２８とトランジスタ２２３による定電圧源とを備えた構成である。

このような構成のカスコード回路２２では、図２に示すような第１制御信号Ｃ１及び第２制御信号Ｃ２が制御回路２３から入力され、第１電圧Ｖ１及び基準電圧Ｖrefが基準電圧生成回路２１から入力されることで、センシング期間に先だって、第１電圧Ｖ１をオペアンプ２２８に入力する。これにより、データバスＢを介して、ビット線ＢＬには、第１電圧Ｖ１と同じ電圧が印加される。
次いで、センシング期間に、第１電圧Ｖ１に代えて基準電圧Ｖrefがオペアンプ２２７に入力される。これにより、データバスＢを介して、ビット線ＢＬには、基準電圧Ｖrefと同じ電圧が印加される。

図３、４のような構成のカスコード回路２２では、センシング期間に先立って、第１電圧Ｖ１でビット線ＢＬをプリチャージする。フローティングなビット線は、第１電圧Ｖ１が印加されるビット線によりカップリングを受けるが、センシング期間までには収束する。センシング期間になると、第１電圧Ｖ１に代えて基準電圧Ｖrefがビット線ＢＬに印加される。フローティングなビット線は、基準電圧Ｖrefと第１電圧Ｖ１との差のカップリングを受けるが、その差が小さいために実質的に変動しない。これにより、データバスＢには、メモリセル電流のみが流れ、従来よりも高速なセンシング動作が実現される。更に、オーバーシュートを抑制することにより、不揮発性メモリセルのビット線に供給される電圧によるドレインディスターブ現象を抑制し、メモリセルに書き込まれたデータの変化（劣化）を抑制できる。オペアンプからの帰還電圧の応答の遅れなどにより、基準電圧Ｖref以上の電圧をビット線に印加してしまうことがないからである。不揮発性メモリセルの場合、ビット線に基準電圧Ｖref以上の電圧を印加すると、そのビット線に接続されるメモリセルが、弱いプログラム状態のストレス電圧の環境となる。特に選択ワード線に接続されたメモリセルが、最も厳しいストレス電圧の環境である。しかしカスコード回路２２により、このようなストレス電圧の環境の発生を防止可能である。

図５は、複数のメモリセルアレイ１０のビット線ＢＬに、第１電圧Ｖ１及び基準電圧Ｖrefを印加するカスコード回路２２及び定電圧源３０を説明するための構成図である。
カスコード回路２２は複数設けられている。カスコード回路２２は、それぞれ異なるデータバスＢを介して異なるメモリセルアレイ１０のビット線ＢＬに接続されている。定電圧源３０は、各カスコード回路２２に第１電圧Ｖ１を供給する回路である。このような構成により、複数のメモリセルアレイ１０のメモリセル１１からデータを読み出し可能になる。

各カスコード回路２２の電流−電圧変換回路は、トランジスタ２２１、２２３、抵抗２２２、及びオペアンプ２２７により構成される。オペアンプ２２７は、図４の例と同様に、第２制御信号Ｃ２により活性化される。活性化時の動作は、図３の例と同じ動作を行う。電流−電圧変換回路の説明は省略する。

各カスコード回路２２のセンス電圧印加回路は、トランジスタ２２３、２２９、２３０、オペアンプ２２７、及び定電圧源３０により構成される。トランジスタ２２３及びオペアンプ２２７の構成及び動作は、図４と同じなので説明を省略する。
各カスコード回路２２のセンス電圧印加回路は、従来にはないトランジスタ２２９、２３０を備えている。トランジスタ２２９は、第１制御信号Ｃ１により導通、非導通が制御される。トランジスタ２２９が導通状態のときに、定電圧源３０から、第１電圧Ｖ１が入力される。トランジスタ２３０は、どのカスコード回路２２からデータバスに第１電圧Ｖ１又は基準電圧Ｖrefが印加されるかを決める第３制御信号Ｃ３により導通、非導通が制御される。第３制御信号Ｃ３は、例えば制御回路２３から入力される。

定電圧源３０は、オペアンプ３１及びＰチャネルのトランジスタ３２を備えている。オペアンプ３１の正入力端子には、第１電圧Ｖ１が入力される。オペアンプ３１の負入力端子は、トランジスタ３２のドレイン端子が接続される。また、オペアンプ３１には第１制御信号Ｃ１が入力される。オペアンプ３１は、第１制御信号Ｃ１により、活性化される。オペアンプ３１の出力端子は、トランジスタ３２のゲート端子に入力される。トランジスタ３２のドレイン端子は、トランジスタ２２９のソース端子に接続される。定電圧源３０は、複数のカスコード回路２２に第１電圧を供給するために、カスコード回路２２の数に応じた駆動力を有している。

定電圧源３０は、オペアンプ３１に第１電圧Ｖ１が入力され、第１制御信号Ｃ１によりオペアンプ３１が活性化されると、第１電圧Ｖ１と同じ電圧を出力する。カスコード回路２２では、第１制御信号Ｃ１、第２制御信号Ｃ２、及び第３制御信号Ｃ３により、トランジスタ２２９、２３０が導通状態でオペアンプ２２７が非活性化されると、第１電圧Ｖ１が、データバスＢを介してメモリセルアレイ１０のビット線ＢＬに印加される。トランジスタ２３０が導通状態、トランジスタ２２９が非導通状態、オペアンプ２２７が活性化されると、基準電圧ＶrefがデータバスＢを介してメモリセルアレイ１０のビット線ＢＬに印加される。トランジスタ２２９は、Ｐチャネルのトランジスタであってもよい。この場合、そのゲート電極には、第１制御信号Ｃ１の反転信号が入力される。

この場合も、図３、図４のカスコード回路２２を用いた場合と同様の効果が得られる。また、図３、図４のカスコード回路と比べて、定電圧源３０を外部に備える分だけ構成を小さくできる。更に、第１制御信号Ｃ１によりトランジスタ２２９を制御することにより、データバス間の干渉による誤動作を防止可能である。

本実施形態の半導体メモリ装置の構成図である。 第１制御信号及び第２制御信号の例示図である。 カスコード回路の具体的な回路構成の一例を示す回路図である。 カスコード回路の具体的な回路構成の他の一例を示す回路図である。 複数のメモリセルアレイのビット線に、第１電圧及び基準電圧を印加するカスコード回路及び定電圧源を説明するための構成図である。

符号の説明

１…半導体メモリ装置、１０…メモリセルアレイ、１１…メモリセル、２０…読出回路、２１…基準電圧生成回路、２２…カスコード回路、２３…制御回路、２４…センスアンプ、２２１，２２３，２２５，２２６，２２９，２３０，３２…トランジスタ、２２２…抵抗、２２４，２２７，２２８，３１…オペアンプ、３０…定電圧源

Claims (10)

1. 少なくとも２値を取り得るデータが記録されたメモリセルと、
   前記メモリセルに接続されるビット線に、前記データの読み出しに必要な基準電圧と前記基準電圧未満の第１電圧とのいずれかを印加するセンス電圧印加回路と、
   読み出し時に前記ビット線を流れる電流を電圧に変換する電流−電圧変換回路と、
   前記電流−電圧変換回路で変換された電圧を所定の比較電圧と比較して、前記メモリセルに記録されたデータの値を判定するセンス回路と、を備えており、
   前記センス電圧印加回路は、前記センス回路による前記比較に先だって前記第１電圧を前記ビット線に印加し、前記比較の間、前記第１電圧に代えて前記基準電圧を前記ビット線に印加する、
   半導体装置。
2. 前記センス電圧印加回路は、前記メモリセルがアレイ状に構成されたメモリセルアレイの外に配置される、
   請求項１記載の半導体装置。
3. 前記センス電圧印加回路に前記第１電圧を出力させるための第１制御信号及び前記基準電圧を出力させるための第２制御信号を生成する制御部を更に備えており、
   前記センス電圧印加回路は、前記第１制御信号が入力されると前記第１電圧を出力し、前記第２制御信号が入力されると前記基準電圧を出力する電圧生成部を有している、
   請求項１記載の半導体装置。
4. 前記電圧生成部は、
   入力される電圧と同じ電圧を出力可能な定電圧源と、
   前記第１制御信号により前記第１電圧を前記定電圧源に入力し、前記第２制御信号により前記基準電圧を前記定電圧源に入力する切替器とを有している、
   請求項２又は３記載の半導体装置。
5. 前記電圧生成部は、
   前記第１電圧を出力可能な第１定電圧源と、
   前記基準電圧を出力可能な第２定電圧源と、を備えており、
   前記第１制御信号により前記第１定電圧源が活性化され、前記第２制御信号により前記第２定電圧源が活性化されて、活性化された方から前記ビット線に電圧が印加される、
   請求項２又は３記載の半導体装置。
6. 前記第１電圧を出力可能な第１定電圧源を更に備えており、
   前記電圧生成部は、前記基準電圧を出力可能な第２定電圧源を備えており、
   前記電圧生成部は、前記第１制御信号が入力されると、前記第１定電圧源から前記第１電圧を取得してこれを出力し、前記第２制御信号が入力されると、前記第２定電圧源から前記基準電圧を出力する、
   請求項２又は３記載の半導体装置。
7. 少なくとも２値を取り得るデータが記録されたメモリセルと、このメモリセルから前記データを読み出す読出回路と、を備えた装置により実行される方法であって、
   前記読出回路が、
   前記メモリセルに接続されたビット線に、読み出しに先立って、読み出しに必要な基準電圧未満の第１電圧を印加する段階と、
   読み出し時に、前記ビット線に、前記第１電圧に代えて前記基準電圧を印加する段階と、前記基準電圧を印加しているときの前記ビット線に流れる電流を用いて電圧を生成する段階と、
   前記ビット線を流れる電流から生成された前記電圧を、所定の比較電圧と比較して、前記メモリセルに記録されたデータの値を判定する段階と、を含む、
   データ読み出し方法。
8. 前記読出回路が、
   前記装置の起動時または前記装置起動後の所定間欠動作時に前記第１電圧を印加する、
   請求項７記載のデータ読み出し方法。
9. 前記読出回路が、
   前記装置の外部アクセスコマンドであるリードコマンド入力時に前記基準電圧を印加する、
   請求項７記載のデータ読み出し方法。
10. 前記読出回路が、
    前記装置の外部アクセスコマンドであるアクティブコマンド入力時に前記第１電圧を印加する、
    請求項７記載のデータ読み出し方法。

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