KR100453104B1 - 선택 메모리 셀을 정확하게 독출할 수 있는 비휘발성반도체 기억장치 및 그 독출 방법 - Google Patents

Abstract

워드선을 공유하는 비선택 메모리셀의 문턱치가 낮은 경우에도 선택 메모리셀의 독출을 정확하게 행한다. 방전 트랜지스터 선택회로(47)는, 메모리셀(MC12)을 독출할 때, 메모리셀(MC12)에 접속된 비트선(BL2) 및 상기 비트선(BL2)과 인접하는 2개의 비트선(BL0,BL1)을 선택적으로 방전한다. 프리챠지 회로(46)는, 메모리셀(MC12)에 접속된 비트선(BL3) 및 상기 비트선(BL3)과 인접하는 4개의 비트선을 포함하는 5개의 비트선중에, 중앙의 비트선을 프리챠지 전압으로 고정하는 한편, 나머지의 비트선을 프리챠지 전압으로 플로팅상태로 한다. 이에 의해, 선택 메모리셀(MC12)의 문턱치가 높은 경우에 비선택 메모리셀(MC)을 통해 전류가 누설되어 비트선(BL3)의 전위가 저하하는 것을 방지하여, ON상태로 오판단되지 않도록 한다.

Description

선택 메모리 셀을 정확하게 독출할 수 있는 비휘발성 반도체 기억장치 및 그 독출 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE CAPABLE OF CORRECTLY READING SELECTED MEMORY CELL AND READ METHOD THEREFOR}

본 발명은, 가상 접지 방식에 의한 비휘발성 반도체 기억장치, 및 그 비휘발성 반도체 기억장치의 독출 방법에 관한 것이다.

종래, 워드선 방향으로부터 비트선 및 가상 GND선으로의 전류의 흐름을 방지하는 것을 목적으로 하는 반도체 기억장치가 공지되어 있다(일본 공개특허공보 평6-68683호). 상기 반도체 기억장치는, 도7에 나타낸 바와 같이, 비트선(1∼4) 및 가상 GND선(5∼9)에 메모리셀 트랜지스터가 어레이 형태로 접속되어 있다. 또한, 비트선 2개(예컨대, 비트선(2,3))를 1블록으로서 각 블록내의 2개의 비트선에 공통으로 금속비트선(10∼12)이 제공되고, Y 게이트(13)와 상기 메모리셀 어레이 사이에는, 각 금속비트선(10∼12)의 각각에 접속된 트랜지스터(14∼16)를 갖는 프리챠지 회로(17)가 배치되어 있다.

또한, 인접하는 2개의 가상 GND선(예컨대 가상 GND선(6,7))을 1블록으로서 각 블록당 1개의 비율로 금속 가상 GND선(18,19)이 제공되고, 각 금속 가상 GND선(18,19)의 각각은 프리챠지 선택회로(20,21)에 접속되어 있다. 또한, 참조부호 22, 23은 비트선 선택선이고, 참조부호 24, 25는 가상 GND선 선택선이고, 참조부호 26은 워드선이다.

상기 구성을 갖는 반도체 기억장치에 있어서, 예컨대, 메모리셀 트랜지스터(27)를 독출하는 경우에는, 워드선(26), 가상 GND선 선택선(24) 및 비트선 선택선(22)의 전압이 Vcc 레벨로 상승한다. 또한, 가상 GND선 선택선(25) 및 비트선 선택선(23)의 전압이 GND 레벨로 내려간다. 이 때, 금속가상 GND선(18)의 전압만이 프리챠지 선택회로(20)에 의해 GND 레벨로 내려가고, 다른 모든 가상 GND선(19)의 전압은 프리챠지 선택회로(21)에 의해 프리챠지 레벨로 설정된다. 이에 의해, 상기 1블록을 구성하고 있는 2개의 가상 GND선(6,7)의 전압만이 GND 레벨로 되고, 다른 가상 GND선(5,8,9)의 전압은 프리챠지 레벨로 된다. 또한, Y게이트(13)에 의해 금속비트선(11)이 선택된다. 이 때, 상기한 바와 같이 비트선 선택선(22)의 전압이 Vcc 레벨이고, 비트선 선택선(23)의 전압이 GND 레벨이다. 그 결과, 트랜지스터(28)가 OFF되고, 트랜지스터(29)가 ON된다. 따라서, 비트선(3)이 트랜지스터(29)를 통해 금속비트선(11)에 접속되어, 선택된 상태로 된다. 상기 동작에 의해, 메모리셀 트랜지스터(27)가 선택상태로 된다.

또한, 비트선 및 가상 GND선으로의 워드선 방향으로부터의 전류의 흐름을 방지하는 다른 반도체 기억장치로서, 도8에 나타낸 바와 같은 것이 있다(일본 공개특허공보 평10-11991호). 상기 반도체 기억장치는, 도8에 나타낸 바와 같이, 메모리셀 트랜지스터(M01∼Mn8)로 이루어지는 NOR형 셀어레이, 선택회로(31), 프리챠지 회로(32), 센스 앰플리파이어(33), 선택회로(34) 및 프리챠지 회로(35) 등으로 개략적으로 구성된다. 또한, 비트선 및 가상 GND선(D1∼D9), 워드선(WD0∼WDn), 비트선 선택 트랜지스터(S1∼S6), 가상 GND선 선택 트랜지스터(S11∼S17), 비트선 선택선(BS0,BS1) 및 가상 GND선 선택선(BS2,BS3)이 제공되고 있다.

또한, 3개의 비트선 선택 트랜지스터(S1∼S3; S4∼S6)로 이루어지는 비트선 선택회로(SEL1, SEL2)는, 4열의 메모리셀 트랜지스터(M)에 접속되어 있고, 비트선 및 가상 GND선(D)을 열단위로 선택한다. 비트선 선택회로(SEL1)를 구성하는 비트선 선택 트랜지스터(S1,S2,S3)중에, 비트선 선택 트랜지스터(S1,S3)의 각 게이트는 비트선 선택선(BS0)에 공통접속되고, 상기 각 소스는 비트선(Y1)을 통해 선택회로(31)에 접속되고, 상기 각 드레인은 비트선 및 가상 GND선(D2,D4)에 접속되어 있다. 또한, 비트선 선택 트랜지스터(S2)의 게이트는 비트선 선택선(BS1)에접속되고, 소스는 비트선(Y1)을 통해 선택회로(31)에 접속되고, 드레인은 비트선 및 가상 GND선(D3)에 접속되어 있다.

상기 구성을 갖는 반도체 기억장치에 있어서, 예컨대, 메모리셀 트랜지스터(M01)를 독출하는 경우에는, 메모리셀 트랜지스터(M01)의 게이트에 접속되어 있는 워드선(WD0), 메모리셀 트랜지스터(M01)의 드레인(또는 소스)에 드레인이 접속된 비트선 선택 트랜지스터(S1)의 게이트에 접속되어 있는 비트선 선택선(BS0), 및 메모리셀 트랜지스터(M01)의 소스(또는 드레인)에 드레인이 접속된 가상 GND선 선택 트랜지스터(S11)의 게이트에 접속되어 있는 가상 GND선 선택선(BS3)의 전압이 Vcc 레벨로 상승하고, 비트선 선택 트랜지스터(S1) 및 가상 GND선 선택 트랜지스터(S11)가 ON된다.

이와 동시에, 비트선 선택선(BS1) 및 가상 GND선 선택선(BS2)의 전압이 GND 레벨로 내려가고, 비트선 선택 트랜지스터(S2,S5) 및 가상 GND선 선택 트랜지스터(S12,S13,S15,S16)가 OFF된다. 또한, 선택회로(31)에 의해, 비트선(Y1)은 센스 앰플리파이어(33)에 접속되고, 비트선(Y2)은 프리챠지 회로(32)에 접속된다. 또한, 선택회로(34)에 의해, 가상 GND선(VG1)이 가상 GND에 접속되고, 가상 GND선(VG2,VG3)은 프리챠지 회로(35)에 접속된다.

따라서, 상기 ON된 비트선 선택 트랜지스터(S1)에 의해, 비트선(Y1)과 비트선 및 가상 GND선(D2)이 접속된다. 또한, ON된 가상 GND선 선택 트랜지스터(S11)에 의해, 가상 GND선(VG1)과 비트선 및 가상 GND선(D1)이 접속된다. 그 결과, 비트선 및 가상 GND선(D1, D2)중, "D2"가 비트선으로 되고, "D1"이 가상 GND선으로 되어,메모리셀 트랜지스터(M01)가 선택된 상태로 된다.

그러나, 상기 종래의 가상 GND 방식에 의한 반도체 기억장치에 있어서는, 메모리셀 트랜지스터(27, M01)와 워드선(WL, WD0)을 공유하는 메모리셀 트랜지스터(30, M04)로부터의 누설 전류에 의한 오독출의 가능성이 있다는 문제가 있다.

우선, 상기 일본 공개특허공보 평6-68683호에 있어서의 반도체 기억장치의 경우에는, 도7에 있어서, 메모리셀 트랜지스터(27)를 선택하는 경우, 가상 GND선 선택선(24)의 전압레벨은 Vcc이기 때문에 가상 GND선(8)의 전압도 프리챠지 레벨(Vpc)로 상승된다. 그 때문에, 메모리셀 트랜지스터(30)가 ON인 경우에는, 메모리셀 트랜지스터(30)를 통해 금속비트선(11)에 여분의 전류가 흘러 들어와, 메모리셀 트랜지스터(27)가 ON인 경우에 있어서의 금속비트선(11)의 전위의 저하를 방해하여, 마치 메모리셀 트랜지스터(27)가 OFF셀인 것처럼 동작할 가능성이 있다.

다음, 상기 일본 공개특허공보 평10-11991호에 있어서의 반도체 기억장치의 경우는, 도8에 있어서, 메모리셀 트랜지스터(M01)를 선택할 때는, 비트선 선택 트랜지스터(S1)가 ON됨과 동시에 비트선 선택 트랜지스터(S3)도 ON된다. 이 경우, 선택워드선(WD0)에 접속된 메모리셀 트랜지스터(M04)가 ON인 경우에는, 비선택 비트선(D5)이 프리챠지 레벨이기 때문에 메모리셀 트랜지스터(M04) 및 비트선 선택 트랜지스터(S3)를 통해 비트선(Y1)에 전류가 흘러 들어와, 상기 메모리셀 트랜지스터(M01)가 ON인 경우에 있어서의 비트선(Y1)의 전위의 저하를 방해하여, 마치 메모리셀 트랜지스터(M01)가 OFF셀인 것처럼 동작할 가능성이 있다.

따라서, 본 발명의 목적은, 선택 메모리셀의 독출을, 상기 선택 메모리셀과 워드선을 공유하는 비선택 메모리셀의 문턱치가 낮은 경우에도 정확하게 행할 수 있는 가상 접지 방식에 의한 비휘발성 반도체 기억장치 및 그 독출 방법을 제공하는 것이다.

상기 목적을 달성하기 위해, 매트릭스 형태로 배열된 복수의 비휘발성 메모리셀, 각 비휘발성 메모리셀에 접속된 비트선 및 워드선을 갖는 동시에, 상기 워드선의 연장방향에 인접하는 상기 비휘발성 메모리셀이 하나의 비트선을 공유하고 있는 비휘발성 반도체 기억장치에 있어서,

모든 비트선을 충전하는 전 비트 프리챠지 수단;

선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 어느 하나의 비트선을 포함하는 하나 이상의 인접하는 비트선을 선택적으로 방전하는 선택적 방전수단;

상기 선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 타방의 비트선에 인접하는 1개 이상의 비트선중 어느 하나에 선택적으로 프리챠지 전압을 인가하는 선택적 프리챠지 수단;

모든 비트선을 충전하는 전 비트 프리챠지시에는 상기 전 비트 프리챠지 수단을 동작시키는 한편, 독출 동작시에는 상기 선택적 프리챠지 수단을 동작시키는 프리챠지 제어회로; 및

상기 독출 동작시 상기 선택적 방전수단을 동작시키는 방전회로를 포함하는 비휘발성 반도체 기억장치가 제공된다.

상기 구성에 의하면, 상기 선택 메모리셀의 기억정보를 독출할 때는, 우선, 프리챠지 제어회로에 의해 전 비트 프리챠지 수단이 동작되어 전(full) 비트선이 충전된다. 그 상태에서 모든 비트선이 플로팅상태로 된 후, 방전회로에 의해 선택적 방전수단이 동작되어, 선택 메모리셀에 접속된 2개의 비트선중 어느 하나의 비트선을 포함하는 1개 이상의 인접하는 비트선이 선택적으로 방전된다. 또한, 상기 프리챠지 회로에 의해 선택적 프리챠지 수단이 동작되어, 타방의 비트선에 인접하는 1개 이상의 비트선중 어느 하나에 선택적으로 프리챠지 전압이 인가된다.

상기 동작에 의해, 상기 선택 메모리셀의 문턱치가 높고, 비선택 메모리셀의 문턱치가 낮은 경우에도, 상기 선택 메모리셀의 드레인으로부터의 비선택 메모리셀을 통한 전류누설이 방지되어, 상기 드레인의 전위가 프리챠지 전위로 유지된다. 이에 의해, 정상 독출이 행해진다. 한편, 상기 선택 메모리셀의 문턱치가 낮고, 비선택 메모리셀의 문턱치가 낮은 경우에는, 상기 선택 메모리셀의 드레인에 상기 선택적으로 프리챠지된 비트선으로부터 전하가 충전되지만, 상기 충전의 영향을 받기 전에, 상기 타방의 비트선의 프리챠지 전위가 상기 일방의 방전되어 있는 측의 비트선에 의해 1/3까지 내려간다. 이에 의해, 정상 독출이 행해진다.

즉, 선택 메모리셀에 접속된 상기 타방의 비트선에 대한 센스의 타이밍이 어떠한 요인으로 지연된 경우에도, 상기 선택 메모리셀의 문턱치가 높은 경우와 낮은 경우의 충분한 전위차가 상기 타방의 비트선에 제공되기 때문에, 오독출이 발생하지 않는다.

일 실시예에서, 상기 선택적 프리챠지 수단에 의해 프리챠지 전압이 인가되는 비트선은, 상기 타방의 비트선을 포함하는 인접하는 복수의 비트선에 있어서의 중앙의 1개의 비트선이다.

상기 구성에 의하면, 상기 프리챠지 전압이 인가되는 비트선은, 상기 타방의 비트선을 포함하는 인접하는 복수의 비트선에 있어서의 중앙에 대해 상기 선택 메모리셀의 반대측에 위치하는 경우와 달리, 상기 선택 메모리셀의 문턱치가 높은 경우의 드레인 전위가, 상기 프리챠지 전압 인가 비트선으로부터 방전 비트선으로의 비선택 메모리셀을 통한 전류 누설의 영향을 받지 않는다. 또한, 상기 중앙에 대해 상기 선택 메모리셀측에 위치하는 경우와 달리, 상기 선택 메모리셀의 문턱치가 낮은 경우의 드레인 전위가, 상기 프리챠지 전압 인가 비트선으로부터의 비선택 메모리셀을 통한 전하의 영향을 받지 않는다.

일 실시예에서, 선택적 방전 수단에 의해 선택적으로 방전되는 비트선은 3개이고,

프리챠지 전압이 상기 선택적인 프리챠지 수단에 의해 인가되는 비트선이 중앙에 있는 복수의 비트선은 5개이다.

일 실시예에서, 상기 전 비트 프리챠지 수단, 선택적 프리챠지 수단 및 선택적 방전수단 각각은, 각 비트선에 소스 또는 드레인이 접속된 복수의 트랜지스터로 구성되고,

상기 프리챠지 회로는, 상기 전 비트 프리챠지 수단 및 선택적 프리챠지 수단을 구성하는 트랜지스터의 게이트에 제어신호를 공급하며,

상기 방전회로는, 상기 선택적 방전수단을 구성하는 트랜지스터의 게이트에제어신호를 공급한다.

상기 구성에 의하면, 상기 전 비트 프리챠지 수단, 선택적 프리챠지 수단 및 선택적 방전수단은, 동일한 트랜지스터를 일렬로 배열함으로써 구성된다. 따라서, 상기 각 수단이 차지하는 면적이 감소한다. 또한, 상기 비트선에 대한 선택적 방전이나 프리챠지 전압의 선택적 인가가 각각의 비트선 단위로 행해진다. 따라서, 상기 방전 비트선의 개수, 비방전 비트선의 개수 및 상기 프리챠지 전압인가 비트선의 위치의 변경이, 상기 프리챠지 회로 또는 방전회로의 변경만으로 용이하게 행해진다.

매트릭스 형태로 배열된 복수의 비휘발성 메모리셀, 및 각 비휘발성 메모리셀에 접속된 비트선 및 워드선을 갖는 동시에, 상기 워드선의 연장방향에 인접하는 상기 비휘발성 메모리셀이 1개의 비트선을 공유하고 있는 비휘발성 반도체 기억장치의 독출 방법으로서:

모든 비트선을 프리챠지하는 단계;

선택된 비휘발성 메모리셀에 접속된 워드선을 활성화하는 단계;

상기 선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 어느 하나의 비트선을 포함하는 1개 이상의 인접하는 비트선을 선택적으로 방전하는 단계;

상기 선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 타방의 비트선을 포함하는 인접하는 복수개의 비트선에 있어서의 중앙의 1개의 비트선에 선택적으로 프리챠지 전압을 인가하는 단계; 및

상기 타방의 비트선으로부터 상기 선택된 비휘발성 메모리셀에 기억된 정보를 독출하는 단계를 포함하는 비휘발성 반도체 기억장치의 독출 방법이 제공된다.

상기 구성에 의하면, 상기 제1 발명의 경우와 같이, 선택 메모리셀의 문턱치가 높고, 비선택 메모리셀의 문턱치가 낮은 경우에는, 방전되지 않은 비트선에 있어서의 중앙의 1개의 비트선에 프리챠지 전압이 인가되기 때문에, 상기 선택 메모리셀의 드레인으로부터의 비선택 메모리셀을 통한 전류누설이 방지되어, 상기 드레인의 전위가 프리챠지 전위로 유지된다. 이에 의해, 정상 독출이 행해진다. 한편, 선택 메모리셀의 문턱치가 낮고, 비선택 메모리셀의 문턱치가 낮은 경우에는, 상기 선택 메모리셀의 드레인 전위가 상기 프리챠지 전압인가 비트선으로부터의 전하의 영향을 받기 전에, 방전되어 있는 상기 일방의 비트선에 의해 상기 타방의 비트선의 프리챠지 전위가 내려간다. 이에 의해, 정상 독출이 행해진다.

도1은 본 발명의 비휘발성 반도체 기억장치에 있어서의 블록도이다.

도2는 도1에 있어서의 프리챠지 제어회로의 블록도이다.

도3은 도1에 있어서의 방전 트랜지스터 선택회로의 블록도이다.

도4는 도2에 도시한 프리챠지 제어회로의 동작 타이밍챠트이다.

도5는 도3에 도시한 방전 트랜지스터 선택회로의 동작 타이밍챠트이다.

도6은 독출시 각 비트선에 인가되는 전압패턴을 도시한 도면이다.

도7은 종래의 반도체 기억장치에 있어서의 블록도이다.

도8은 도7과 상이한 종래의 반도체 기억장치의 블록도이다.

이하, 본 발명을 도면에 도시한 실시예를 기초로 하여 상술한다.

도1은, 본 실시예의 가상 접지 방식의 비휘발성 반도체 기억장치의 블록도이다. 도1에서, 본 비휘발성 반도체 기억장치는, 매트릭스 형태로 배치된 (m × n)개의 메모리셀 트랜지스터(MC)(이하, 간단히 메모리셀이라 함. MC는 MC10, MC11, MC12, …로 나타냄), 비트선(BL)에 접속된 센스 앰플리파이어(SA)로 구성된 센스 앰플리파이어 회로(41), 센스 앰플리파이어 회로(41)와 비트선(BL) 사이의 접속 및 분리용 스위칭회로(42), 전 비트선(BL)을 프리챠지하는 전 비트 프리챠지 회로(43), 1블록의 8개의 비트선(BL) 중 3개의 비트선(BL)을 선택적으로 방전하는 선택적 방전회로(44), 선택적 방전회로(44)에 의해 방전되는 3개의 비트선(BL) 이외의 5개의 비트선(BL) 중 중앙의 비트선(BL) 1개에 선택적으로 프리챠지 전압을 인가하는 선택적 프리챠지 회로(45), 전 비트 프리챠지 회로(43) 및 선택적 프리챠지 회로(45)의 동작을 제어하는 프리챠지 제어 회로(46), 및 선택적 방전회로(44)의 동작을 제어하는 방전 트랜지스터 선택회로(47)를 갖는다.

상기 전 비트 프리챠지 회로(43)는, 비트선(BL0∼BLm) 각각에 드레인이 접속된 트랜지스터(T0∼Tm)에 의해 구성되어 있다. 상기 트랜지스터(T0∼Tm)의 게이트에는 프리챠지 제어 회로(46)의 출력단자(PCA)가 접속되어 있다. 선택적 프리챠지 회로(45)는, 비트선(BL0∼BLm) 각각에 드레인이 접속된 트랜지스터(Tl0∼T1m)를 갖고 있다. 트랜지스터(T10∼T1m)의 게이트에는, 프리챠지 제어 회로(46)의 출력단자(PC0∼PC7)가 순차 접속되어 있다. 선택적 방전회로(44)는, 비트선(BL0∼BLm) 각각에 소스가 접속된 트랜지스터(T20∼T2m)를 갖고 있다. 트랜지스터(T2∼T2m)의 게이트에는 방전 제어 회로로서의 방전 트랜지스터 선택회로(47)의 출력단자(DC0∼DC7)가 순차 접속되어 있다.

도2는, 상기 프리챠지 제어 회로(46)의 일례를 도시하는 블록도이다. 도2에서는 D형 플립플롭 회로(이하, 간단히 플립플롭이라고 함)(DFF0∼DFF7)를 도시한다. 각 플립플롭(DFF0∼DFF7)의 단자(CK)에는 CLK 신호(클록신호)가 입력된다. CLK 신호의 상승 타이밍에 따라, 단자(D)에 입력되는 신호의 상태가 단자(Q)에 출력되어, 단자(QB)로부터 단자(Q)의 반전 레벨이 출력된다. 한편, CLK 신호의 하강 타이밍이 CLK 신호의 상승 타이밍 대신에 사용될 수 있다. 만약, 단자(S)의 레벨을 "H"로 하면, 단자(Q)의 레벨은 강제로 "H"가 되고, 단자(QB)의 레벨은 강제로 "L"이된다. 또한, 단자(R)의 레벨을 "H"로 하면, 상기 단자(Q)의 레벨은 강제로 "L"이 되고, 단자(QB)의 레벨은 강제로 "H"가 된다. 이러한 상태는, 다음 클록신호의 상승시까지 유지된다. 또한, 이러한 상태는, 다음 클록 신호의 하강시까지 가능한 한 유지된다.

또한, 상기 프리챠지 제어 회로(46)에서는, PSET 신호가 플립플롭 (DFF5)의 단자(S)와 PCA 신호 출력용 버퍼회로(BUF)에 입력되고, RESET 신호가 플립플롭(DFF0∼DFF7)의 단자(R)에 입력되어 있다. 각 플립플롭(DFF)(DFF는 DFF0∼DFF7을 나타냄)의 단자(Q)는, 출력단자가 출력단자(PC0∼PC7) 중 어느 하나에 접속되어 있는 OR 게이트(48)의 일방의 입력단자에 접속되는 동시에, 인접한 플립플롭(DFF)의 단자(D)에 접속되어 있다. 이 경우, 최종단의 플립플롭(DFF7)의 단자(Q)는, 최전단의 플립플롭(DFF0)의 단자(D)에 접속된다. 한편, OR 게이트(48)의 타방의 입력단자에는 AP 신호가 입력된다. 따라서, 전 플립플롭(DFF0∼DFF7)은 루프 상에 시리얼 접속되어, 시프트 레지스터를 구성하고 있는 것이다. 상기와 같이 접속함으로써, CLK 신호의 상승시마다 각 플립플롭(DFF)의 단자(Q)의 상태가 후단의 플립플롭(DFF)의 단자(Q)에 나타난다.

도4는, 상기 구성을 갖는 프리챠지 회로(46)의 타이밍챠트이다. 도4를 참조하여, 프리챠지 제어 회로(46)의 동작을 설명한다. 우선, AP 신호의 레벨을 "L"로 한다. 만약, PSET 신호의 레벨을 "H"로 하면, 출력단자(PCA) 및 출력단자(PC5)로부터는 "H" 레벨의 신호가 출력되며, 출력단자(PC0∼PC4, PC6, PC7)로부터는 "L" 레벨의 신호가 출력된다. 그 결과, 전 비트 프리챠지 회로(43)를 구성하는 트랜지스터(T0∼Tm)의 게이트 레벨이 "H"로 되어, 전 비트선(BL0∼BLm)이 프리챠지된다. 따라서, 전 비트선을 프리챠지하는 데 필요한 소정기간이 경과하면, PSET 신호의 레벨을 "L"로 하여, PCA 신호의 레벨을 "L"로 한다. 상기의 경우, 출력단자(PC0∼PC7)의 상태는, CLK 신호의 다음 상승시까지 유지된다. 이 시점에서의 출력단자(PCO∼PC7)의 출력 상태를 8비트의 2진수로 나타내면, "00000100"이 된다. 따라서, 상기 출력단자(PC5)에 게이트가 접속된 트랜지스터(T15)가 ON되어, 비트선(BL5)만이 선택적으로 프리챠지된다.

상기 플립플롭(DFF0∼DFF7)의 단자(CK)에 CLK 신호가 동시에 입력되면, CLK 신호의 상승 타이밍에 따라, 각 플립플롭(DFF)의 단자(Q)의 상태가 인접한 플립플롭(DFF)의 단자(Q)에 나타난다. 그 결과, 2진수에 의해 표현된 출력단자(PCO∼PC7)의 출력상태가, 아래와 같이 우측으로 시프트된다:

상기 AP 신호의 레벨을 "H"로 하면, 전 출력단자(PC0∼PC7)의 레벨이 "H"로 되어, 전 비트선(BL0∼BLm)의 프리챠지가 가능하게 된다.

도3은, 방전 제어 회로의 예로서, 상기 방전 트랜지스터 선택회로(47)의 일례를 도시하는 블록도이다. 도2에 도시한 프리챠지 제어 회로(46)의 경우와 같이, 8개의 D형 플립플롭 회로(이하, 간단히 플립플롭이라고 함) (DFF8∼DFF15)를 시리얼 접속한 시프트 레지스터가 제공된다. 단지, 프리챠지 제어 회로(46)의 경우의PSET 신호에 대응하는 DSET 신호는, 플립플롭(DFF8∼DC10)의 단자(S)에만 입력되어, 플립플롭(DFF11∼DFF15)의 단자(S)는 GND에 접속된다. 또한, 출력단자가 출력단자(DC0∼DC7) 중 어느 하나에 접속되어 있는 AND 게이트(49)의 입력단자에 입력되는 AP 신호는, NOT 게이트(50)를 통해 입력된다.

도5는, 상기 구성을 갖는 방전 트랜지스터 선택회로(47)의 타이밍 챠트이다. 도5를 참조하여, 방전 트랜지스터 선택회로(47)의 동작을 설명한다. 우선, AP 신호의 레벨을 "L"로 한다. 전 비트 프리챠지 회로(43)가 전 비트선의 프리챠지를 종료하면, DSET 신호의 레벨을 "H" 레벨로 한다. 그 후, 출력단자(DC0∼DC2)로부터는 "H" 레벨의 신호가 출력되는 한편, 출력단자(DC3∼DC7)로부터는 "L" 레벨의 신호가 출력된다. 상기의 경우, 출력단자(DC0∼DC7)의 상태는, CLK 신호의 다음 상승시까지 유지된다. 이 시점에서의 출력단자(DC0∼DC7)의 출력상태를 8비트의 2진수로 나타내면, "11100000"이 된다. 따라서, 상기 출력단자(DC0∼DC2)에 게이트가 접속된 트랜지스터(T20∼T22)가 ON되어, 비트선(BL0∼BL2)만이 선택적으로 방전된다.

상기 플립플롭(DFF8∼DFF15)의 단자(CK)에 CLK 신호가 동시에 입력되면, CLK 신호의 상승 타이밍에 따라, 2진수에 의해 표현된 출력단자(DC0∼DC7)의 출력상태가, 아래와 같이 우측으로 시프트된다:

상기 AP 신호의 레벨을 "H"로 하면, 전 출력단자(PC0∼PC7)의 레벨이 "L"이되어, 하강을 정지시킬 수 있다.

여기서, 상기 프리챠지 제어 회로(46)에서 2진수에 의해 표현된 출력단자(PCO∼PC7)의 출력상태와 방전 제어 회로로서의 방전 트랜지스터 선택회로(47)에서 2진수에 의해 표현된 출력단자(DC0∼DC7)의 출력상태를 비교한다. 도4의 시점(t2)에 있어서의 프리챠지 제어 회로(46)의 출력상태는 "00000100"이고, 도5의 시점(t2)에 있어서의 방전 트랜지스터 선택회로(47)의 출력상태는 "11100000"이다. 따라서, 1블록의 8개의 비트선 중 서로 인접한 3개의 비트선이 방전 트랜지스터 선택회로(47)에 의해 선택적으로 방전되어, 나머지 5개의 비트선의 중앙에 위치한 비트선이 프리챠지 제어 회로(46)에 의해 선택적으로 프리챠지된다. 도4의 시점(t3)에 있어서의 프리챠지 제어 회로(46)의 출력상태는 "00000010"이고, 도5의 시점(t3)에 있어서의 방전 트랜지스터 선택회로(47)의 출력상태는 "01110000"이다. 따라서, 마찬가지로, 선택적으로 방전되는 인접한 3개의 비트선 이외의 5개의 비트선의 중앙에 위치한 비트선이 프리챠지된다. 다른 시점에서도 동일한 동작이 행해진다.

도6은, 도1에 도시한 메모리셀(MC12)을 독출할 때, 비트선(BL0∼BL9)에 인가되는 전압의 패턴을 도시한다. 이하, 상기 구성에서 메모리셀(MC12)을 선택하는 경우의 각 부의 동작에 관해 설명한다.

우선, 도4의 시점(t1)에서, 상기 프리챠지 제어 회로(46)에 공급되는 PSET 신호의 레벨을 "H"로 하고, 전 비트 프리챠지 신호(PCA)의 레벨을 "H"로 하여, 전 비트선(BL0∼BLm)을 프리챠지 레벨(Vp)(예컨대, 1V)로 한다. 다음에, 도4 및 도5의시점(t2)에서, 전 비트 프리챠지 신호(PCA)의 레벨을 "L"로 하고, 전 비트선(BL0∼BLm)을 플로팅 상태로 한다. 상기 경우에서, 프리챠지 제어 회로(46)로부터의 프리챠지 비트선 선택신호(PC5)의 레벨을 "H"로 하여, 비트선(BL5)만이 프리챠지 전위(Vp)에 고정된다. 또한, 방전 트랜지스터 선택회로(47)에 공급되는 DSET 신호의 레벨을 "H"로 하고, 방전 비트선 선택신호(DC0∼DC2)의 레벨을 "H"로 하여, 3개의 비트선(BL0∼BL2)의 전위를 OV로 한다.

이 시점(t2)의 비트선(BL)의 전압 인가 패턴은, 도6에 도시한 바와 같이 된다. 즉, 본 실시예에서는, 1블록의 8개의 비트선(BL0∼BL7) 중, 접지되는 3개의 비트선(BL0∼BL2) 이외의 5개의 비트선(BL3∼BL7)의 중앙의 비트선(BL5)에, 프리챠지 전압(Vp)을 인가한다. 상기 구성에 의해, 상기 드레인의 전위가 프리챠지 전위에 유지되는 결과로서, 선택 메모리셀(MC12)의 문턱치는 높고, 다른 비선택 메모리셀(MC)의 문턱치는 낮은 경우에, 일부 요인에 의해 선택 메모리셀(MC12)에 관한 센스 동작의 타이밍이 지연되는 경우에도, 선택 메모리셀(MC12)의 드레인(비트선(BL3))으로부터 비선택 메모리셀(MC13∼MC17)을 통한 전류의 누설이 발생되지 않는다. 따라서, 선택 메모리셀(MC12)이 독출을 정상적으로 할 수 있다. 선택 메모리셀(MC12)의 문턱치가 낮고, 다른 비선택 메모리셀(MC13, MC14, …)의 문턱치도 낮은 경우에는, 선택 메모리셀(MC12)의 드레인(비트선(BL3))에는, 프리챠지 전압(Vp)이 강제적으로 인가되어 있는 비트선(BL5)으로부터 2개의 비선택 메모리셀(MC13, MC14)을 통해 전하가 공급된다. 그러나, 선택 메모리셀(MC12)의 소스 측의 비트선(BL2)이 0V로 방전되어, 비트선(BL3)의 전위는 Vp/3로 내려간다. 따라서, 비트선(BL3)의 전압은, 비트선(BL5)의 프리챠지 레벨보다 낮은 전압이 되어, 정상으로 독출을 행할 수 있다.

다음에, 상기 프리챠지 제어 회로(46) 및 방전 트랜지스터 선택회로(47)로의 AP 신호의 레벨을 "H"로 하고, 전 비트선(BL0∼BLm)을 프리챠지 레벨(Vp)로 한다. 그 후, 동작 상태가 도4 및 도5의 시점(t3)의 상태로 시프트된다.

이후, 도4에 도시한 상기 프리챠지 제어 회로(46)의 동작과 도5에 도시한 방전 트랜지스터 선택회로(47)의 동작이 동기하여 계속되어, 1블록의 8개의 비트선(BL0∼BL7) 중 접지된 3개의 비트선(BL)이 순차적으로 도면에서 우측으로 시프트된다. 그와 동시에, 프리챠지 전압(Vp)에 의해 플로팅 상태가 되는 4개의 비트선(BL) 및 그 중앙에서 프리챠지 전압(Vp)에 고정되는 1개의 비트선(BL)이 순차적으로 도면에서 우측으로 시프트된다.

상기와 같이, 가상 접지 방식에 의한 비휘발성 반도체 기억장치에서의 독출은, 선택 메모리셀(MC12)에 접속된 2개의 비트선(BL2, BL3)의 일방(비트선(BL2))을 방전하는 동시에, 타방(비트선(BL3))을 프리챠지함으로써 행해진다. 상기의 경우에서, 본 실시예에서는, 방전되는 측의 비트선(BL2)에 인접한 2개의 비트선(BL0, BL1)도 방전된다. 또한, 프리챠지되는 측의 비트선(BL3)과 그에 인접한 4개의 비트선(BL4∼BL7)의, 5개의 비트선(BL3∼BL7)의 중앙의 비트선(BL5)에 프리챠지 전압을 인가한다.

상기의 경우에서, 상기 방전되는 3개의 비트선의 지정은 방전 트랜지스터 선택회로(47)에 의해 선택적으로 제어되어, 프리챠지 전압을 인가하는 비트선의 지정은 프리챠지 제어 회로(46)에 의해 선택적으로 제어된다.

여기서, 상기 선택 메모리셀(MC12)의 문턱치가 높은 경우를 생각한다. 상기의 경우, 상술과 같이 비트선(BL3)이 프리챠지 레벨에 있다. 비트선(BL5)에 프리챠지 전압을 인가하지 않은 경우에는, 비선택 메모리셀(MC13∼MC17)의 문턱치가 낮으면, 방전되어 있는 비트선(BL8)의 영향을 받아 비트선(BL3)의 전위가 내려간다. 따라서, 문턱치가 높은 선택 메모리셀(MC12)은, 적절하게 OFF 상태로 판단되는 대신에, ON 상태로 잘못 판단된다. 그러나, 본 실시예에서는, 방전되지 않은 5개의 비트선(BL3∼BL7) 중 중앙의 비트선(BL5)에 프리챠지 전압을 인가한다. 따라서, 누설은 비트선(BL5∼BL8) 사이에만 발생하며, 선택 메모리셀(MC12)에 접속된 비트선(BL3)상의 영향을 방지할 수 있다.

다음에, 상기 선택 메모리셀(MC12)의 문턱치가 낮은 경우를 생각한다. 상기의 경우, 상술과 같이 프리챠지 레벨에 있는 비트선(BL3)은, 선택적으로 프리챠지 전압이 인가되는 비트선(BL5)의 영향을 받기 전에, 방전되어 있는 비트선(BL2)의 영향을 받아서, 급속하게 프리챠지 레벨이 Vp에서 Vp/3로 내려간다. 따라서, 선택 메모리셀(MC12)이 ON 상태에 있음이 정상적으로 판단된다. 따라서, 메모리셀(MC)의 독출을 정상적으로 할 수 있다.

한편, 상기 방전되지 않은 5개의 비트선 중 중앙의 비트선보다 도면에서 우측에 위치한 2개의 비트선 중 어느 일방(예컨대, 비트선(BL6))에 선택적으로 프리챠지 전압을 인가한 경우에는, 프리챠지 전압 인가 비트선(BL6)과 도면에서 그 우측에 위치한 방전 비트선(BL8) 사이의 거리가 가까워진다. 따라서, 프리챠지 전압인가 비트선(BL6)과 방전 비트선(BL8) 사이에 위치한 메모리셀(MC16, MC17)의 임계치가 낮은 경우에는, 프리챠지 전압 인가 비트선(BL6)으로부터 방전 비트선(BL8)으로의 전류 누설이 커진다. 따라서, 선택 메모리셀(MC12)에 접속된 플로팅 비트선(BL3)상의 영향이 커져, 선택 메모리셀(MC12)의 임계치가 높은 경우에, 오독출을 야기할 가능성이 있다.

반대로, 상기 방전되지 않은 5개의 비트선 중 중앙의 비트선의 좌측에 위치한 2개의 비트선 중 센스가 행해지지 않는 비트선(BL4)에 선택적으로 프리챠지 전압을 인가한 경우에는, 프리챠지 전압 인가 비트선(BL4)과 선택 메모리셀(MC12) 사이의 거리가 가까워진다. 따라서, 프리챠지 전압 인가 비트선(BL4)과 플로팅 비트선(BL3) 사이에 있는 메모리셀(MC13)의 임계치가 낮은 경우에는, 프리챠지 전압 인가 비트선(BL4)으로부터 플로팅 비트선(BL3)상에 전하의 영향이 커져, 선택 메모리셀(MC12)의 문턱치가 낮은 경우에 오독출을 야기할 가능성이 있다.

따라서, 본 실시예에서는, 상기 방전되지 않은 비트선의 개수를 홀수개로 설정하여, 그 방전되지 않은 홀수개의 비트선의 중앙의 비트선에 프리챠지 전압을 인가한다. 단지, 방전되는 비트선의 개수 및 방전되지 않은 비트선의 개수는, 상기 개수에 한정되지 않고, 채용된 반도체 기억장치의 수단과 특성에 따라 적절하게 변경할 수 있다.

상기로부터 명백하게, 제1 발명 관점의 비휘발성 반도체 기억장치는, 전 비트 프리챠지시에는, 프리챠지 제어 회로에 의해 전 비트 프리챠지 수단을 동작시켜, 전 비트선을 충전하고, 독출 동작시에는, 방전 제어 회로에 의해 선택적 방전 수단을 동작시켜, 선택 메모리셀에 접속된 2개의 비트선 중 어느 일방의 비트선을 포함하는 1개 이상의 인접한 비트선을 선택적으로 방전하고, 상기 프리챠지 제어 회로에 의해 선택적 프리챠지 수단을 동작시켜, 상기 선택 메모리셀에 접속된 2개의 비트선 중 타방의 비트선에 인접한 1개 이상의 비트선 중 어느 하나에 선택적으로 프리챠지 전압을 인가한다. 따라서, 선택 메모리셀의 문턱치가 높고, 비선택 메모리셀의 문턱치가 낮은 경우에, 상기 선택 메모리셀의 드레인으로부터 비선택 메모리셀을 통한 전류의 누설을 방지할 수 있다. 따라서, 정상적인 독출을 행할 수 있다.

상기 선택 메모리셀의 문턱치는 낮고, 비선택 메모리셀의 문턱치는 낮은 경우에는, 상기 선택 메모리셀에 접속된 2개의 비트선 중 상기 타방의 비트선의 프리챠지 전위가, 예컨대 상기 일방의 방전된 비트선에 의해 1/3까지 내려간다. 따라서, 상기 선택 메모리셀의 드레인 전위에 대한, 상기 프리챠지 전압 인가 비트선으로부터의 전하의 영향은 없다. 따라서, 정상적인 독출을 행할 수 있다.

즉, 본 발명에 따르면, 가상 접지 방식에 의한 비휘발성 반도체 기억장치의 독출시, 상기 선택 메모리셀의 워드선을 공유하는 인접한 ON셀의 영향을 제거하여, 독출 마진을 향상시킬 수 있다.

또한, 1 실시예에서, 상기 선택적 프리챠지 수단이 프리챠지 전압을 인가하는 비트선은, 상기 타방의 비트선을 포함하는 인접한 복수의 비트선의 중앙의 1개의 비트선이다. 따라서, 상기 프리챠지 전압이 인가되는 비트선이 상기 타방의 비트선을 포함하는 인접한 복수의 비트선의 중앙에 대해 상기 선택 메모리셀의 반대측에 위치하는 경우와 달리, 상기 선택 메모리셀의 문턱치가 높은 경우의 드레인 전위는, 상기 프리챠지 전압 인가 비트선으로부터 방전 비트선으로의 비선택 메모리셀을 통한 전류 누설의 영향을 받지 않는다. 프리챠지 전압 인가 비트선이 상기 중앙에 대해 상기 선택 메모리셀측에 있는 경우와 달리, 상기 선택 메모리셀의 문턱치가 낮은 경우의 드레인 전위는, 상기 프리챠지 전압 인가 비트선으로부터 비선택 메모리셀을 통한 전하의 영향을 받지 않는다.

따라서, 상기 선택 메모리셀의 독출을 안정되고 정밀하게 행할 수 있다.

또한, 상기 제1 발명 관점의 비휘발성 반도체 기억장치에 따르면, 상기 전 비트 프리챠지 수단, 선택적 프리챠지 수단 및 선택적 방전수단을 비트선에 접속된 복수의 트랜지스터로 구성하여, 상기 프리챠지 제어 회로 및 방전 제어 회로를 상기 수단을 구성하는 트랜지스터의 게이트에 제어신호를 공급하도록 하여, 상기 수단을 동일한 트랜지스터의 배열로 구성할 수가 있어서, 면적의 저감을 실현할 수 있다. 또한, 상기 비트선에 대한 선택적 방전이나 프리챠지 전압의 선택적 인가를 비트선 단위로 행할 수 있다. 따라서, 상기 방전 비트선의 개수, 비방전 비트선의 개수 및 상기 프리챠지 전압 인가 비트선의 위치의 변경을, 상기 프리챠지 제어 회로 또는 방전 제어 회로의 변경만으로 용이하게 할 수 있다.

또한, 본 발명의 비휘발성 반도체 기억장치의 독출 방법은, 전 비트선을 프리챠지하여, 선택 메모리셀에 접속된 2개의 비트선 중 어느 일방의 비트선을 포함하는 1개 이상의 인접한 비트선을 선택적으로 방전하여, 상기 선택 메모리셀에 접속된 2개의 비트선 중 타방의 비트선을 포함하는 인접한 복수 개의 비트선의 중앙에 위치한 1개의 비트선에 선택적으로 프리챠지 전압을 인가한다. 따라서, 선택 메모리셀의 문턱치가 높고, 비선택 메모리셀의 문턱치가 낮은 경우에, 상기 선택 메모리셀의 드레인으로부터 비선택 메모리셀을 통한 전류 누설을 방지할 수 있다. 따라서, 정상적인 독출을 행할 수 있다. 선택 메모리셀의 문턱치가 낮고, 비선택 메모리셀의 문턱치가 낮은 경우에는, 상기 선택 메모리셀의 드레인 전위가 상기 프리챠지 전압 인가 비트선으로부터 전하의 영향을 받기 전에, 방전되어 있는 상기 일방의 비트선에 의해 상기 타방의 비트선의 프리챠지 전위가 내려간다. 따라서, 정상적인 독출을 행할 수 있다.

이상 본 발명이 설명되었지만, 본 발명은 여러 가지 방식으로 다양화 될 수 있음이 분명하다. 이러한 변경은 본 발명의 범위와 정신을 벗어난 것으로 간주되지 않고, 첨부된 특허 청구의 범위 내에서 이러한 모든 변경이 용이하게 실시될 수 있음이 당업자들에게 명백하게 될 것이다.

Claims (5)

1. 매트릭스 형태로 배열된 복수의 비휘발성 메모리셀, 각 비휘발성 메모리셀에 접속된 비트선 및 워드선을 갖는 동시에, 상기 워드선의 연장방향에 인접하는 상기 비휘발성 메모리셀이 하나의 비트선을 공유하고 있는 비휘발성 반도체 기억장치로서,

   모든 비트선을 충전하는 전 비트 프리챠지 수단;

   선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 어느 하나의 비트선을 포함하는 2개 이상의 인접하는 비트선을 선택적으로 방전하는 선택적 방전수단;

   상기 선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 타방의 비트선에 인접하는 하나 이상의 비트선중 어느 하나에 선택적으로 프리챠지 전압을 인가하는 선택적 프리챠지 수단;

   모든 비트선을 충전하는 전 비트 프리챠지시에는 상기 전 비트 프리챠지 수단을 동작시키는 한편, 독출 동작시에는 상기 선택적 프리챠지 수단을 동작시키는 프리챠지 회로; 및

   상기 독출 동작시 상기 선택적 방전수단을 동작시키는 방전회로를 포함하는 비휘발성 반도체 기억장치.
2. 제1항에 있어서,

   상기 선택적 프리챠지 수단에 의해 프리챠지 전압이 인가되는 비트선은, 상기 타방의 비트선을 포함하는 인접하는 복수의 비트선에 있어서의 중앙의 하나의 비트선인 비휘발성 반도체 기억장치.
3. 제2항에 있어서,

   상기 선택적 방전수단이 선택적으로 방전하는 비트선의 개수는 3개이고,

   상기 선택적 프리챠지 수단에 의해 프리챠지 전압이 인가되는 비트선을 중앙으로 하는 상기 복수의 비트선의 개수는 5개인 비휘발성 반도체 기억장치.
4. 제1항에 있어서,

   상기 전 비트 프리챠지 수단, 선택적 프리챠지 수단 및 선택적 방전수단 각각은, 각 비트선에 소스 또는 드레인이 접속된 복수의 트랜지스터로 구성되고,

   상기 프리챠지 회로는, 상기 전 비트 프리챠지 수단 및 선택적 프리챠지 수단을 구성하는 트랜지스터의 게이트에 제어신호를 공급하며,

   상기 방전회로는, 상기 선택적 방전수단을 구성하는 트랜지스터의 게이트에 제어신호를 공급하는 비휘발성 반도체 기억장치.
5. 매트릭스 형태로 배열된 복수의 비휘발성 메모리셀, 및 각 비휘발성 메모리셀에 접속된 비트선 및 워드선을 갖는 동시에, 상기 워드선의 연장방향에 인접하는 상기 비휘발성 메모리셀이 1개의 비트선을 공유하고 있는 비휘발성 반도체 기억장치의 독출 방법으로서,

   모든 비트선을 프리챠지하는 단계;

   선택된 비휘발성 메모리셀에 접속된 워드선을 활성화하는 단계;

   상기 선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 어느 하나의 비트선을 포함하는 2개 이상의 인접하는 비트선을 선택적으로 방전하는 단계;

   상기 선택된 비휘발성 메모리셀에 접속된 2개의 비트선중 타방의 비트선을 포함하는 인접하는 복수개의 비트선에 있어서의 중앙의 1개의 비트선에 선택적으로 프리챠지 전압을 인가하는 단계; 및

   상기 타방의 비트선으로부터 상기 선택된 비휘발성 메모리셀에 기억된 정보를 독출하는 단계를 포함하는 비휘발성 반도체 기억장치의 독출 방법.