CN100505100C - 多级闪存设备与编程方法 - Google Patents

Abstract

公开了一种多级闪存设备和编程方法。该多级闪存设备包括：多个存储单元，每个单元存储指示多于两个可能状态的电荷量；以及连接到存储单元的控制电路。该控制电路将编程电压与校验电压交替地施加到所述存储单元，直到所有单元处于期望的状态，并且施加至少一个额外的编程电压到处于最高状态的单元，而不施加校验电压。该方法包括：施加至少一个编程脉冲到单元；校验每个单元已达到期望的状态；选择被编程到最高状态的单元；并施加至少一个额外的编程脉冲到所选择的单元，而不进一步校验这些单元的状态。

Description

多级闪存设备与编程方法

技术领域

本发明涉及一种存储设备和编程方法，尤其是涉及一种多级闪存设备与编程方法。

背景技术

现代计算机***经常包含用于数据存储的非易失性半导体存储设备。流行的非易失性半导体存储设备类型是闪存设备。参考图1，闪存设备包含闪存单元的阵列100。每个闪存单元可以是，例如场效应晶体管(FET)。所述闪存单元具有栅极11、浮动栅极21、源极31、和漏极漏极41。栅极11响应于字线，例如字线W/L0、W/L1、......、W/L1023而操作。源极31连接到读出线S/L。漏极41响应于对应的位线，例如位线B/L0、......、B/L511而操作。

通过经由例如W/L0、W/L1、......、W/L102的字线向栅极11施加变化的电压并且将阈值电压Vt、漏极电流Id、和/或存储在浮动栅极21中的电荷与参考存储单元进行比较来对所述闪存单元进行编程、校验和读出。编程涉及通过改变存储在浮动栅极21中的电荷而将编程电压施加到栅极11以将数据编程或存储到单元阵列100中，所述电荷的改变引起阈值电压Vt、漏极电流Id、和/或所存储的电荷的相应变化。校验确定成功的阵列100编程并通常在编程之后。读出涉及从已编程单元阵列100中读出数据。

闪存单元可以存储单个或多个数据位。参考图2A，单位闪存单元可以有状态1和状态0，分别指示逻辑高和低。状态1是由阈值电压V1与V2定义的铃形曲线，其中大多数被编程到状态1的存储单元将显示出在V1与V2之间的阈值电压。同样地，状态0是由阈值电压V3与V4定义的铃形曲线，其中大多数被编程到状态0的存储单元将显示出在V3与V4之间的阈值电压。在状态1和0之间的区域被称为分离域(separation range)。参考电压Vref通常位于状态0和状态1之间的分离域中。分离域理论上是不需要的，但是用于在例如状态1和0的状态间进行区别。

参考图2B，与单个位存储单元不同，多位存储单元包含多个状态，例如状态11、10、01和00。存储多数据位的闪存单元是期望的，因为它们大量地降低了位成本(bit cost)。例如，如果在单个单元上实现4个数据状态或级，则存储单元密度可以加倍而没有附带的衰耗增加。

状态11是由阈值电压V1与V2定义的铃形曲线，其中大多数被编程到状态1的存储单元将显示出在V1与V2之间的阈值电压。状态10是由阈值电压V3与V4定义的铃形曲线，其中大多数被编程到状态10的存储单元将显示出在V3与V4之间的阈值电压。状态01是由阈值电压V5与V6定义的铃形曲线，其中大多数被编程到状态01的存储单元将显示出在V5与V6之间的阈值电压。状态00是由阈值电压V7与V8定义的铃形曲线，其中大多数被编程到状态00的存储单元将显示出在V7与V8之间的阈值电压。分离域存在于每个状态之间，定义了参考电压Vref_low、Vref_medium和Vref_high。参考电压Vref_low介于状态11的电压V2与状态10的电压V3之间。参考电压Vref_medium介于状态10的电压V4与状态01的电压V5之间。参考电压Vref_high介于状态01的电压V6与状态00的电压V7之间。

多位存储单元要求精确的阈值电压控制。通常，较高的校验电压导致在校验电压处的相对窄的状态分布和宽的分离域。但当随后施加较低读出电压时，作为存储单元变化的gm分布的结果，状态分布加宽，分离域缩窄。这将增加读出错误的可能性，即，编程一个单元，校验出它处于正确的状态，随后读取它并得出它处于一个不同的状态的结论。

因此，需要一种改进的多级闪存设备和编程方法。

发明内容

本发明的目的是克服与现有技术多级闪存设备与编程方法相关的缺点。

本发明的一个实施例是一种非易失性存储设备，包括多个存储单元，每个存储指示多于两种可能状态的电荷量；和连接到存储单元的控制电路。控制电路将编程脉冲与校验电压交替地施加到存储单元，直到所有单元处于期望的状态。并且控制电路将至少一个额外的编程脉冲施加到处于最高状态中的单元，而不施加校验电压。

控制电路还可以将与校验电压相等的读出电压施加到单元。

该设备可以包括响应于额外的编程脉冲而增大的、在最高单元状态和下一个最高单元状态之间的读出容限。

该控制电路可以交替地施加编程脉冲与校验电压，直到该控制电路施加至少一个额外的编程脉冲为止。

本发明的另一个实施例是一种用于将多个存储单元编程到期望状态的方法，每个单元具有多于两个的可能状态。该方法包含施加至少一个编程脉冲到所述单元和校验每个单元已达到期望状态。以及该方法包含选择被编程到最高状态的单元并且施加至少一个额外编程脉冲到所选择的单元，而不进一步校验这些单元的状态。

该方法可以包括施加校验电压到单元，以及施加等于校验电压的读出电压以从已编程的单元中读出数据。

该方法可以包括施加至少一个额外的编程脉冲到所选择的单元，而不进一步校验这些单元的状态，从而扩大了在最高状态和下一个最高状态之间的读出容限。

该方法可以包括施加至少一个编程脉冲到单元与校验每个单元已达到期望的状态交替进行，直到施加额外的编程脉冲。

附图说明

从下面结合附图对发明的详细描述中，本发明的上述和其它目的、特征以及优点将变得更加明显。

图1是存储单元阵列100的示意图。

图2A-B是单位和多位存储单元的存储单元状态图。

图3是与多位存储单元相关的编程方法的流程图。

图4是用于与图2B所示的与多位存储单元相关的各种不同的校验和编程操作的W/L电压对时间的示意图。

图5是单元电流对与图4相关的阈值电压的示意图。

图6是多位存储单元的存储单元状态图。

图7是单元电流对与图6相关的阈值电压的示意图。

图8是多位存储单元的存储单元状态图

图9是根据本发明的实施例的多级存储设备的示意图。

图10是根据本发明的实施例的多位存储单元的存储单元状态图。

图11是根据本发明的实施例的多位存储单元的存储单元状态图。

图12是根据本发明的实施例的方法的流程图。

图13是用于与图10所示的多位存储单元相关的各种不同的校验和编程操作的W/L电压对时间的示意图。

具体实施方式

图3是与多位存储单元相关的编程方法300的流程图。参考图1和图3，方法300包含在302接收编程命令和数据，指示存储设备将数据编程或者存储到存储单元阵列100。响应于该编程命令将编程字线电压W/L施加到栅极11，其根据所述数据改变了存储在浮动栅极21内的电荷。在304，通过在栅极11上施加固定的校验电压并且将阈值电压Vt、漏极电流Id和/或存储在浮动栅极21内的电荷与参考存储单元进行比较，方法300校验成功的编程。

如果在306校验操作失败，则方法300在308提高编程字线电压W/L，在310接收编程命令和数据，并且在304再次校验正确的单元编程。存储在浮动栅极21中的电荷随着编程W/L电压的每次施加而增加。也就是说，存储在浮动栅极21内的电荷与编程W/L电压的施加的幅度、持续时间和数目成比例。方法在304、306、308和310上循环，直到在校验成功的设备编程之后方法300在312结束为止。在方法300中，校验(在304)在编程(在302和310)之后。

图4是W/L电压对时间的示意图。参考图1和图4，使用编程W/L电压对存储单元10进行编程，编程W/L然后使用校验W/L电压进行校验。编程W/L电压随着状态而增加。也就是说，当编程单元10到状态00时，编程W/L电压最低，并且编程单元10到状态10、01和00时逐步增加。在另一方面，校验W/L电压保持相同的电平以根据例如通过单元的电流来校验状态11、10、01和00。请注意必须校验每个状态，包括00。

图5是单元或漏极电流对阈值电压的示意图。参考图1和图3到5，方法300通过交替地施加逐步增加的编程W/L电压和校验W/L电压到选定的单元而并发地对多个单元进行编程校验W/L电压。当单元被校验后，即该单元编程被确认，它被取消选定。校验W/L电压必须高于读出电压，因为必须校验最高状态00。这要求高于00状态中的最高阈值电压的校验W/L电压。

状态00通过推断被读出。也就是说，当单元被确定(读)为不在状态00、01、或10时，推断出状态00。因此，读出电压只需要到达下一个最高状态，即状态01的最高阈值电压。因此，读出W/L电压通常比校验W/L电压低。

图6是状态分布对单元电流的示意图，包括均具有单元电流Ia的三个单元A、B和C。图7是单元A、B和C的单元电流对W/L电压的示意图。图8是状态分布对单元阈值电压的示意图。参考图6到8，不同单元，例如单元A、B和C对于同一个校验W/L电压可以具有相同的单元电流Ia。但是因为读出W/L电压通常低于校验W/L电压，故由于单元gm分布的变化单元A、B和C的读出单元电流较低。该差别导致状态电压域(state voltage range)加宽，每个状态电压域之间的分离域缩窄，如图8所示。因此，通常相对于校验W/L电压较低的读出W/L电压降低了读出的准确性。

图9是根据本发明的实施例的多级存储设备的示意图。多级存储设备900包括闪存单元的阵列100。每个闪存单元可以是例如场效应晶体管(FET)。闪存单元具有栅极11、浮动栅极21、源极31和漏极41。源极31连接到读出线S/L。漏极41响应于相应的位线，例如位线B/L0、......、B/L511而操作。栅极11响应于字线，例如字线W/L0、W/L1、......、W/L1023而操作。字线W/L0、W/L1、......、W/L1023连接到控制电路50。控制电路50如在后面详细解释的那样产生并提供电压信号或者脉冲到字线W/L0、W/L1、......、W/L1023。控制电路50可以由软件、硬件或者通过任何本领域技术人员已知的方式来实现。

图10和11是根据本发明的实施例的状态电压域的示意图。本发明的实施例包括实质上使读出W/L电压等于校验W/L电压，如图10和11所示。这样做缩窄了电压状态域而加宽了在状态11和00之间以及状态10和01之间的分离域，提高了读出准确性。但是由于读出和校验电压相等，因此如果没有进一步操作，则在状态01和00之间会有非常小的读出电压容限(margin)，如图10所示。

在图11中，当读出和校验W/L电压基本上相同时，状态11、10、01和00在状态曲线显示为窄铃形曲线，相应的状态曲线之间有宽的分离域。这与图8显示的相同状态曲线形成对比，图8中不同的读出和校验W/L电压导致较宽的状态曲线及在相应的状态曲线之间有较窄的分离域，降低了读出准确性。

但是使读出和校验W/L电压相等会减小状态01和00之间的读出电压容限，如图10所示，因为读出/校验W/L刚好在导通状态00中的晶体管所需的阈值电压之上。回想起状态00是通过推论而被读出的。也就是说，当单元被读出为不在状态11、10、或01(因此检测出没有电流流入相关单元)时，推断出状态00。

为了提高在状态01和00之间的读出电压容限，同时维持相等的读出和校验W/L电压，本发明的实施例包括编程存储单元，而不介入校验操作，如下面参考图12所解释的。这样做成比例地增加了存储在存储栅极21中的电荷，而不介入校验操作。增加存储在存储栅极21中的电荷如图11所示将状态00曲线移位到读出/校验W/L电压的右边，以相等的校验和读出W/L电压增加了读出容限出容限同时提高了读出准确性。

图12是根据本发明的方法的流程图。参考图12，方法1100包括由标志设置和循环例程1102和1104修改的方法300(图3)例程(routine)。在302编程之后，方法1100执行标志设置例程1102。方法确定存储单元是否包括状态为00的数据(1106)。如果单元处于状态00，则方法1100在1108设置标志。如果方法1100在306校验出单元程序，则它执行循环例程1104。方法1100在1110检查标志是否设置为1。如果设置为1，则方法1100在312结束。如果在1110没有设置标志(例如，因为单元没有在状态00被编程)，则它在1112将计数器设置到0。方法1100在1114提高W/L电压，在1116编程单元，并且在1120对计数增加1，直到计数达到预定(或许可编程)界限，例如10(1118)。一旦计数在1118达到预定界限，则程序在312结束。通过执行循环例程1104，方法1100如图11所示的以及如上所解释的有效地将状态00电压域向右移位。图13是W/L电压对时间的示意图。参考图13，方法1100包括一个循环例程1104，该循环例程1104在1116编程单元，在1120对计数增加1，直到计数达到预定(或许可编程)界限，例如10(1128)。一旦计数在1118达到预定界限，则程序在312结束。

已经说明和描述了本发明的原理，对于本领域技术人员而言非常明显，在不脱离这些原理的情况下，可以对本发明进行形式和细节上的各种修改。并且所有修改都落在所附权利要求书所限定的精神和范围之内。

本申请要求于2004年2月26日在韩国专利局提出的申请号为10-2004-0012984的韩国专利申请的优先权，其公开内容通过引用并入于次。

Claims (18)

1.一种用于将多个存储单元编程到期望状态的方法，每个单元具有多于两个的可能状态，该方法包括：

施加至少一个编程脉冲到所述单元；

校验每个单元已达到期望状态；

选择被编程到最高状态的单元；并且

施加至少一个额外编程脉冲到所选择的单元，而不进一步校验这些单元的状态，

其中，施加至少一个编程脉冲到单元与校验每个单元已达到期望的状态交替进行，直到施加额外的编程脉冲为止。

2.根据权利要求1所述的方法，其中，校验每个单元已达到期望状态包括：

施加校验电压到所述单元；并且

施加等于该校验电压的读出电压以从已编程的单元中读出数据。

3.根据权利要求1所述的方法，其中，施加至少一个额外编程脉冲到所选择的单元、而不进一步校验这些单元的状态增大了最高状态和下一个最高状态之间的读出容限。

4.一种用于操作具有多个存储单元的存储设备的方法，每个存储单元具有多于两个的可能状态，该方法包括：

将所述单元编程到期望的状态；

施加选择的电压以校验所述单元处于期望的状态；

将处于最高状态的单元编程到更高级别；并且

施加所述选择的电压以从所述单元读出数据，

其中，将所述单元编程到期望的状态与施加选择的电压以校验所述单元处于期望的状态交替进行，直到处于最高状态的单元被编程到更高级别为止。

5.根据权利要求4所述的方法，其中，将处于最高状态的单元编程到更高级别增大了所述最高状态与更高级别之间的读出容限。

6.根据权利要求4所述的方法，还包括施加至少一个额外的选择电压到所述单元、而不进一步校验这些单元的状态以增大最高状态和更高级别之间的读出容限。

7.一种增大多个存储单元的状态之间的读出容限的方法，每个存储单元具有多于两个的可能状态，该方法包括：

施加编程脉冲到所述单元；

校验每个单元已达到期望的状态；并且

施加至少一个额外的编程脉冲到处于最高状态的单元，而不进一步校验这些单元的状态，

其中，施加编程脉冲到所述单元与校验每个单元已达到期望状态交替进行，直到施加额外的编程脉冲为止。

8.根据权利要求7所述的方法，其中，校验每个单元已达到期望的状态包括：

施加校验电压到所述单元；并且

通过施加与该校验电压相等的读出电压来从已编程单元中读出数据。

9.根据权利要求7所述的方法，其中，施加至少一个额外的编程脉冲到处于最高状态的单元、而不进一步校验这些单元的状态增大了状态之间的读出容限。

10.一种非易失性存储设备，包括：

多个存储单元，每个单元存储指示多于两个可能状态的电荷量；和

连接到所述存储单元的控制电路，该控制电路将编程脉冲与校验电压交替地施加到所述存储单元，直到所有单元处于期望的状态，并且该控制电路施加至少一个额外的编程脉冲到处于最高状态的单元，而不施加校验电压，

其中，所述控制电路交替地施加编程脉冲与校验电压，直到该控制电路施加所述至少一个额外的编程脉冲为止。

11.根据权利要求10所述的非易失性存储设备，其中，所述控制电路将等于所述校验电压的读出电压施加到所述单元。

12.根据权利要求10所述的非易失性存储设备，其中，所述设备包含响应于所述额外的编程脉冲而增大的、在最高单元状态和下一个最高单元状态之间的读出容限。

13.一种非易失性存储设备，包括：

用于施加至少一个编程脉冲到单元的装置；

用于校验每个单元已达到期望状态的装置；

用于选择被编程到最高状态的单元的装置；和

用于施加至少一个额外的编程脉冲到所选择的单元、而不进一步校验这些单元的状态的装置，

其中，所述用于施加至少一个编程脉冲到单元的装置和用于校验每个单元已达到期望状态的装置交替进行，直到所述用于施加额外的编程脉冲的装置施加额外的编程脉冲为止。

14.根据权利要求13所述的非易失性存储设备，其中，所述用于校验每个单元已达到期望状态的装置包括：

用于施加校验电压到所述单元的装置；和

用于施加等于该校验电压的读出电压以从已编程单元读出数据的装置。

15.根据权利要求13所述的非易失性存储设备，其中，所述用于施加至少一个额外的编程脉冲到所选择的单元、而不进一步校验这些单元的状态的装置包含用于增大在最高状态和下一个最高状态之间的读出容限的装置。

16.一种非易失性存储设备，包括：

存储单元装置，每个单元存储指示多于两个可能状态的电荷量，和

连接到所述存储单元装置的控制装置，该控制装置将编程脉冲与校验电压交替地施加到所述存储单元装置，直到所有存储单元装置处于期望的状态，并且该控制装置施加至少一个额外的编程脉冲到处于最高状态的存储单元装置，而不施加校验电压，

其中，所述控制装置交替地施加编程脉冲与校验电压，直到该控制装置施加所述至少一个额外的编程脉冲为止。

17.根据权利要求16所述的非易失性存储设备，其中，所述控制装置将等于校验电压的读出电压施加到所述存储单元装置。

18.根据权利要求16所述的非易失性存储设备，其中，所述设备包含响应于所述额外的编程脉冲而增大的、在最高单元状态和下一个最高单元状态之间的读出容限装置。

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