JP4607166B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特に仮想グランド方式により構成された不揮発性の半導体記憶装置に関する。

大容量でかつ、高集積なメモリが求められている近年、多値方式や仮想グランド方式などの実効セル面積を小さくすることが可能な不揮発性の半導体記憶装置が開発され、実用化されている。

仮想グランド方式の半導体記憶装置は、同一ビット線を２つのメモリセルが共有するような構造であり、高集積化が可能である。図５は従来の仮想グランド方式の不揮発性の半導体記憶装置の一部分の概略の構成図である。

半導体記憶装置３０は、仮想グランド線ＶＲＧと、センスアンプ３１とカスコード回路３２と、プリチャージ回路３３と、選択回路３４を有し、ワード線ＷＬと交差する複数本のビット線ＢＬ１〜ＢＬ６に対して、メモリセルＭ１〜Ｍ５を並列に接続した構成からなる。メモリセルＭ１〜Ｍ５の各ゲートはワード線ＷＬと接続され、ドレイン及びソースは、ビット線ＢＬ１〜ＢＬ６のいずれかに接続される。

メモリセルＭ２の読み出し時の動作について説明する。メモリセルＭ２の読み出し時には、まず、ワード線ＷＬに、例えば５Ｖの電圧を印加する。すると、メモリセルＭ１〜Ｍ５までがオン状態になる。また、メモリセルＭ２のソースｓ１に接続されるビット線ＢＬ２には選択回路３４によって仮想グランド線ＶＲＧが、メモリセルＭ２のドレインｄ１に接続されるビット線ＢＬ３に、選択回路３４によって、カスコード回路３２がそれぞれ接続される。ここで、ドレインｄ１に接続されるビット線ＢＬ３には、例えば１Ｖの電圧が印加される。

一方、メモリセルＭ２のドレインｄ１に接続されるビット線ＢＬ３を共有する隣接セルであるメモリセルＭ３の、反対側のビット線ＢＬ４に、選択回路３４によってプリチャージ回路３３が接続され、ビット線ＢＬ３に流れる電流Ｉｃが、選択されないメモリセルＭ３へ回り込まないように、ビット線ＢＬ４をメモリセルＭ２のドレインｄ１と同電位になるように充電する。また、メモリセルＭ１、Ｍ４、Ｍ５に接続されるビット線ＢＬ１、ＢＬ５、ＢＬ６は、電源及び、仮想グランドいずれにも接続されていないフローティング状態である。

ここでメモリセルＭ２のドレインｄ１―ソースｓ１間に流れる電流Ｉｄｓは、メモリセルＭ２が書き込み状態（以下ＰＧＭ状態とする）の“０”のときはあまり流れず、消去状態（以下ＥＲＡＳＥ状態とする）の“１”のとき多く流れる。カスコード回路３２では、ビット線ＢＬ３に流れる電流Ｉｃを電圧に変換して、センスアンプ３１に入力する。センスアンプ３１は図示しないリファレンス回路と接続されており、ここに流れるリファレンス電流を基にセンスアンプ３１に入力されるリファレンス信号と比較することによって、メモリセルＭ２の状態がＰＧＭ状態か、ＥＲＡＳＥ状態かを判断し、データとして出力する。

例えば、図示しないリファレンス回路に１５μＡのリファレンス電流を流すとする。センスアンプ３１では、ビット線ＢＬ３に流れる電流Ｉｃが１５μＡより大きい場合は、メモリセルＭ２の記憶状態は、ＥＲＡＳＥ状態、１５μＡより小さい場合は、ＰＧＭ状態と判断する。

なお通常、判断の誤りを防止するために、いくらかのマージンを設けておく。例えば、ＰＧＭ状態で１０μＡ、ＥＲＡＳＥ状態で２０μＡ流れるとすると、リファレンス電流を上記のように１５μＡとすると、±５μＡのマージンが取れることになる。

しかし、従来の半導体記憶装置３０には、以下のような問題があった。図６は、半導体記憶装置の一部分の概略の構成図であり、メモリセルのある記憶状態の組み合わせを示したものである。

まず、図６のように、メモリセルＭ２の記憶状態がＰＧＭ状態、メモリセルＭ３、Ｍ４、Ｍ５の記憶状態がいずれもＥＲＡＳＥ状態の場合の、読み出し時の動作について説明する。

メモリセルＭ２を読み出す場合、メモリセルＭ２はＰＧＭ状態であり、電流をあまり流さないので、ドレインｄ１の電位が若干高くなる。このとき、ドレインｄ１側の隣接セルであるメモリセルＭ３がＥＲＡＳＥ状態であり、さらに、その隣のセルであるメモリセルＭ４がＥＲＡＳＥ状態であり、ＥＲＡＳＥ状態は電流を多く流すため、ドレインｄ１と同電位になるように充電されたメモリセルＭ３に接続されたビット線ＢＬ４の電位が若干低くなる。このため、ドレインｄ１からメモリセルＭ３側へ電流Ｉｄｐが流れてしまう。センスアンプ３１は、ビット線ＢＬ３に流れる電流ＩｃでメモリセルＭ２の記憶状態を判断するので、読み出すビット線ＢＬ３に流れる電流ＩｃがＩｄｓ＋Ｉｄｐとなると、本来、メモリセルＭ２が流している電流Ｉｄｓよりも多く流れているように見えてしまう。

これにより、例えば、センスアンプ３１で比較される図示しないリファレンス回路に流れるリファレンス電流が１５μＡで、通常ＩｄｓがＰＧＭ状態では１０μＡ、ＥＲＡＳＥ状態では２０μＡ流れるとして、それぞれ５μＡのマージンがある場合、Ｉｄｐによってマージンが減少してしまい、Ｉｄｐが５μＡを超えると、センスアンプ３１では、メモリセルＭ２はＰＧＭ状態であるにも関わらず、ＥＲＡＳＥ状態と判断してしまうという問題があった。

図７は、半導体記憶装置の１部分の概略の構成図であり、メモリセルのある記憶状態の組み合わせを示したものである。ここでは、メモリセルＭ２、Ｍ３の記憶状態がＥＲＡＳＥ状態、メモリセルＭ４、Ｍ５の記憶状態がいずれもＰＧＭ状態の場合の、読み出し時の動作について説明する。

この場合、読み出す対象のメモリセルＭ２はＥＲＡＳＥ状態であり、電流を多く流すので、ドレインｄ１の電圧が若干低くなる。このとき、ドレインｄ１側の隣接セルであるメモリセルＭ３がＥＲＡＳＥ状態であり、さらに、その隣のセルであるメモリセルＭ４がＰＧＭ状態であるので、ビット線ＢＬ４は電流をあまり流さず、メモリセルＭ３に接続されるビット線ＢＬ４の電圧は若干高くなる。そのためドレインｄ１には、メモリセルＭ３側のビット線ＢＬ４から電流Ｉｄｐが流れてしまう。センスアンプ３１は、ビット線ＢＬ３に流れる電流ＩｃでメモリセルＭ２の記憶状態を判断するので、読み出すビット線ＢＬ３に流れる電流ＩｃはＩｄｓ−Ｉｄｐとなるから、本来メモリセルＭ２が流している電流Ｉｄｓよりも少ないように見えてしまう。

これにより、例えば、センスアンプ３１で比較される図示しないリファレンス回路に流れるリファレンス電流が１５μＡで、通常ＩｄｓがＰＧＭ状態では１０μＡ、ＥＲＡＳＥ状態では２０μＡ流れるとして、それぞれ５μＡのマージンがある場合、Ｉｄｐによってマージンが減少してしまい、Ｉｄｐが５μＡを超えると、センスアンプ３１では、メモリセルＭ２はＥＲＡＳＥ状態であるにも関わらず、ＰＧＭ状態と判断してしまうという問題があった。

本発明はこのような点に鑑みてなされたものであり、メモリの読み出し時の読み出しマージンの減少を防止した半導体記憶装置を提供することを目的とする。

本発明では上記課題を解決するために、多値メモリセルを仮想グランド方式によってアクセスする不揮発性の半導体記憶装置において、行列状に配列された複数の前記多値メモリセルと、列方向の多値メモリセルのソースまたはドレインに接続される複数のビット線と、ビット線と交差し、行方向の多値メモリセルのゲートに接続される複数のワード線と、選択された多値メモリセルにデータ読み出し用の電流を供給する電流供給回路と、ビット線をプリチャージ電圧レベルに充電するプリチャージ回路とを備えている。各ビット線には、ビット線と電流供給回路とを、ビット線の列方向における所定位置で接続する第１スイッチと、ビット線とプリチャージ回路とを、ビット線の列方向における所定位置で接続する第２スイッチとを備えている。

上記構造によれば、読み出しの際、選択された多値メモリセルに応じて、ドレインが接続されるビット線に対しては、第１スイッチが読み出し期間中導通する。ドレインが接続されるビット線を共有する第１の非選択多値メモリセルに隣接する第２の非選択多値メモリセルに接続される第１の非選択多値メモリセルと反対側のビット線に対しては、第２スイッチが読み出し期間中導通する。第１の非選択多値メモリセルおよび第２の非選択多値メモリセルで共有するビット線に対しては、第１スイッチが読み出し期間の初期段階で導通しその後非導通とされる。ドレインが接続されるビット線とその隣接ビット線とは、共に電流供給回路によりバイアスされるので、過渡的にも同電位を維持して充電される。選択メモリセルのドレインに流れ込む電流及び、ドレインから流れ出る電流は、定常状態においてのみならず過渡状態においても減少させることができる。

以上説明したように本発明では、読み出しの際、読み出すメモリセルのドレインと、充電するビット線の間のフローティング状態にあるビット線を、一定時間のみ充電するようにしたので、読み出すメモリセルのドレインから他のメモリセルへの電流の流出及び、他のメモリセルから読み出すメモリセルのドレインへの電流の流入を防止でき、読み出し時のマージンの減少を防止できる。

以下本発明の実施の形態を図面を参照して説明する。図１は本発明の半導体記憶装置の概略の構成図である。

半導体記憶装置１は、行列状に配列した複数のメモリセルＭｍｎ（ｍは０以上の自然数、ｎは１以上の自然数）を有し、メモリセルＭｍｎのゲートに接続されたワード線ＷＬｍ（ｍはメモリセルＭｍｎのｍと対応）と、ワード線ＷＬｍと交差し、メモリセルＭｍｎのソースまたはドレインが接続されたビット線ＢＬｎ（ｎはメモリセルＭｍｎのｎと対応）とにより配線されたメモリセルアレイを有する。

さらに、メモリセルＭｍｎへの書き込み、またはメモリセルＭｍｎからのデータの読み出しを行うために、半導体記憶装置１は以下のものを有する。メモリセルＭｍｎへ電流を供給するための電流源を有するカスコード回路２と、選択するメモリセルＭｍｎの記憶状態を判断するセンスアンプ３と、ビット線ＢＬｍを充電するための電流源が内蔵されたプリチャージ回路４と、カスコード回路２、プリチャージ回路４または仮想グランド線ＶＲＧのいずれをビット線ＢＬｍに接続するかを選択する複数の選択トランジスタＳＴである。なお、説明の都合上、図１では、選択トランジスタＳＴはビット線ＢＬ４を選択するもの１つだけを図示してあり、仮想グランド線ＶＲＧはビット線ＢＬ２に、カスコード回路２はビット線ＢＬ３に、プリチャージ回路４はビット線ＢＬ５に、それぞれ接続している状態であるとして省略した。なお、この部分の詳細については後述する。

次に、メモリセルＭ０２に記録されたデータ（“０”か“１”）を読み出す際を例にして、半導体記憶装置１の動作を以下に説明する。メモリセルＭ０２のデータを読み出す場合、まずワード線ＷＬ０に電圧（例えば３Ｖ）を印加する。これによりメモリセルＭ０２はオン状態になる。次に、メモリセルＭ０２のソースｓ１側のビット線ＢＬ２に接続される仮想グランド線ＶＲＧと、ドレインｄ１側のビット線ＢＬ３に接続されるカスコード回路２により、メモリセルＭ０２にはドレイン―ソース間電流Ｉｄｓ（以下、単にＩｄｓという）が流れる。Ｉｄｓは、メモリセルＭ０２が書き込み状態（以下ＰＧＭ状態という）の時はしきい値が大きく、あまり流れず、消去状態（以下ＥＲＡＳＥ状態という）の時はしきい値が小さく、多く流れる。なお、ここで、ビット線ＢＬ１、ＢＬ４、ＢＬ６、…はフロート状態である。

ビット線ＢＬ５は、メモリセルＭ０２からの電流の流出を防ぐためにプリチャージ回路４により充電され、メモリセルＭ０２に接続されたビット線ＢＬ３と同電位になる。

ここで、読み出すメモリセルＭ０２のドレインｄ１に接続されるビット線ＢＬ３と、充電するビット線ＢＬ５の間に、１本、フローティング状態のビット線ＢＬ４を挟むことで、ドレイン―プリチャージ間の電流を減らし読み出しマージンの減少を少なくすることができる。しかし、この場合、ビット線ＢＬ３とビット線ＢＬ５の間にあるフローティング状態のビット線ＢＬ４を、メモリセルＭ０４を介して充電するため、読み出し時間中に十分に充電することができず、交流的に流れるドレイン―フローティング間の電流が大きくなり、かえって読み出しマージンが減少してしまうという問題がある。

そこで、さらに、ビット線ＢＬ４に接続される選択トランジスタＳＴを、外部からのプリチャージ信号によって、読み出し開始後一定時間のみオンにして、フロート状態のビット線ＢＬ４をプリチャージ回路４により充電し、ビット線ＢＬ３の電圧と、ビット線ＢＬ４を同電位にする。

一方、センスアンプ３では図示しないリファレンス回路に流れるリファレンス電流Ｉｒｅｆ（以下、単にＩｒｅｆという）を電圧に変換したリファレンス信号と、カスコード回路２で、ビット線ＢＬ３に流れる電流Ｉｃを電圧に変換した入力信号とを比較し、Ｉｃ＜Ｉｒｅｆであれば、ＰＧＭ状態で“０”と判断し、Ｉｃ＞Ｉｒｅｆであれば、ＥＲＡＳＥ状態で“１”と判断する。例えば、ＰＧＭ状態で１０μＡ、ＥＲＡＳＥ状態で２０μＡのＩｄｓが流れるとすると、Ｉｒｅｆを１５μＡとすることで、５μＡのマージンをとって、“０”か“１”か、を判断できる。

上記のように、読み出しの際、選択したメモリセルＭ０２のドレインｄ１とプリチャージ回路４と接続され充電されるビット線ＢＬ５との間に、フローティング状態のビット線ＢＬ４を設け、これを、プリチャージ回路４で読み出し開始後一定時間のみ充電することによって、メモリセルＭ０２への電流の流れ込みまたは流出を防止することができ、読み出しマージンの減少を防止でき、隣接するメモリセルの記憶状態によらず、間違ったデータとして判断されることを防止できる。

なお、上記ではフローティング状態のビット線ＢＬ４をプリチャージ回路４の電流源で充電するとして説明したが、カスコード回路２と選択トランジスタＳＴとを接続して、カスコード回路２の電流源で、外部のプリチャージ信号より、一定時間、フローティング状態のビット線ＢＬ４を充電するようにしてもよい。

以下本発明の実施の形態の詳細を説明する。図２は本発明の実施の形態の半導体記憶装置の構成図である。また図３は、半導体記憶装置のメモリ部の構成図である。

以下、図２、３を用いて説明する。半導体記憶装置１０は、電圧供給部１１と、アドレス入力部１２と、タイミング信号を生成するタイミング回路１３と、アドレス入力部１２で入力されたアドレスを選択するＹ方向デコーダ１４及びＸ方向デコーダ１５と、デジタルデータの記憶のためのメモリ部１６と、メモリ部１６に供給する電流源を有するカスコード回路１７と、読み出しの際、後述するビット線ＢＬｎを充電するプリチャージ回路１８と、メモリ部１６に流れる電流と比較するためのリファレンス電流を流すリファレンス回路１９と、メモリ部１６に流れる電流とリファレンス回路１９に流れる電流を比較するセンスアンプ２０と、比較結果を出力する出力回路２１とから構成される。

メモリ部１６は、図３のように行列状に配列した複数のメモリセルＭｍｎ（ｍは０以上の自然数、ｎは１以上の自然数）を有し、メモリセルＭｍｎのゲートに接続されたワード線ＷＬｍ（ｍはメモリセルＭｍｎのｍと対応）と、ワード線ＷＬｍと交差し、メモリセルＭｍｎのソースまたはドレインが接続されたビット線ＢＬｎ（ｎはメモリセルＭｍｎのｎと対応）とにより配線されたメモリセルアレイを有する。

さらに、ビット線ＢＬｎに仮想グランド線ＶＲＧ、ドレイン線ＤＲＬ、プリチャージ線ＰＲＬのいずれと接続するかを選択する選択トランジスタＳｎａ、Ｓｎｂ、Ｓｎｃ（ｎはビット線ＢＬｎのｎと対応し、１以上の自然数である）を有する。さらに、これら複数の選択トランジスタＳｎａ、Ｓｎｂ、Ｓｎｃを動作させるための選択線ＳＬｎａ、ＳＬｎｂ、ＳＬｎｃを有し、選択線ＳＬｎａ、ＳＬｎｂ、ＳＬｎｃは、Ｙ方向デコーダ１４と接続される。また、ワード線ＷＬｍはＸ方向デコーダ１５と接続される。さらに、ドレイン線ＤＲＬはカスコード回路１７と接続され、プリチャージ線ＰＲＬはプリチャージ回路１８と接続される。仮想グランド線ＶＲＧの電圧はグランドレベル（０Ｖ）となっている。

メモリセルＭｍｎは、浮遊ゲートを有するＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field-Effect Transistor）や、浮遊ゲートの代わりにゲート絶縁膜に窒化膜などのキャリアトラップ層を含むことでビット情報を記憶するＭＩＳＦＥＴなど、１つのセルで多値の記憶が可能なＭＩＳ型ＦＥＴなどの不揮発性のＭＯＳメモリである。

以下、半導体記憶装置１０の動作を説明する。はじめに、メモリセルＭｍｎへの書き込み動作を説明する。ここではメモリセルＭ０２への書き込みを例にとって説明する。

アドレス入力部１２より入力されたアドレスに従って、メモリセルＭ０２に書き込みを行う場合、Ｘ方向デコーダ１５により、ワード線ＷＬ０に電圧が印加され、ワード線ＷＬ０にゲートが接続されている複数のメモリセルＭ０ｎはオンになる。

さらに、Ｙ方向デコーダ１４により、選択線ＳＬ２ａに電圧が印加され選択トランジスタＳ２ａがオンになる。これにより、メモリセルＭ０２に接続されているビット線ＢＬ２は仮想グランド線ＶＲＧと接続し、グランドレベルとなる。また、同様にＹ方向デコーダ１４により、選択線ＳＬ３ｂに電圧が印加され選択トランジスタＳ３ｂがオンになる。これにより、メモリセルＭ０２に接続されているビット線ＢＬ３はドレイン線ＤＲＬと接続し、カスコード回路１７により電圧が印加される。また、Ｙ方向デコーダ１４により、選択トランジスタＳ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ４ａ、Ｓ４ｂ、Ｓ４ｃ、Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、・・・はオフの状態となり、ビット線ＢＬ１、ＢＬ４、ＢＬ５、・・・はフローティング状態となる。

なお、このときＹ方向デコーダ１４により、ビット線ＢＬ２にドレイン線ＤＲＬを、ビット線ＢＬ３に仮想グランド線ＶＲＧを接続するようにしてもよい。ここで、メモリセルＭｍｎとして浮遊ゲートタイプのＭＯＳ型ＦＥＴを用いた場合、例えば、ドレイン電圧を５Ｖ、ゲート電圧を１０Ｖとすると、チャネルホットエレクトロン注入などにより、メモリセルＭ０２の浮遊ゲートに電子が注入され、しきい値Ｖｔｈが上がり、ＰＧＭ状態となる。

また、消去の際は、例えば、ドレイン電圧を５Ｖ、ゲート電圧−１０Ｖ、ソースをフローティング状態とすると、トンネル酸化膜を通して電子が浮遊ゲートから抜け、しきい値Ｖｔｈが下がりＥＲＡＳＥ状態となる。

次にメモリセルＭｍｎの読み出し時の動作を説明する。メモリセルＭ０２を読み出す場合について説明すると、前述した書き込み時の場合と同様に、ワード線ＷＬ０に電圧を印加してメモリセルＭ０２をオンにし、ビット線ＢＬ２に仮想グランド線ＶＲＧを接続し、ビット線ＢＬ３にドレイン線ＤＲＬを接続する。ただしこのとき、ワード線ＷＬ０に印加する電圧は、例えば５Ｖで、ビット線ＢＬ３に接続するドレイン線ＤＲＬに印加する電圧は、例えば１Ｖである。

さらに、本発明の実施の形態では、従来技術と異なり、メモリセルＭ０２の読み出しの場合、ビット線ＢＬ４はプリチャージ線ＰＲＬと接続せず、ビット線ＢＬ４は基本的にフローティング状態とする。その代わり、ビット線ＢＬ５を充電する。すなわち、選択線ＳＬ５ｃに電圧を印加して、選択トランジスタＳ５ｃをオンにし、メモリセルＭ０４に接続されるビット線ＢＬ５を、プリチャージ線ＰＲＬと接続させる。ここで、ビット線ＢＬ５を、プリチャージ回路１８の電流源で充電して、ビット線ＢＬ３、ＢＬ５を同電位にする。

さらに、フローティング状態であるビット線ＢＬ４を一定時間のみ、プリチャージ線ＰＲＬと接続させる。すなわち、Ｙ方向デコーダ１４により選択線ＳＬ４ｃに電圧を印加して、選択トランジスタＳ４ｃをオンさせ、ビット線ＢＬ４をプリチャージ線ＰＲＬと接続させ、プリチャージ回路１８の電流源により充電して、ビット線ＢＬ３及びビット線ＢＬ５と同電位にする。

これにより、メモリセルＭ０２や、隣接するメモリセルＭ０３の記憶状態によらず、メモリセルＭ０２のドレインｄ１側のビット線ＢＬ３からビット線ＢＬ４への電流Ｉｃの流出及びビット線ＢＬ４からビット線ＢＬ３への電流の流入を防止することができる。

図４は、読み出し時のタイムチャートである。図のように、まず、どのメモリセルＭｍｎを読み出すかの内部アドレス指定が行われ、Ｙ方向デコーダ１４及びＸ方向デコーダ１５によりメモリセルＭｍｎの選択が行われる。例えば、メモリセルＭ０２の選択が行われると、読み出しが開始する。

このとき、選択線ＳＬ２ａにより選択トランジスタＳ２ａがオンされて、ビット線ＢＬ２が仮想グランド線ＶＲＧに接続される。選択線ＳＬ３ｂにより選択トランジスタＳ３ｂがオンされて、ビット線ＢＬ３がドレイン線ＤＲＬに接続される。更に、選択線ＳＬ５ｃにより、選択トランジスタＳ５ｃがオンされて、ビット線ＢＬ５がプリチャージ線ＰＲＬに接続される。

読み出しの最初の部分、例えば、読み出しが図のように３０ｎｓの場合、その前半の１０ｎｓに、選択線ＳＬ４ｃにプリチャージ信号を送り、フローティング状態であったビット線ＢＬ４をプリチャージ線ＰＲＬと接続させ充電する。

ここで、ビット線ＢＬ３に流れる電流Ｉｃをカスコード回路１７で電圧に変換し、リファレンス回路１９から入力されるリファレンス信号と、センスアンプ２０で比較して、メモリセルＭ０２の記憶状態（“０”か“１”か）を判断する。

その際、センスアンプ２０では、図４のように、例えば５ｎｓの間ラッチし、出力回路２１に判断結果（“０”か“１”か）を出力する。上記のように、読み出しの際、ドレインｄ１と充電されたビット線ＢＬ５間のフローティング状態にあるビット線ＢＬ４を、一定時間充電することで、メモリセルＭ０２への電流の流れ込み及び流出を防止でき、センスアンプ２０では、メモリセルＭ０２及び隣接するメモリセルＭ０３の記憶状態（ＰＧＭ状態またはＥＲＡＳＥ状態）に関わらず、正しい値を読むことが可能である。

なお、上記であげた電圧や電流の値はあくまでも一例にすぎず、これに限定されることはない。また、上記では、フローティング状態のビット線ＢＬ４を、プリチャージ回路１８の電流源で充電するとして説明したが、これに限定されることはなく、カスコード回路１７の電流源により充電するようにしてもよい。すなわち、ＳＬ４ｂにプリチャージ信号を読み出しの一定時間入力して、選択トランジスタＳ４ｂをオンにしてドレイン線ＤＲＬと、ビット線ＢＬ４を接続させるようにしてもよい。

本発明の半導体記憶装置の概略の構成図である。 半導体記憶装置の構成図である。 半導体記憶装置のメモリ部の構成図である。 読み出し時のタイムチャートである。 従来の仮想グランド方式の不揮発性の半導体記憶装置の一部分の概略の構成図である。 従来の半導体記憶装置の一部分の概略の構成図であり、メモリセルのある記憶状態の組み合わせを示したものである。 従来の半導体記憶装置の一部分の概略の構成図であり、メモリセルのある記憶状態の組み合わせを示したものである。

１ 半導体記憶装置
２ カスコード回路
３ センスアンプ
４ プリチャージ回路
ＶＲＧ 仮想グランド線
ＳＴ 選択トランジスタ
ＷＬ０、ＷＬ１、… ワード線
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、… ビット線
Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４、Ｍ０５、… メモリセル
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、… メモリセル

Claims (9)

1. 多値メモリセルを仮想グランド方式によってアクセスする不揮発性の半導体記憶装置において、
   行列状に配列された複数の前記多値メモリセルと、
   列方向の前記多値メモリセルのソースまたはドレインに接続される複数のビット線と、
   前記ビット線と交差し、行方向の前記多値メモリセルのゲートに接続される複数のワード線と、
   選択された前記多値メモリセルにデータ読み出し用の電流を供給する電流供給回路と、
   前記ビット線をプリチャージ電圧レベルに充電するプリチャージ回路とを備え、
   更に前記ビット線ごとに、
   前記ビット線と前記電流供給回路とを、前記ビット線の前記列方向における所定位置で接続する第１スイッチと、
   前記ビット線と前記プリチャージ回路とを、前記ビット線の前記列方向における所定位置で接続する第２スイッチとを備え、
   読み出しの際、選択された前記多値メモリセルに応じて、前記ドレインが接続される前記ビット線に対しては、前記第１スイッチが読み出し期間中導通し、前記ドレインが接続される前記ビット線を共有する第１の非選択多値メモリセルに隣接する第２の非選択多値メモリセルに接続される前記第１の非選択多値メモリセルと反対側の前記ビット線に対しては、前記第２スイッチが読み出し期間中導通し、前記第１の非選択多値メモリセルおよび前記第２の非選択多値メモリセルで共有する前記ビット線に対しては、前記第１スイッチが読み出し期間の初期段階で導通しその後非導通とされることを特徴とする半導体記憶装置。
2. 前記ビット線の前記列方向における所定位置は、前記ビット線の両端のうち、前記電流供給回路が配置されている側の端部であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記電流供給回路は、前記ドレインを所定電位に維持して、前記選択された前記多値メモリセルに電流を供給することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記電流供給回路は、カスコード回路であることを特徴とする請求項３記載の半導体記憶装置。
5. 読み出しの際、前記第１の非選択多値メモリセルと前記第２の非選択多値メモリセルとで共有する前記ビット線は、前記第１スイッチの非導通後は、フローティング状態であることを特徴とする請求項１乃至４の少なくとも何れか１項に記載の半導体記憶装置。
6. 読み出しの際、選択された前記多値メモリセル、前記第１の非選択多値メモリセル、および前記第２の非選択多値メモリセルの、ソースまたはドレインに接続されているビット線以外の前記ビット線は、フローティング状態に維持されることを特徴とする請求項１乃至５の少なくとも何れか１項に記載の半導体記憶装置。
7. 前記多値メモリセルは、ゲート絶縁膜にキャリアトラップ層を含むＭＯＳ型ＦＥＴであることを特徴とする請求項１乃至６の少なくとも何れか１項に記載の半導体記憶装置。
8. 行列状に配列された複数の多値メモリセルと、
   列方向の前記多値メモリセルのソースまたはドレインに接続される複数のビット線と、
   前記ビット線と交差し、行方向の前記多値メモリセルのゲートに接続される複数のワード線と、
   選択された前記多値メモリセルにデータ読み出し用の電流を供給する電流供給回路と、
   前記ビット線をプリチャージ電圧レベルに充電するプリチャージ回路と、
   前記ビット線と前記電流供給回路とを、前記ビット線の前記列方向における所定位置で接続する第１スイッチ、前記ビット線と前記プリチャージ回路とを、前記ビット線の前記列方向における所定位置で接続する第２スイッチ、および前記ビット線と仮想グランドとを、前記ビット線の前記列方向における所定位置で接続する第３スイッチを含んで構成されるスイッチング素子を前記ビット線ごとに備え、仮想グランド方式によって構成される不揮発性半導体記憶装置の電流制御方法であって、
   読み出しの際、
   選択された前記多値メモリセルのソース側でビット線に接続された前記第３のスイッチが読み出し期間中オンする第１ステップと、
   選択された前記多値メモリセルのドレイン側でビット線に接続される前記第１のスイッチが読み出し期間中オンする第２ステップと、
   選択された前記前記多値メモリセルとビット線を共有する第１の非選択多値メモリと前記第１の非選択多値メモリセルに隣接する第２の非選択多値メモリとで共有するビット線に接続された第１のスイッチが読み出し期間の初期段階でオンする第３ステップと、
   前記第２の非選択多値メモリセルに接続される前記第１の非選択多値メモリセルと反対側のビット線に接続された第２のスイッチが読み出し期間中オンする第４ステップと、
   前記第１の非選択多値メモリと前記第２の非選択多値メモリとで共有するビット線の電位が、選択された前記多値メモリセルのドレイン側で接続されたビット線の読み出し電位と、同電位になった後に、前記第１の非選択多値メモリと前記第２の非選択多値メモリで共有するビット線に接続された前記第１のスイッチをオフする第５ステップとを有することを特徴とする不揮発性半導体記憶装置の電流制御方法。
9. 前記請求項８に記載された不揮発性半導体記憶装置の電流制御方法において、
   前記電流供給回路と直列に接続され、前記多値メモリセルの記憶状態を判断するセンスアンプを有することによって、
   更に、選択された前記多値メモリセルのドレイン側のビット線に接続される前記第１のスイッチをオンした状態であって、かつ前記第２の非選択多値メモリセルに接続される前記第１の非選択多値メモリセルと反対側のビット線に接続された第２のスイッチをオンした状態で、
   選択された前記多値メモリに記憶されたデータ情報が前記センスアンプにより読み出しされる第６ステップを有することを特徴とする不揮発性半導体記憶装置の電流制御方法。

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