JPH0945093A - メモリおよびメモリにおいて検出する方法 - Google Patents
メモリおよびメモリにおいて検出する方法Info
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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Abstract
(57)【要約】
【課題】 メモリアレイにおけるビット線検出を行うこ
とである。 【解決の手段】 メモリが、行と列に編成されたメモリ
セルの第１のアレイと第２のアレイを備える。各行のセ
ルはそれぞれの語線に接続され、各列のセルはそれぞれ
のビット線に接続される。第１のアレイの語線は第２の
アレイの語線とは独立にアドレスできる。１つのアレイ
の選択されたセルのビット線における信号をと基準信号
との差を検出するためにセンス増幅器が設けられる。ア
ドレスされたアレイのビット線における信号と比較する
ために基準信号を供給するために、電流源を選択的に接
続できる。本発明によってダミー負荷の必要なしに容量
平衡を達成できる。
とである。 【解決の手段】 メモリが、行と列に編成されたメモリ
セルの第１のアレイと第２のアレイを備える。各行のセ
ルはそれぞれの語線に接続され、各列のセルはそれぞれ
のビット線に接続される。第１のアレイの語線は第２の
アレイの語線とは独立にアドレスできる。１つのアレイ
の選択されたセルのビット線における信号をと基準信号
との差を検出するためにセンス増幅器が設けられる。ア
ドレスされたアレイのビット線における信号と比較する
ために基準信号を供給するために、電流源を選択的に接
続できる。本発明によってダミー負荷の必要なしに容量
平衡を達成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、行と列に配置され
た複数のメモリセルを備えるメモリアレイにおけるビッ
ト線検出に関する。
た複数のメモリセルを備えるメモリアレイにおけるビッ
ト線検出に関する。
【０００２】本発明は、各列が１本のビット線に接続さ
れている複数のメモリセルを備える、適切な任意のメモ
リ構造に応用できるが、任意の特定のメモリセル構造に
限定されるものではない。しかし、浮動ゲートを持つ単
一のトランジスタセルを有する電気的に消去可能なフラ
ッシュメモリにおいて、とくに有利である。フラッシュ
メモリ中のメモリセルからデータを検出するためには、
ダイナミックセンス増幅器を使用することが望ましい。
しかし、知られているように、フラッシュメモリ中のセ
ンス増幅器は基準電流を、アドレスされたメモリセルに
接続されている電流と比較する。
れている複数のメモリセルを備える、適切な任意のメモ
リ構造に応用できるが、任意の特定のメモリセル構造に
限定されるものではない。しかし、浮動ゲートを持つ単
一のトランジスタセルを有する電気的に消去可能なフラ
ッシュメモリにおいて、とくに有利である。フラッシュ
メモリ中のメモリセルからデータを検出するためには、
ダイナミックセンス増幅器を使用することが望ましい。
しかし、知られているように、フラッシュメモリ中のセ
ンス増幅器は基準電流を、アドレスされたメモリセルに
接続されている電流と比較する。
【０００３】
【従来の技術】センス増幅器に供給される基準電流Ｉ
ＲＥＦは、チップ上の任意の便利な源から取出すことが
できる。しかし、基準電流Ｉ ＲＥＦの源に関連する容
量が、選択されたセルが接続されているビット線の容量
と大きく異なると問題が起きる。検出を良く行うために
は、容量を平衡することが必要である。しかし、単一ト
ランジスタ・フラッシュＥＰＲＯＭでこれを達成するこ
とは簡単ではない。各セルはトランジスタを１個だけ含
んでいるために、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）で一般に実現されている折り返しビ
ット線技術を使用することは可能ではない。更に、列ご
とに各アクティブビット線に関連してダミービット線を
原則として使用できるが、そうすると配置に必要とする
スペースが大きくなって、チップを非常に大きくする。
単一トランジスタ・フラッシュＥＰＲＯＭにおいて適切
な容量平衡を達成することが困難であるということは、
センス増幅器が通常はスタチックセンス増幅器であった
ことを意味する。スタチックセンス増幅器では、出力は
最初のノイズの後でも最終的には正しい状態に安定す
る。上記理由から、ダイナミック・センス増幅器が最初
のノイズにとくに敏感であるために、単一トランジスタ
・フラッシュＥＰＲＯＭにダイナミック・センス増幅器
を使用することが可能ではなかった。最初のノイズにと
くに敏感であることによって、ダイナミック・センス増
幅器は正しくない状態に保持させられる。
ＲＥＦは、チップ上の任意の便利な源から取出すことが
できる。しかし、基準電流Ｉ ＲＥＦの源に関連する容
量が、選択されたセルが接続されているビット線の容量
と大きく異なると問題が起きる。検出を良く行うために
は、容量を平衡することが必要である。しかし、単一ト
ランジスタ・フラッシュＥＰＲＯＭでこれを達成するこ
とは簡単ではない。各セルはトランジスタを１個だけ含
んでいるために、ダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）で一般に実現されている折り返しビ
ット線技術を使用することは可能ではない。更に、列ご
とに各アクティブビット線に関連してダミービット線を
原則として使用できるが、そうすると配置に必要とする
スペースが大きくなって、チップを非常に大きくする。
単一トランジスタ・フラッシュＥＰＲＯＭにおいて適切
な容量平衡を達成することが困難であるということは、
センス増幅器が通常はスタチックセンス増幅器であった
ことを意味する。スタチックセンス増幅器では、出力は
最初のノイズの後でも最終的には正しい状態に安定す
る。上記理由から、ダイナミック・センス増幅器が最初
のノイズにとくに敏感であるために、単一トランジスタ
・フラッシュＥＰＲＯＭにダイナミック・センス増幅器
を使用することが可能ではなかった。最初のノイズにと
くに敏感であることによって、ダイナミック・センス増
幅器は正しくない状態に保持させられる。
【０００４】
【発明の概要】本発明によれば、複数のメモリセル行を
おのおの備える第１のメモリセルアレイおよび第２のメ
モリセルアレイと、第１の入力回路点および第２の入力
回路点を有する少なくとも１つのセンス増幅器と、電流
源と、を備え、各行のセルは複数の語線と複数の列のそ
れぞれ１つに接続され、各列中のセルは複数のビット線
のそれぞれ１本に接続され、第１のアレイと第２のアレ
イのうちのアドレスされたアレイでセルが選択される時
は、他のアレイ中の対応する列中のセルが選択されない
ように、第１のアレイの語線は第２のアレイの語線とは
独立にアドレス可能であり、前記センス増幅器は、第１
のアレイの選択されたセルのビット線における信号と基
準信号との間の差を検出するために接続され、前記電流
源は、前記第１の入力回路点と前記第２の入力回路点の
うち、アドレスされていないアレイの対応するビット線
に接続されている入力回路点に前記基準信号を供給し
て、前記第１の入力回路点と前記第２の入力回路点のう
ち他方の入力回路点に接続されているアドレスされたア
レイの対応するビット線における信号と比較するため
に、前記第１の入力回路点と前記第２の入力回路点に選
択的に接続できる、メモリが得られる。
おのおの備える第１のメモリセルアレイおよび第２のメ
モリセルアレイと、第１の入力回路点および第２の入力
回路点を有する少なくとも１つのセンス増幅器と、電流
源と、を備え、各行のセルは複数の語線と複数の列のそ
れぞれ１つに接続され、各列中のセルは複数のビット線
のそれぞれ１本に接続され、第１のアレイと第２のアレ
イのうちのアドレスされたアレイでセルが選択される時
は、他のアレイ中の対応する列中のセルが選択されない
ように、第１のアレイの語線は第２のアレイの語線とは
独立にアドレス可能であり、前記センス増幅器は、第１
のアレイの選択されたセルのビット線における信号と基
準信号との間の差を検出するために接続され、前記電流
源は、前記第１の入力回路点と前記第２の入力回路点の
うち、アドレスされていないアレイの対応するビット線
に接続されている入力回路点に前記基準信号を供給し
て、前記第１の入力回路点と前記第２の入力回路点のう
ち他方の入力回路点に接続されているアドレスされたア
レイの対応するビット線における信号と比較するため
に、前記第１の入力回路点と前記第２の入力回路点に選
択的に接続できる、メモリが得られる。
【０００５】簡単な実施例においては、アレイの１つに
おける任意の列が選択される時は、他のアレイ中の列を
選択できないような構成である。
おける任意の列が選択される時は、他のアレイ中の列を
選択できないような構成である。
【０００６】説明している実施例では、ビット線をセン
ス増幅器に選択的に接続するために、第１のアレイと第
２のアレイのおのおのには列選択回路が組合わされる。
ス増幅器に選択的に接続するために、第１のアレイと第
２のアレイのおのおのには列選択回路が組合わされる。
【０００７】好適な実施例では、行が水平に延長し、列
が垂直に延長し、第１のアレイと第２のアレイとが、水
平軸に関して相対的に鏡像関係で、かつ、前記アレイの
間に配置されている前記センス増幅器に対して垂直に、
配置される。他の位相幾何学的な配置も可能である。
が垂直に延長し、第１のアレイと第２のアレイとが、水
平軸に関して相対的に鏡像関係で、かつ、前記アレイの
間に配置されている前記センス増幅器に対して垂直に、
配置される。他の位相幾何学的な配置も可能である。
【０００８】センス増幅器が、ダイナミック電圧検出増
幅器、またはダイナミック電流検出増幅器などのダイナ
ミック・センス増幅器である場合には、本発明の構成は
とくに高められる。しかし、上記メモリ構造は、センス
増幅器がスタチック・センス増幅器である場合には、ノ
イズに対する耐性の改善の支援も行う。電流源によって
供給される電流の値は、アレイ中の消去されるセルによ
ってとられる電流より小さく、プログラムされるセルに
よってとられる電流より大きく設定される。上記フラッ
シュメモリセルでは、プログラムされるセルは電流をと
らないから、ここで説明する実施例では、電流源によっ
て供給される電流は、消去されるセルがとる電流のほぼ
半分に設定される。
幅器、またはダイナミック電流検出増幅器などのダイナ
ミック・センス増幅器である場合には、本発明の構成は
とくに高められる。しかし、上記メモリ構造は、センス
増幅器がスタチック・センス増幅器である場合には、ノ
イズに対する耐性の改善の支援も行う。電流源によって
供給される電流の値は、アレイ中の消去されるセルによ
ってとられる電流より小さく、プログラムされるセルに
よってとられる電流より大きく設定される。上記フラッ
シュメモリセルでは、プログラムされるセルは電流をと
らないから、ここで説明する実施例では、電流源によっ
て供給される電流は、消去されるセルがとる電流のほぼ
半分に設定される。
【０００９】電流源は、その目的のためにとくに保持さ
れる、アレイの他の場所におけるメモリセルにでき、ま
たはそのようなセルから、またはミラー操作によって、
電流を取り出す回路とすることができる。
れる、アレイの他の場所におけるメモリセルにでき、ま
たはそのようなセルから、またはミラー操作によって、
電流を取り出す回路とすることができる。
【００１０】本発明は、第１のメモリセルアレイと第２
のメモリセルアレイとを備えるメモリであって、各アレ
イは複数のメモリセル行を備え、各行中のセルは複数の
語線および複数の列のそれぞれ１つに接続され、第１の
アレイの語線は第２のアレイの語線とは独立にアドレス
可能である、前記メモリにおいて検出する方法におい
て、第１のアレイおよび第２のアレイのうちの１つがア
ドレスされていない間に、他の１つをアドレスする過程
と、アドレスされたアレイ中のアドレスされたセルに接
続されているビット線をセンス増幅器の第１の回路点に
接続し、アドレスされていないアレイに対応するビット
線をセンス増幅器の第２の回路点に接続する過程と、電
流をアドレスされていないアレイの第２の回路点に供給
して検出のための基準電流として作用させる過程と、を
備える第１のメモリセルアレイと第２のメモリセルアレ
イを備えるメモリにおいて検出する方法も提供する。
のメモリセルアレイとを備えるメモリであって、各アレ
イは複数のメモリセル行を備え、各行中のセルは複数の
語線および複数の列のそれぞれ１つに接続され、第１の
アレイの語線は第２のアレイの語線とは独立にアドレス
可能である、前記メモリにおいて検出する方法におい
て、第１のアレイおよび第２のアレイのうちの１つがア
ドレスされていない間に、他の１つをアドレスする過程
と、アドレスされたアレイ中のアドレスされたセルに接
続されているビット線をセンス増幅器の第１の回路点に
接続し、アドレスされていないアレイに対応するビット
線をセンス増幅器の第２の回路点に接続する過程と、電
流をアドレスされていないアレイの第２の回路点に供給
して検出のための基準電流として作用させる過程と、を
備える第１のメモリセルアレイと第２のメモリセルアレ
イを備えるメモリにおいて検出する方法も提供する。
【００１１】
【発明の実施の形態】図１は、制御ゲートＯＧと、浮動
ゲートＦＧと、ソースＳと、ドレインＤとを有する単一
の浮動ゲート・トランジスタ４を有するフラッシュメモ
リ・セル２を示す。浮動ゲート・トランジスタ４のソー
スＳは、線１０におけるＡＲＲＡＹＧＲＯＵＮＤ信号に
接続される。ソース電圧スイッチ１４を介して、この線
１０をアース電圧ＶＧＮＤまたは高い電圧Ｖｐｐにでき
る。電圧Ｖｐｐはプログラミング電位（典型的には１２
Ｖ）を表し、電圧ＶＧＮＤは装置のアースを表す。ソー
ス電圧スイッチ１４は線３４を介して電圧Ｖｐｐに接続
され、電圧Ｖｐｐは抵抗（図示せず）を介してアレイの
アースに接続される。ソース電圧１４は線３４を介して
電圧Ｖｐｐに接続され、線３６を介して電圧ＶＧＮＤに
接続される。浮動ゲート・トランジスタ４の制御ゲート
ＣＧは、語線（ＷＬ）によってゲート電圧スイッチ１２
に接続される。ゲート電圧スイッチ１２は、線２６にお
ける電圧Ｖ′ｃｃと、線２４における電圧Ｖｐｐと、線
２２における電圧ＶＧＮＤとに接続される。５Ｖ部品の
場合には電圧Ｖ′ｃｃは５Ｖであり、３Ｖ部品の場合に
は約５Ｖ（または最低約４Ｖ）までブーストされる。そ
れらのスイッチ１２、１４は線２８における制御信号Ｅ
ＲＡＳＥを受け、更に、ゲート電圧スイッチ１２は線３
０から制御信号ＰＲＯＧＲＡＭを受ける。浮動ゲート・
トランジスタ４のドレインＤはビット線（ＢＬ）６によ
ってビット線スイッチ３１に接続される。ビット線スイ
ッチは、プログラム可能な負荷回路３２の入力端子に書
込み線２７を介して接続され、かつセンス増幅器回路２
９の入力端子に読出し線２５を介して接続される。アレ
イにおいては、読出し線２５がｂ本の線として通常実現
されるように、ｂ本の選択されたビット線をセンス増幅
器回路に同時に接続できることが分かるであろう。ここ
で説明している実施例では、ｂ＝８である。ビット線ス
イッチ３１は、制御信号ＳＥＬＥＣＴを線２１を通じて
受ける。プログラム可能な負荷回路３２は、負荷制御信
号を線３８を介して受ける。
ゲートＦＧと、ソースＳと、ドレインＤとを有する単一
の浮動ゲート・トランジスタ４を有するフラッシュメモ
リ・セル２を示す。浮動ゲート・トランジスタ４のソー
スＳは、線１０におけるＡＲＲＡＹＧＲＯＵＮＤ信号に
接続される。ソース電圧スイッチ１４を介して、この線
１０をアース電圧ＶＧＮＤまたは高い電圧Ｖｐｐにでき
る。電圧Ｖｐｐはプログラミング電位（典型的には１２
Ｖ）を表し、電圧ＶＧＮＤは装置のアースを表す。ソー
ス電圧スイッチ１４は線３４を介して電圧Ｖｐｐに接続
され、電圧Ｖｐｐは抵抗（図示せず）を介してアレイの
アースに接続される。ソース電圧１４は線３４を介して
電圧Ｖｐｐに接続され、線３６を介して電圧ＶＧＮＤに
接続される。浮動ゲート・トランジスタ４の制御ゲート
ＣＧは、語線（ＷＬ）によってゲート電圧スイッチ１２
に接続される。ゲート電圧スイッチ１２は、線２６にお
ける電圧Ｖ′ｃｃと、線２４における電圧Ｖｐｐと、線
２２における電圧ＶＧＮＤとに接続される。５Ｖ部品の
場合には電圧Ｖ′ｃｃは５Ｖであり、３Ｖ部品の場合に
は約５Ｖ（または最低約４Ｖ）までブーストされる。そ
れらのスイッチ１２、１４は線２８における制御信号Ｅ
ＲＡＳＥを受け、更に、ゲート電圧スイッチ１２は線３
０から制御信号ＰＲＯＧＲＡＭを受ける。浮動ゲート・
トランジスタ４のドレインＤはビット線（ＢＬ）６によ
ってビット線スイッチ３１に接続される。ビット線スイ
ッチは、プログラム可能な負荷回路３２の入力端子に書
込み線２７を介して接続され、かつセンス増幅器回路２
９の入力端子に読出し線２５を介して接続される。アレ
イにおいては、読出し線２５がｂ本の線として通常実現
されるように、ｂ本の選択されたビット線をセンス増幅
器回路に同時に接続できることが分かるであろう。ここ
で説明している実施例では、ｂ＝８である。ビット線ス
イッチ３１は、制御信号ＳＥＬＥＣＴを線２１を通じて
受ける。プログラム可能な負荷回路３２は、負荷制御信
号を線３８を介して受ける。
【００１２】フラッシュメモリは、３つの動作モード、
すなわち、プログラムモードと、消去モードと、読出し
モードとを有する。それらの各モードについては、図１
を参照して後で説明する。プログラムモードは、「０」
をメモリセルまたはメモリセルの群に書込むことを含
み、消去モードは、全てのセルが「１」を実効的に記憶
するように、「０」を記憶している任意のセルから
「０」を除去することを含み、読出しモードは、セルが
プログラムされているか、消去されているか、すなわ
ち、「０」と「１」のいずれを含んでいるか、を判定す
るためにセルを読出すことを含む。
すなわち、プログラムモードと、消去モードと、読出し
モードとを有する。それらの各モードについては、図１
を参照して後で説明する。プログラムモードは、「０」
をメモリセルまたはメモリセルの群に書込むことを含
み、消去モードは、全てのセルが「１」を実効的に記憶
するように、「０」を記憶している任意のセルから
「０」を除去することを含み、読出しモードは、セルが
プログラムされているか、消去されているか、すなわ
ち、「０」と「１」のいずれを含んでいるか、を判定す
るためにセルを読出すことを含む。
【００１３】プログラムモード中は、線２４に存在する
電圧Ｖｐｐを語線８を介してトランジスタ４の制御ゲー
トＣＧに接続するためにゲート電圧スイッチ１２が構成
されるように、線３０に存在する制御信号ＰＲＯＧＲＡ
Ｍがセットされる。線２８に存在する制御信号ＥＲＡＳ
Ｅがセットされないと、線３６に存在する電圧ＶＧＮＤ
をＡＲＲＡＹ ＧＲＯＵＮＤ信号線１０を介して、トラ
ンジスタ４のソースに接続するように、ソース電圧スイ
ッチ１４は構成される。線６のビット線が線２７を介し
てプログラム可能な負荷３２に接続されるように、線２
１に存在する制御信号ＳＥＬＥＣＴがセットされる。約
５Ｖの電圧が、ビット線６を介してトランジスタ４のド
レインＤに加えられてプログラム可能な負荷３２が制御
されるように、負荷制御信号３８がセットされる。トラ
ンジスタ４に加えられるそれらの信号の結果として、浮
動ゲートＦＧは負に充電されるようになる。負電荷は浮
動ゲートトランジスタのしきい値電圧を移動させて、そ
のトランジスタの導通度を低くする。浮動ゲートに蓄積
される電荷の量は、制御信号ＰＲＯＧＲＡＭがセットさ
れる時間に依存する。このようにして、「０」がセルに
書込まれる。通常は、いくつかのプログラムパルスを必
要とする。各パルスの後に、検査サイクルが続く。
電圧Ｖｐｐを語線８を介してトランジスタ４の制御ゲー
トＣＧに接続するためにゲート電圧スイッチ１２が構成
されるように、線３０に存在する制御信号ＰＲＯＧＲＡ
Ｍがセットされる。線２８に存在する制御信号ＥＲＡＳ
Ｅがセットされないと、線３６に存在する電圧ＶＧＮＤ
をＡＲＲＡＹ ＧＲＯＵＮＤ信号線１０を介して、トラ
ンジスタ４のソースに接続するように、ソース電圧スイ
ッチ１４は構成される。線６のビット線が線２７を介し
てプログラム可能な負荷３２に接続されるように、線２
１に存在する制御信号ＳＥＬＥＣＴがセットされる。約
５Ｖの電圧が、ビット線６を介してトランジスタ４のド
レインＤに加えられてプログラム可能な負荷３２が制御
されるように、負荷制御信号３８がセットされる。トラ
ンジスタ４に加えられるそれらの信号の結果として、浮
動ゲートＦＧは負に充電されるようになる。負電荷は浮
動ゲートトランジスタのしきい値電圧を移動させて、そ
のトランジスタの導通度を低くする。浮動ゲートに蓄積
される電荷の量は、制御信号ＰＲＯＧＲＡＭがセットさ
れる時間に依存する。このようにして、「０」がセルに
書込まれる。通常は、いくつかのプログラムパルスを必
要とする。各パルスの後に、検査サイクルが続く。
【００１４】消去モード中は、線２２に存在する電圧Ｖ
ＧＮＤを、語線８を介してトランジスタ４の制御ゲート
ＣＧに接続するようにゲート電圧スイッチ１２が構成さ
れるべく、かつ線３４に存在する電圧Ｖｐｐを、ＡＲＲ
ＥＹ ＧＲＯＵＮＤ線１０を介してトランジスタ４のソ
ースＳに接続するようにスイッチ１４が構成されるべ
く、線２８に存在する制御信号ＥＲＡＳＥがセットされ
る。ビット線６が浮動してそのビット線が切り離される
ように、線２１に存在する制御信号ＳＥＬＥＣＴが再び
セットされる。基板中のソース領域が浮動ゲートの下に
なるように浮動ゲートトランジスタは製造されているか
ら、浮動ゲートに存在するどのような負電荷も減少させ
られる。浮動ゲートＦＧから除去される負電荷の量は、
ＥＲＡＳＥ信号がセットされる時間に依存する。負電荷
が減少すると、浮動ゲートトランジスタのしきい値電圧
が変化して、そのトランジスタの導通度を高くする。こ
のようにして、セルの状態は「１」に復帰される。通常
は、いくつかの消去パルスを必要とすることがある。各
消去パルスの後に検査サイクルが続く。
ＧＮＤを、語線８を介してトランジスタ４の制御ゲート
ＣＧに接続するようにゲート電圧スイッチ１２が構成さ
れるべく、かつ線３４に存在する電圧Ｖｐｐを、ＡＲＲ
ＥＹ ＧＲＯＵＮＤ線１０を介してトランジスタ４のソ
ースＳに接続するようにスイッチ１４が構成されるべ
く、線２８に存在する制御信号ＥＲＡＳＥがセットされ
る。ビット線６が浮動してそのビット線が切り離される
ように、線２１に存在する制御信号ＳＥＬＥＣＴが再び
セットされる。基板中のソース領域が浮動ゲートの下に
なるように浮動ゲートトランジスタは製造されているか
ら、浮動ゲートに存在するどのような負電荷も減少させ
られる。浮動ゲートＦＧから除去される負電荷の量は、
ＥＲＡＳＥ信号がセットされる時間に依存する。負電荷
が減少すると、浮動ゲートトランジスタのしきい値電圧
が変化して、そのトランジスタの導通度を高くする。こ
のようにして、セルの状態は「１」に復帰される。通常
は、いくつかの消去パルスを必要とすることがある。各
消去パルスの後に検査サイクルが続く。
【００１５】読出しモード中は、線２８に存在する制御
信号ＥＲＡＳＥも、線３０に存在する制御信号ＰＲＯＧ
ＲＡＭもセットされない。したがって、線２６に存在す
るＶ′ｃｃ信号は、ソース電圧スイッチ１２によって語
線８を介してトランジスタ４の制御ゲートに接続され、
線３６に存在する電圧ＶＧＮＤ信号ＡＲＲＡＹ ＧＲＯ
ＵＮＤ信号線１０を介してトランジスタ４のソースに接
続される。読出し動作の前に、センス増幅回路内のビッ
ト線負荷（後述する）によって、ビット線６は約１ボル
トにバイアスされる。読出し動作中は、消去されたセル
（「１」がそれに記憶されている）の導電度は、消去の
ためにビット線が接続された時に電流がセルを流れるよ
うなものである。プログラムされたセル（「０」がそれ
に記憶されている）では、セルには電流がほとんど流れ
ない。セルを流れる（または流れない）電流を基準電流
と比較してセルの状態を検出する。これについては、後
で詳しく説明する。
信号ＥＲＡＳＥも、線３０に存在する制御信号ＰＲＯＧ
ＲＡＭもセットされない。したがって、線２６に存在す
るＶ′ｃｃ信号は、ソース電圧スイッチ１２によって語
線８を介してトランジスタ４の制御ゲートに接続され、
線３６に存在する電圧ＶＧＮＤ信号ＡＲＲＡＹ ＧＲＯ
ＵＮＤ信号線１０を介してトランジスタ４のソースに接
続される。読出し動作の前に、センス増幅回路内のビッ
ト線負荷（後述する）によって、ビット線６は約１ボル
トにバイアスされる。読出し動作中は、消去されたセル
（「１」がそれに記憶されている）の導電度は、消去の
ためにビット線が接続された時に電流がセルを流れるよ
うなものである。プログラムされたセル（「０」がそれ
に記憶されている）では、セルには電流がほとんど流れ
ない。セルを流れる（または流れない）電流を基準電流
と比較してセルの状態を検出する。これについては、後
で詳しく説明する。
【００１６】次に、図２を参照してメモリアレイ中のフ
ラッシュセルの動作を説明する。図１と共通の語線また
は回路を、図２では同じ参照番号を用いて識別できる。
明確にするために図２では電圧供給は示していないが、
回路の種々の部分でどのような電圧が求められているか
は図１を参照して理解されるであろう。
ラッシュセルの動作を説明する。図１と共通の語線また
は回路を、図２では同じ参照番号を用いて識別できる。
明確にするために図２では電圧供給は示していないが、
回路の種々の部分でどのような電圧が求められているか
は図１を参照して理解されるであろう。
【００１７】図２は、行と列の配置された複数のフラッ
シュメモリセルＦＭ００．．．ＦＭｎｍを備えるフラッ
シュメモリ・アレイ５０を示す。行中の各メモリセルの
トランジスタのゲートは、行アドレス６４を受ける行線
復号回路５６によってアドレスできるそれぞれの語線に
共通に接続される。ゲート電圧スイッチ１２は、線３０
に存在する制御信号ＰＲＯＧＲＡＭと線２８に存在する
制御信号ＥＲＡＳＥに応答して、アドレスされた語線を
行復号回路５６を介して切り替えるべき適切なゲート電
圧Ｖｃｃｘを線２９に供給する。
シュメモリセルＦＭ００．．．ＦＭｎｍを備えるフラッ
シュメモリ・アレイ５０を示す。行中の各メモリセルの
トランジスタのゲートは、行アドレス６４を受ける行線
復号回路５６によってアドレスできるそれぞれの語線に
共通に接続される。ゲート電圧スイッチ１２は、線３０
に存在する制御信号ＰＲＯＧＲＡＭと線２８に存在する
制御信号ＥＲＡＳＥに応答して、アドレスされた語線を
行復号回路５６を介して切り替えるべき適切なゲート電
圧Ｖｃｃｘを線２９に供給する。
【００１８】列中の各トランジスタのドレインは、ビッ
ト線ＢＬ０．．．ＢＬｍによって列線復号回路５８に共
通に接続される。列線復号回路は、複数の（ｍ）ビット
線スイッチ回路３１と考えることができる。列アドレス
３８に応答して、ＳＥＬＥＣＴ信号が発生される。列線
復号回路５８から線２５に出される出力読出し出力であ
って、センス増幅器回路２９に供給される。センス増幅
器回路２９は、複数のセンス増幅器（ここで説明してい
る実施例では、共通サイクル中に８ビットを読出せるよ
うにするために、８個）を含み、したがって、線２５に
出力される出力は実際には複数のビット幅である（ここ
で説明している実施例では８ビット幅）。列線復号回路
は、プログラム可能な負荷回路３２から線２７を介して
書込み入力を受ける。プログラム可能な負荷回路は、負
荷制御信号３８によって制御される。プログラム動作中
または消去動作中は、ビット線ＢＬ０ないしＢＬｍがプ
ログラム可能な負荷回路３２に接続される。読出し動作
中は、選択されたビット線がセンス増幅器回路２９に接
続される。センス増幅器回路２９は、基準信号ＲＥＦも
線７２を介して受け、出力信号をデータバス（ＤＢ）に
生ずる。そのデータバスは、ここで説明している実施例
では８ビットバスである。
ト線ＢＬ０．．．ＢＬｍによって列線復号回路５８に共
通に接続される。列線復号回路は、複数の（ｍ）ビット
線スイッチ回路３１と考えることができる。列アドレス
３８に応答して、ＳＥＬＥＣＴ信号が発生される。列線
復号回路５８から線２５に出される出力読出し出力であ
って、センス増幅器回路２９に供給される。センス増幅
器回路２９は、複数のセンス増幅器（ここで説明してい
る実施例では、共通サイクル中に８ビットを読出せるよ
うにするために、８個）を含み、したがって、線２５に
出力される出力は実際には複数のビット幅である（ここ
で説明している実施例では８ビット幅）。列線復号回路
は、プログラム可能な負荷回路３２から線２７を介して
書込み入力を受ける。プログラム可能な負荷回路は、負
荷制御信号３８によって制御される。プログラム動作中
または消去動作中は、ビット線ＢＬ０ないしＢＬｍがプ
ログラム可能な負荷回路３２に接続される。読出し動作
中は、選択されたビット線がセンス増幅器回路２９に接
続される。センス増幅器回路２９は、基準信号ＲＥＦも
線７２を介して受け、出力信号をデータバス（ＤＢ）に
生ずる。そのデータバスは、ここで説明している実施例
では８ビットバスである。
【００１９】プログラムするために特定のセルを選択す
る時は、選択するセルが含まれる行と同じ行中の他のセ
ルが意図しないのにプログラムされないように、プログ
ラミング負荷は選択されたセルに加えられることがわか
るであろう。また、周知のように、一般に、読出し動作
中およびプログラム動作中に、ある信号を、選択されな
かったアレイ中のセルに加えてセルの性能を向上させる
ことが望ましい。それらの信号を、図３に要約して示
す。消去動作中にメモリアレイ中のあらゆるセルが消去
されるが、１度にアレイの一部だけが消去されるよう
に、アレイを消去のためのセクタに分割できることを当
業者はわかるであろう。
る時は、選択するセルが含まれる行と同じ行中の他のセ
ルが意図しないのにプログラムされないように、プログ
ラミング負荷は選択されたセルに加えられることがわか
るであろう。また、周知のように、一般に、読出し動作
中およびプログラム動作中に、ある信号を、選択されな
かったアレイ中のセルに加えてセルの性能を向上させる
ことが望ましい。それらの信号を、図３に要約して示
す。消去動作中にメモリアレイ中のあらゆるセルが消去
されるが、１度にアレイの一部だけが消去されるよう
に、アレイを消去のためのセクタに分割できることを当
業者はわかるであろう。
【００２０】センス増幅器回路２９が電流検出センス増
幅器であると、線７２に存在する基準信号ＲＥＦは電流
基準信号である。しかし、良好な検出のためには容量が
平衡する事が重要であるから、センス増幅器への検出入
力点と基準入力点における容量が大きく異なると問題が
ある。しかし、単一トランジスタフラッシュＥＰＲＯＭ
では、容量を平衡させることは簡単ではない。各セルが
ただ１つのトランジスタを含んでいるために、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）で一般
に実現される折り返しビット線技術（ｆｏｌｄｅｄ ｂ
ｉｔ ｌｉｎｅｓｃｈｅｍｅ）を使用することは可能で
はない。更に、列ごとに各アクティブ・ビット線に関連
してダミービット線を原則として使用できるが、そうす
ると配置に必要なスペースが増大し、チップをはるかに
大きくする。単一トランジスタフラッシュＥＰＲＯＭで
容量を平衡することが困難であるということは、センス
増幅器が、従来はスタチックセンス増幅器であったこと
を意味する。スタチック・センス増幅器では、出力は初
期ノイズが存在した後でも正しい状態に落ちつく。上記
の理由から、ダイナミック・センス増幅器は初期ノイズ
に対してとくに敏感で、ダイナミックセンス増幅器を正
しくない状態に保持することがあるから、単一トランジ
スタ・フラッシュＥＰＲＯＭにダイナミック・センス増
幅器を使用することは可能ではなかった。
幅器であると、線７２に存在する基準信号ＲＥＦは電流
基準信号である。しかし、良好な検出のためには容量が
平衡する事が重要であるから、センス増幅器への検出入
力点と基準入力点における容量が大きく異なると問題が
ある。しかし、単一トランジスタフラッシュＥＰＲＯＭ
では、容量を平衡させることは簡単ではない。各セルが
ただ１つのトランジスタを含んでいるために、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）で一般
に実現される折り返しビット線技術（ｆｏｌｄｅｄ ｂ
ｉｔ ｌｉｎｅｓｃｈｅｍｅ）を使用することは可能で
はない。更に、列ごとに各アクティブ・ビット線に関連
してダミービット線を原則として使用できるが、そうす
ると配置に必要なスペースが増大し、チップをはるかに
大きくする。単一トランジスタフラッシュＥＰＲＯＭで
容量を平衡することが困難であるということは、センス
増幅器が、従来はスタチックセンス増幅器であったこと
を意味する。スタチック・センス増幅器では、出力は初
期ノイズが存在した後でも正しい状態に落ちつく。上記
の理由から、ダイナミック・センス増幅器は初期ノイズ
に対してとくに敏感で、ダイナミックセンス増幅器を正
しくない状態に保持することがあるから、単一トランジ
スタ・フラッシュＥＰＲＯＭにダイナミック・センス増
幅器を使用することは可能ではなかった。
【００２１】図４は、メモリ構造のうち、検出のために
容量を整合できるようにする部分を回路図で示す。図４
のメモリは、第１の副アレイ３００と第２の副アレイ３
０２の２つの副アレイを有する。各副アレイは、図２に
示すアレイ５０に類似することがあり、ｎ行ｍ列を有す
る。図２に示すゲート電圧スイッチ１２と、ソース電圧
スイッチ５２と、プログラム可能な負荷回路３２とは、
図示を明確にするために図４では省いてある。
容量を整合できるようにする部分を回路図で示す。図４
のメモリは、第１の副アレイ３００と第２の副アレイ３
０２の２つの副アレイを有する。各副アレイは、図２に
示すアレイ５０に類似することがあり、ｎ行ｍ列を有す
る。図２に示すゲート電圧スイッチ１２と、ソース電圧
スイッチ５２と、プログラム可能な負荷回路３２とは、
図示を明確にするために図４では省いてある。
【００２２】第１の副アレイ３００には、第１の行復号
回路３１４と、第１の列復号回路３０４が組合わされ
る。第２の副アレイ３０２には、第２の行復号回路３１
６と、第２の列復号回路３０６が組合わされる。それぞ
れの行復号回路は、それぞれのアレイのｎ本の語線を駆
動する。図示を明確にするために、行復号回路３１４、
３１６にそれぞれ供給される、線４００と４０２に存在
する副アレイ選択信号を除き、行復号回路のためのアド
レッシングおよび制御回路は示していない。それらの信
号は、アレイ選択パッド４０４からバッファ４０６を介
して得られる。１度にただ１つの副アレイが選択される
ように、信号４０２は信号４００が反転されたものであ
る。それぞれの列復号回路は、それぞれのアレイのｍ本
の列線を受ける。同様に、図示を明確にするために、列
復号回路のためのアドレッシングおよび制御回路は示し
ていない。このメモリ構造は、８個のセンス増幅器３１
２ａ〜３１２ｈ、第１の列復号回路３０４から第１のセ
ットの読出し線３２０ａ〜３２０ｈのそれぞれ１つを介
して入力を受け、かつ第２の列復号回路３０６から第２
のセットの読出し線３２２ａ〜３２２ｈのそれぞれ１つ
を介して入力を受ける。各センス増幅器３１２ａ〜３１
２ｈは、それぞれのデータ線３２４ａ〜３２４ｈに出力
を発生する。スイッチ回路３１０は、基準回路３０８か
らの基準信号ＲＥＦを入力として線７２を介して受け
る。スイッチ回路３１０は、その基準信号ＲＥＦを選択
的に接続して、第１のセットの読出し線３２０ａ〜３２
０ｈのおのおのに接続されている第１の出力線３２８で
検出するための基準電流を発生し、または第２のセット
の読出し線３２２ａ〜３２２ｈのおのおのに接続されて
いる第２の出力線３３０で検出するための基準電流を発
生する。
回路３１４と、第１の列復号回路３０４が組合わされ
る。第２の副アレイ３０２には、第２の行復号回路３１
６と、第２の列復号回路３０６が組合わされる。それぞ
れの行復号回路は、それぞれのアレイのｎ本の語線を駆
動する。図示を明確にするために、行復号回路３１４、
３１６にそれぞれ供給される、線４００と４０２に存在
する副アレイ選択信号を除き、行復号回路のためのアド
レッシングおよび制御回路は示していない。それらの信
号は、アレイ選択パッド４０４からバッファ４０６を介
して得られる。１度にただ１つの副アレイが選択される
ように、信号４０２は信号４００が反転されたものであ
る。それぞれの列復号回路は、それぞれのアレイのｍ本
の列線を受ける。同様に、図示を明確にするために、列
復号回路のためのアドレッシングおよび制御回路は示し
ていない。このメモリ構造は、８個のセンス増幅器３１
２ａ〜３１２ｈ、第１の列復号回路３０４から第１のセ
ットの読出し線３２０ａ〜３２０ｈのそれぞれ１つを介
して入力を受け、かつ第２の列復号回路３０６から第２
のセットの読出し線３２２ａ〜３２２ｈのそれぞれ１つ
を介して入力を受ける。各センス増幅器３１２ａ〜３１
２ｈは、それぞれのデータ線３２４ａ〜３２４ｈに出力
を発生する。スイッチ回路３１０は、基準回路３０８か
らの基準信号ＲＥＦを入力として線７２を介して受け
る。スイッチ回路３１０は、その基準信号ＲＥＦを選択
的に接続して、第１のセットの読出し線３２０ａ〜３２
０ｈのおのおのに接続されている第１の出力線３２８で
検出するための基準電流を発生し、または第２のセット
の読出し線３２２ａ〜３２２ｈのおのおのに接続されて
いる第２の出力線３３０で検出するための基準電流を発
生する。
【００２３】図４には、図示を明確にするために単一の
スイッチ回路を示す。しかし、実際的な実施例において
は、各センス増幅器３１２ａ〜３１２ｈは、基準信号か
ら得た基準電流にセンス回路の一方の入力端子または他
方の入力端子を選択的に接続するスイッチング回路を含
む。これを図５に一層明らかに示す。
スイッチ回路を示す。しかし、実際的な実施例において
は、各センス増幅器３１２ａ〜３１２ｈは、基準信号か
ら得た基準電流にセンス回路の一方の入力端子または他
方の入力端子を選択的に接続するスイッチング回路を含
む。これを図５に一層明らかに示す。
【００２４】各アレイ３００、３０２は、「ダミー」ア
レイではなくてアクティブアレイである。すなわち、各
アレイはデータビットを記憶するアドレス可能なメモリ
セルを含む。しかし、第１のアレイ３００中の語線が接
続された時に、第２のアレイ３０２中の語線が選択され
ないように、行復号回路３１４、３１６は独立にアドレ
ス可能である。
レイではなくてアクティブアレイである。すなわち、各
アレイはデータビットを記憶するアドレス可能なメモリ
セルを含む。しかし、第１のアレイ３００中の語線が接
続された時に、第２のアレイ３０２中の語線が選択され
ないように、行復号回路３１４、３１６は独立にアドレ
ス可能である。
【００２５】第１のアレイ３００と第２のアレイ３０２
の１つにおけるアドレスされたメモリセルに組合わされ
ているビット線と、第１のアレイ３００と第２のアレイ
３０２の他方における対応するビット線（それらのビッ
ト線ではセルをアドレスできない）とにセンス増幅器３
１２ａ〜３１２ｈを接続するように、列復号回路３０
４、３０６を共通にアドレスできる。列復号回路３０４
は、第１のアレイ３００の８本のｍビット線を読出し線
３２０ａ〜３２０ｈに接続し、列復号回路３０６は、第
２のアレイ３０２の対応する８本のｍビット線を読出し
線３２２ａ〜３２２ｈに接続する。この明細書における
「対応するビット線」というのは、アドレスされたメモ
リセルに接続されているビット線の垂直方向に下（また
は場合に応じて上）であるビット線を意味する。２つの
アレイの間でビット線が「対にされている」ならば、他
の配置が可能であるから、その対の１つのビット線に接
続されているセルがアドレスされると、同じ対の他のビ
ット線に組合わされているどのセルもアドレスすること
は可能ではない。
の１つにおけるアドレスされたメモリセルに組合わされ
ているビット線と、第１のアレイ３００と第２のアレイ
３０２の他方における対応するビット線（それらのビッ
ト線ではセルをアドレスできない）とにセンス増幅器３
１２ａ〜３１２ｈを接続するように、列復号回路３０
４、３０６を共通にアドレスできる。列復号回路３０４
は、第１のアレイ３００の８本のｍビット線を読出し線
３２０ａ〜３２０ｈに接続し、列復号回路３０６は、第
２のアレイ３０２の対応する８本のｍビット線を読出し
線３２２ａ〜３２２ｈに接続する。この明細書における
「対応するビット線」というのは、アドレスされたメモ
リセルに接続されているビット線の垂直方向に下（また
は場合に応じて上）であるビット線を意味する。２つの
アレイの間でビット線が「対にされている」ならば、他
の配置が可能であるから、その対の１つのビット線に接
続されているセルがアドレスされると、同じ対の他のビ
ット線に組合わされているどのセルもアドレスすること
は可能ではない。
【００２６】プログラミングのために、ただ１つの列復
号回路がプログラミング電圧をアドレスされたアレイの
セルに接続するように、列復号回路を個々に選択でき
る。これは、プログラミングのためにアドレスされない
アレイのセルには不必要にストレスが加えられない。
号回路がプログラミング電圧をアドレスされたアレイの
セルに接続するように、列復号回路を個々に選択でき
る。これは、プログラミングのためにアドレスされない
アレイのセルには不必要にストレスが加えられない。
【００２７】上記のように、各センス増幅器はアドレス
されたセルのビット線に存在する信号を、基準回路３０
８からの基準信号ＲＥＦから得た基準電流と比較する。
されたセルのビット線に存在する信号を、基準回路３０
８からの基準信号ＲＥＦから得た基準電流と比較する。
【００２８】第１のアレイのメモリセルがアドレスされ
たとすると、アドレスされたセルのビット線に接続され
ているセンス増幅器と同じセンス増幅器に、列復号回路
３０６を介して接続されている、第２のアレイの対応す
るビット線に接続されているセルが、検知のための完全
な容量整合を行う。基準回路３０８は、スイッチ回路３
１０（または各センス増幅器のローカルスイッチ）を介
して接続されて、線７２に存在する基準信号ＲＥＦから
得た基準電流を、第２のアレイ３０２の対応するビット
線、すなわち、セルがアドレスされていなかったビット
線、に供給する。
たとすると、アドレスされたセルのビット線に接続され
ているセンス増幅器と同じセンス増幅器に、列復号回路
３０６を介して接続されている、第２のアレイの対応す
るビット線に接続されているセルが、検知のための完全
な容量整合を行う。基準回路３０８は、スイッチ回路３
１０（または各センス増幅器のローカルスイッチ）を介
して接続されて、線７２に存在する基準信号ＲＥＦから
得た基準電流を、第２のアレイ３０２の対応するビット
線、すなわち、セルがアドレスされていなかったビット
線、に供給する。
【００２９】以上の説明から、２つのアレイのうちのた
だ１つのアレイの語線が作動させられ、各アレイに組合
わされている列復号回路３０４、３０６は作動されるこ
とが明らかである。アドレスされたセルからの電流は、
そのセルが消去されるのか、プログラムされるのかに依
存する。セルが消去されるものとすると、電流が流れ、
そのセルがプログラムされるならば電流は流れない。語
線が選択されていない（全て接地されている）から対応
するビット線には電流は流れない。
だ１つのアレイの語線が作動させられ、各アレイに組合
わされている列復号回路３０４、３０６は作動されるこ
とが明らかである。アドレスされたセルからの電流は、
そのセルが消去されるのか、プログラムされるのかに依
存する。セルが消去されるものとすると、電流が流れ、
そのセルがプログラムされるならば電流は流れない。語
線が選択されていない（全て接地されている）から対応
するビット線には電流は流れない。
【００３０】基準回路３０８は、線７２における基準信
号ＲＥＦとして一定電圧を発生する。その電圧は、選択
されないアレイの選択された８本のビット線の全てに基
準電流を発生するために使用できる。スイッチ回路３１
０は、メモリの他の場所に記憶されている１つのアドレ
スビットによって制御される。そのビットは、２つのア
レイ３００または３０２のうちの１つを選択するビット
と同じビットにできる。基準信号ＲＥＦは、この目的の
ためにとくに保持されているメモリセルから得られ、電
流が、アレイ中の消去されたセルによってとられる電流
より小さく、ただしプログラムされたセルによってとら
れる電流（ここで説明している実施例では零）より大き
いように設定される。好適な実施例においては、基準電
流は消去されたセルによってとられる電流の半分に設定
される。適当な基準回路の詳細が本願出願人の「基準回
路」という題の本願と同日出願（基礎出願；英国特願９
４２３０３４．９）に記載されている。
号ＲＥＦとして一定電圧を発生する。その電圧は、選択
されないアレイの選択された８本のビット線の全てに基
準電流を発生するために使用できる。スイッチ回路３１
０は、メモリの他の場所に記憶されている１つのアドレ
スビットによって制御される。そのビットは、２つのア
レイ３００または３０２のうちの１つを選択するビット
と同じビットにできる。基準信号ＲＥＦは、この目的の
ためにとくに保持されているメモリセルから得られ、電
流が、アレイ中の消去されたセルによってとられる電流
より小さく、ただしプログラムされたセルによってとら
れる電流（ここで説明している実施例では零）より大き
いように設定される。好適な実施例においては、基準電
流は消去されたセルによってとられる電流の半分に設定
される。適当な基準回路の詳細が本願出願人の「基準回
路」という題の本願と同日出願（基礎出願；英国特願９
４２３０３４．９）に記載されている。
【００３１】以上の説明から分かるように、上記構成で
は、等しい数のメモリセルが各ビット線に取り付けられ
ているために、センス増幅器３１２ａ〜３１２ｈのそれ
ぞれ２つの入力端子に組合わされている容量が平衡させ
られる。したがって、アドレスされたアレイ中のアドレ
スされたセルがプログラムされているか、消去されてい
るかに応じて、センス増幅器の２つの入力端子から取り
出される電流の差が電圧を小さく変化させる。その電圧
変化は、センス増幅器によって検出できる。チップにお
けるどのようなノイズ（たとえば、列復号回路内部での
結合に起因する）も、ビット線に等しく影響する。セン
ス増幅器は差動検出に依存するから、そのノイズは無視
されて検出を確実にする。
は、等しい数のメモリセルが各ビット線に取り付けられ
ているために、センス増幅器３１２ａ〜３１２ｈのそれ
ぞれ２つの入力端子に組合わされている容量が平衡させ
られる。したがって、アドレスされたアレイ中のアドレ
スされたセルがプログラムされているか、消去されてい
るかに応じて、センス増幅器の２つの入力端子から取り
出される電流の差が電圧を小さく変化させる。その電圧
変化は、センス増幅器によって検出できる。チップにお
けるどのようなノイズ（たとえば、列復号回路内部での
結合に起因する）も、ビット線に等しく影響する。セン
ス増幅器は差動検出に依存するから、そのノイズは無視
されて検出を確実にする。
【００３２】たとえば、アレイ１で特定の列の特定のセ
ルがアドレスされると、アレイ２の同じ列のセルをアド
レスすることは可能ではなく、異なる列のセルをアドレ
スすることが可能であるように、単なる制約が存在する
ような構成にできる。
ルがアドレスされると、アレイ２の同じ列のセルをアド
レスすることは可能ではなく、異なる列のセルをアドレ
スすることが可能であるように、単なる制約が存在する
ような構成にできる。
【００３３】図４に示す回路は、センス増幅器３１２ａ
〜３１２ｈから読出したデータを選択的に反転するため
のフリップ回路４１０も含む。検出されたデータが第１
の副アレイ３００と第２の副アレイ３０２から得られた
時には、その検出されたデータの検出には差が存在する
ことは明らかであろう。第１の副アレイ３００が選択さ
れると、センス増幅器は選択されたビット線の電流を基
準回路３０８からの基準信号と比較して、いずれが大き
いかに応じて１または０を線３２４に生ずる。この場合
には、ビット線からの電流はセンス増幅器３１２の上側
入力端子に供給され、基準電流がセンス増幅器３１２の
下側入力端子に供給される。しかし、第２の副アレイ３
０２が選択されると、基準信号がセンス増幅器３１２の
上側入力端子に接続され、ビット線からの信号がセンス
増幅器３１２の下側入力端子に供給される。したがっ
て、線３２４におけるデータビット出力の向きが、第１
の副アレイ３００が選択される場合とは反対にされる。
したがって、第２の副アレイ３０２が作動されるとフリ
ップ回路４１０が作動されて、線３２４におけるデータ
ビットがメモリから出力される前にそのデータビットを
反転する。フリップ回路４１０の作動は、副アレイ選択
信号４００、４０２に応じて行われる。
〜３１２ｈから読出したデータを選択的に反転するため
のフリップ回路４１０も含む。検出されたデータが第１
の副アレイ３００と第２の副アレイ３０２から得られた
時には、その検出されたデータの検出には差が存在する
ことは明らかであろう。第１の副アレイ３００が選択さ
れると、センス増幅器は選択されたビット線の電流を基
準回路３０８からの基準信号と比較して、いずれが大き
いかに応じて１または０を線３２４に生ずる。この場合
には、ビット線からの電流はセンス増幅器３１２の上側
入力端子に供給され、基準電流がセンス増幅器３１２の
下側入力端子に供給される。しかし、第２の副アレイ３
０２が選択されると、基準信号がセンス増幅器３１２の
上側入力端子に接続され、ビット線からの信号がセンス
増幅器３１２の下側入力端子に供給される。したがっ
て、線３２４におけるデータビット出力の向きが、第１
の副アレイ３００が選択される場合とは反対にされる。
したがって、第２の副アレイ３０２が作動されるとフリ
ップ回路４１０が作動されて、線３２４におけるデータ
ビットがメモリから出力される前にそのデータビットを
反転する。フリップ回路４１０の作動は、副アレイ選択
信号４００、４０２に応じて行われる。
【００３４】次に図５を参照して、各センス増幅器に付
属するスイッチからの一実施例について説明する。その
スイッチ回路は、副アレイ選択信号４００、４０２をそ
れぞれ受ける第１の選択トランジスタ４２０と第２の選
択トランジスタ４２２とを含む。スイッチ回路は、基準
トランジスタ４２４、４２６も含む。それらの基準トラ
ンジスタは、線７２における基準信号によって制御され
る。スイッチ回路は、対応する平衡トランジスタも含
む。それらの平衡トランジスタは、アレイ選択信号４０
０、４０２をそれぞれ受ける選択平衡トランジスタ４２
８、４３０と、平衡制御トランジスタ４３２、４３４を
含む。選択トランジスタ４２０と制御トランジスタ４２
４とは、選択された読出し線３２０と基準電圧Ｖｓｓと
の間に直列接続される。選択トランジスタ４２２と制御
トランジスタ４２６とは、第２の副アレイ３２２の選択
された読出し線と基準電圧Ｖｓｓとの間に同様に直列接
続される。第１の副アレイ３００に対してアクティブな
アレイ選択信号４００では、選択トランジスタ４２０は
オフであり、選択トランジスタ４２２はオンであること
が図５から容易にわかる。したがって、読出し線３２０
は選択されたセルからの電流をセンス増幅器の入力端子
に直接供給する。対照的に、選択トランジスタ４２２と
制御トランジスタ４２６とによって構成された読出し３
２２のための電流経路が存在する。この電流経路を検出
するための基準電流の大きさは、線７２における基準信
号に依存する。
属するスイッチからの一実施例について説明する。その
スイッチ回路は、副アレイ選択信号４００、４０２をそ
れぞれ受ける第１の選択トランジスタ４２０と第２の選
択トランジスタ４２２とを含む。スイッチ回路は、基準
トランジスタ４２４、４２６も含む。それらの基準トラ
ンジスタは、線７２における基準信号によって制御され
る。スイッチ回路は、対応する平衡トランジスタも含
む。それらの平衡トランジスタは、アレイ選択信号４０
０、４０２をそれぞれ受ける選択平衡トランジスタ４２
８、４３０と、平衡制御トランジスタ４３２、４３４を
含む。選択トランジスタ４２０と制御トランジスタ４２
４とは、選択された読出し線３２０と基準電圧Ｖｓｓと
の間に直列接続される。選択トランジスタ４２２と制御
トランジスタ４２６とは、第２の副アレイ３２２の選択
された読出し線と基準電圧Ｖｓｓとの間に同様に直列接
続される。第１の副アレイ３００に対してアクティブな
アレイ選択信号４００では、選択トランジスタ４２０は
オフであり、選択トランジスタ４２２はオンであること
が図５から容易にわかる。したがって、読出し線３２０
は選択されたセルからの電流をセンス増幅器の入力端子
に直接供給する。対照的に、選択トランジスタ４２２と
制御トランジスタ４２６とによって構成された読出し３
２２のための電流経路が存在する。この電流経路を検出
するための基準電流の大きさは、線７２における基準信
号に依存する。
【図１】フラッシュメモリセルに加えることができる種
々の信号レベルを示す基本的なフラッシュメモリセルの
例を示す結線図。
々の信号レベルを示す基本的なフラッシュメモリセルの
例を示す結線図。
【図２】フラッシュメモリアレイの全体の構造の例のブ
ロック図。
ロック図。
【図３】動作中にフラッシュメモリアレイ内の種々のセ
ルに加えられる信号を示す図表。
ルに加えられる信号を示す図表。
【図４】本発明を実現するフラッシュメモリアレイの全
体の構造の回路図。
体の構造の回路図。
【図５】スイッチ回路の一実施例の回路図。
２ フラッシュメモリセル １２ ゲート電圧スイッチ回路 １４ ソース電圧スイッチ回路 ２９、３１２ センス増幅器回路 ３１、３１０ ビット線スイッチ回路 ３２ プログラム可能な負荷回路 ５０ フラッシュメモリアレイ ５２ ソース電圧スイッチ ５８ 列線復号回路 ３００、３０２ 副アレイ ３０４、３０６ 列復号回路 ３０８ 基準回路 ３１４、３１６ 行復号回路 ４１０ フリップ回路
Claims (12)
- 【請求項１】複数のメモリセル行をおのおの備える第１
のメモリセルアレイおよび第２のメモリセルアレイと、 第１の入力回路点および第２の入力回路点を有する少な
くとも１つのセンス増幅器と、 電流源と、を備え、 各行のセルは複数の語線と複数の列のそれぞれ１つに接
続され、各列中のセルは複数のビット線のそれぞれ１本
に接続され、第１のアレイと第２のアレイのうちのアド
レスされたアレイでセルが選択される時は、他のアレイ
中の対応する列中のセルが選択されないように、第１の
アレイの語線は第２のアレイの語線とは独立にアドレス
可能であり、 前記センス増幅器は、第１のアレイの選択されたセルの
ビット線における信号と基準信号との間の差を検出する
ために接続され、 前記電流源は、前記第１の入力回路点と前記第２の入力
回路点のうち、アドレスされていないアレイの対応する
ビット線に接続されている入力回路点に前記基準信号を
供給して、前記第１の入力回路点と前記第２の入力回路
点のうち他方の入力回路点に接続されているアドレスさ
れたアレイの対応するビット線における信号と比較する
ために、前記第１の入力回路点と前記第２の入力回路点
に選択的に接続できる、メモリ。 - 【請求項２】請求項１記載のメモリにおいて、 ビット線をセンス増幅器に選択的に接続するために、第
１のアレイと第２のアレイのおのおのには列選択回路が
組合わされるメモリ。 - 【請求項３】請求項１または２記載のメモリにおいて、 行が水平に延長し、列が垂直に延長し、第１のアレイと
第２のアレイが相対的に、かつ、前記アレイの間に配置
されている前記センス増幅器に対して垂直に、配置され
るメモリ。 - 【請求項４】請求項１、２または３記載のメモリにおい
て、 センス増幅器はダイナミックセンス増幅器であるメモ
リ。 - 【請求項５】先行する請求項のいずれかに記載のメモリ
において、 電流源によって供給される電流の値が、アレイ中の消去
されるセルによってとられる電流より小さく、プログラ
ムされるセルによってとられる電流より大きく設定され
るメモリ。 - 【請求項６】先行する請求項のいずれかに記載のメモリ
において、 電流源は、アレイの他の場所における、その目的のため
に指定されたメモリセルであるメモリ。 - 【請求項７】先行する請求項のいずれかに記載のメモリ
において、 各メモリセルは、電気的に消去可能である浮動ゲートを
有する単一のトランジスタを備えるメモリ。 - 【請求項８】先行する請求項のいずれかに記載のメモリ
において、 センス増幅器の出力を選択的に反転するための回路を含
むメモリ。 - 【請求項９】請求項２、または請求項２に従属する請求
項３ないし８に記載のメモリにおいて、 プログラミングモードで動作でき、前記列選択回路は、
前記第１のアレイと前記第２のアレイにそれぞれ組合わ
されて、個々に選択可能である第１の列復号回路と第２
の列復号回路を備えるメモリ。 - 【請求項１０】第１のメモリセルアレイと第２のメモリ
セルアレイとを備えるメモリであって、各アレイは複数
のメモリセル行を備え、各行中のセルは複数の語線およ
び複数の列のそれぞれ１つに接続され、第１のアレイの
語線は第２のアレイの語線とは独立にアドレス可能であ
る、前記メモリにおいて検出する方法において、 第１のアレイおよび第２のアレイのうちの１つがアドレ
スされていない間に、他の１つをアドレスする過程と、 アドレスされたアレイ中のアドレスされたセルに接続さ
れているビット線をセンス増幅器の第１の回路点に接続
し、アドレスされていないアレイに対応するビット線を
センス増幅器の第２の回路点に接続する過程と、 電流をアドレスされていないアレイの第２の回路点に供
給して検出のための基準電流として作用させる過程と、
を備える第１のメモリセルアレイと第２のメモリセルア
レイを備えるメモリにおいて検出する方法。 - 【請求項１１】請求項１０記載の方法において、 第２の回路点に加えられる電流の値は、アレイ中のアレ
イセルによってとられる電流より小さく、プログラムセ
ルによってとられる電流より大きく設定される方法。 - 【請求項１２】請求項１０または１１記載の方法におい
て、 センス増幅器の出力は選択的に反転される方法。
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|---|---|---|---|
| GB9423032.3 | 1994-11-15 | ||
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|---|---|
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|---|---|
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| EP (1) | EP0713223B1 (ja) |
| JP (1) | JP2954517B2 (ja) |
| DE (1) | DE69527252T2 (ja) |
| GB (1) | GB9423032D0 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015060611A (ja) * | 2013-09-19 | 2015-03-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びそのテスト方法 |
| JP2016054012A (ja) * | 2014-09-03 | 2016-04-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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- 1994-11-15 GB GB9423032A patent/GB9423032D0/en active Pending
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1995
- 1995-11-09 EP EP95308019A patent/EP0713223B1/en not_active Expired - Lifetime
- 1995-11-09 DE DE69527252T patent/DE69527252T2/de not_active Expired - Fee Related
- 1995-11-15 US US08/559,695 patent/US5619449A/en not_active Expired - Lifetime
- 1995-11-15 JP JP29699395A patent/JP2954517B2/ja not_active Expired - Fee Related
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| GB9423032D0 (en) | 1995-01-04 |
| US5619449A (en) | 1997-04-08 |
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