JP2003281896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/26—Sensing or reading circuits; Data output circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 読み出しの際のマージンの減少を防止する。
【解決手段】 読み出すメモリセルＭ０２のドレインｄ
１と、充電するビット線ＢＬ５との間のフローティング
状態のビット線ＢＬ４を、一定時間充電する。
１と、充電するビット線ＢＬ５との間のフローティング
状態のビット線ＢＬ４を、一定時間充電する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に仮想グランド方式により構成された不揮発性の
半導体記憶装置に関する。
し、特に仮想グランド方式により構成された不揮発性の
半導体記憶装置に関する。
【０００２】
【従来の技術】大容量でかつ、高集積なメモリが求めら
れている近年、多値方式や仮想グランド方式などの実効
セル面積を小さくすることが可能な不揮発性の半導体記
憶装置が開発され、実用化されている。
れている近年、多値方式や仮想グランド方式などの実効
セル面積を小さくすることが可能な不揮発性の半導体記
憶装置が開発され、実用化されている。
【０００３】仮想グランド方式の半導体記憶装置は、同
一ビット線を２つのメモリセルが共有するような構造で
あり、高集積化が可能である。図５は従来の仮想グラン
ド方式の不揮発性の半導体記憶装置の一部分の概略の構
成図である。
一ビット線を２つのメモリセルが共有するような構造で
あり、高集積化が可能である。図５は従来の仮想グラン
ド方式の不揮発性の半導体記憶装置の一部分の概略の構
成図である。
【０００４】半導体記憶装置３０は、仮想グランド線Ｖ
ＲＧと、センスアンプ３１とカスコード回路３２と、プ
リチャージ回路３３と、選択回路３４を有し、ワード線
ＷＬと交差する複数本のビット線ＢＬ１〜ＢＬ６に対し
て、メモリセルＭ１〜Ｍ５を並列に接続した構成からな
る。メモリセルＭ１〜Ｍ５の各ゲートはワード線ＷＬと
接続され、ドレイン及びソースは、ビット線ＢＬ１〜Ｂ
Ｌ６のいずれかに接続される。
ＲＧと、センスアンプ３１とカスコード回路３２と、プ
リチャージ回路３３と、選択回路３４を有し、ワード線
ＷＬと交差する複数本のビット線ＢＬ１〜ＢＬ６に対し
て、メモリセルＭ１〜Ｍ５を並列に接続した構成からな
る。メモリセルＭ１〜Ｍ５の各ゲートはワード線ＷＬと
接続され、ドレイン及びソースは、ビット線ＢＬ１〜Ｂ
Ｌ６のいずれかに接続される。
【０００５】メモリセルＭ２の読み出し時の動作につい
て説明する。メモリセルＭ２の読み出し時には、まず、
ワード線ＷＬに、例えば５Ｖの電圧を印加する。する
と、メモリセルＭ１〜Ｍ５までがオン状態になる。ま
た、メモリセルＭ２のソースｓ１に接続されるビット線
ＢＬ２には選択回路３４によって仮想グランド線ＶＲＧ
が、メモリセルＭ２のドレインｄ１に接続されるビット
線ＢＬ３に、選択回路３４によって、カスコード回路３
２がそれぞれ接続される。ここで、ドレインｄ１に接続
されるビット線ＢＬ３には、例えば１Ｖの電圧が印加さ
れる。
て説明する。メモリセルＭ２の読み出し時には、まず、
ワード線ＷＬに、例えば５Ｖの電圧を印加する。する
と、メモリセルＭ１〜Ｍ５までがオン状態になる。ま
た、メモリセルＭ２のソースｓ１に接続されるビット線
ＢＬ２には選択回路３４によって仮想グランド線ＶＲＧ
が、メモリセルＭ２のドレインｄ１に接続されるビット
線ＢＬ３に、選択回路３４によって、カスコード回路３
２がそれぞれ接続される。ここで、ドレインｄ１に接続
されるビット線ＢＬ３には、例えば１Ｖの電圧が印加さ
れる。
【０００６】一方、メモリセルＭ２のドレインｄ１に接
続されるビット線ＢＬ３を共有する隣接セルであるメモ
リセルＭ３の、反対側のビット線ＢＬ４に、選択回路３
４によってプリチャージ回路３３が接続され、ビット線
ＢＬ３に流れる電流Ｉｃが、選択されないメモリセルＭ
３へ回り込まないように、ビット線ＢＬ４をメモリセル
Ｍ２のドレインｄ１と同電位になるように充電する。ま
た、メモリセルＭ１、Ｍ４、Ｍ５に接続されるビット線
ＢＬ１、ＢＬ５、ＢＬ６は、電源及び、仮想グランドい
ずれにも接続されていないフローティング状態である。
続されるビット線ＢＬ３を共有する隣接セルであるメモ
リセルＭ３の、反対側のビット線ＢＬ４に、選択回路３
４によってプリチャージ回路３３が接続され、ビット線
ＢＬ３に流れる電流Ｉｃが、選択されないメモリセルＭ
３へ回り込まないように、ビット線ＢＬ４をメモリセル
Ｍ２のドレインｄ１と同電位になるように充電する。ま
た、メモリセルＭ１、Ｍ４、Ｍ５に接続されるビット線
ＢＬ１、ＢＬ５、ＢＬ６は、電源及び、仮想グランドい
ずれにも接続されていないフローティング状態である。
【０００７】ここでメモリセルＭ２のドレインｄ１―ソ
ースｓ１間に流れる電流Ｉｄｓは、メモリセルＭ２が書
き込み状態（以下ＰＧＭ状態とする）の“０”のときは
あまり流れず、消去状態（以下ＥＲＡＳＥ状態とする）
の“１”のとき多く流れる。カスコード回路３２では、
ビット線ＢＬ３に流れる電流Ｉｃを電圧に変換して、セ
ンスアンプ３１に入力する。センスアンプ３１は図示し
ないリファレンス回路と接続されており、ここに流れる
リファレンス電流を基にセンスアンプ３１に入力される
リファレンス信号と比較することによって、メモリセル
Ｍ２の状態がＰＧＭ状態か、ＥＲＡＳＥ状態かを判断
し、データとして出力する。
ースｓ１間に流れる電流Ｉｄｓは、メモリセルＭ２が書
き込み状態（以下ＰＧＭ状態とする）の“０”のときは
あまり流れず、消去状態（以下ＥＲＡＳＥ状態とする）
の“１”のとき多く流れる。カスコード回路３２では、
ビット線ＢＬ３に流れる電流Ｉｃを電圧に変換して、セ
ンスアンプ３１に入力する。センスアンプ３１は図示し
ないリファレンス回路と接続されており、ここに流れる
リファレンス電流を基にセンスアンプ３１に入力される
リファレンス信号と比較することによって、メモリセル
Ｍ２の状態がＰＧＭ状態か、ＥＲＡＳＥ状態かを判断
し、データとして出力する。
【０００８】例えば、図示しないリファレンス回路に１
５μＡのリファレンス電流を流すとする。センスアンプ
３１では、ビット線ＢＬ３に流れる電流Ｉｃが１５μＡ
より大きい場合は、メモリセルＭ２の記憶状態は、ＥＲ
ＡＳＥ状態、１５μＡより小さい場合は、ＰＧＭ状態と
判断する。
５μＡのリファレンス電流を流すとする。センスアンプ
３１では、ビット線ＢＬ３に流れる電流Ｉｃが１５μＡ
より大きい場合は、メモリセルＭ２の記憶状態は、ＥＲ
ＡＳＥ状態、１５μＡより小さい場合は、ＰＧＭ状態と
判断する。
【０００９】なお通常、判断の誤りを防止するために、
いくらかのマージンを設けておく。例えば、ＰＧＭ状態
で１０μＡ、ＥＲＡＳＥ状態で２０μＡ流れるとする
と、リファレンス電流を上記のように１５μＡとする
と、±５μＡのマージンが取れることになる。
いくらかのマージンを設けておく。例えば、ＰＧＭ状態
で１０μＡ、ＥＲＡＳＥ状態で２０μＡ流れるとする
と、リファレンス電流を上記のように１５μＡとする
と、±５μＡのマージンが取れることになる。
【００１０】
【発明が解決しようとする課題】しかし、従来の半導体
記憶装置３０には、以下のような問題があった。図６
は、半導体記憶装置の一部分の概略の構成図であり、メ
モリセルのある記憶状態の組み合わせを示したものであ
る。
記憶装置３０には、以下のような問題があった。図６
は、半導体記憶装置の一部分の概略の構成図であり、メ
モリセルのある記憶状態の組み合わせを示したものであ
る。
【００１１】まず、図６のように、メモリセルＭ２の記
憶状態がＰＧＭ状態、メモリセルＭ３、Ｍ４、Ｍ５の記
憶状態がいずれもＥＲＡＳＥ状態の場合の、読み出し時
の動作について説明する。
憶状態がＰＧＭ状態、メモリセルＭ３、Ｍ４、Ｍ５の記
憶状態がいずれもＥＲＡＳＥ状態の場合の、読み出し時
の動作について説明する。
【００１２】メモリセルＭ２を読み出す場合、メモリセ
ルＭ２はＰＧＭ状態であり、電流をあまり流さないの
で、ドレインｄ１の電位が若干高くなる。このとき、ド
レインｄ１側の隣接セルであるメモリセルＭ３がＥＲＡ
ＳＥ状態であり、さらに、その隣のセルであるメモリセ
ルＭ４がＥＲＡＳＥ状態であり、ＥＲＡＳＥ状態は電流
を多く流すため、ドレインｄ１と同電位になるように充
電されたメモリセルＭ３に接続されたビット線ＢＬ４の
電位が若干低くなる。このため、ドレインｄ１からメモ
リセルＭ３側へ電流Ｉｄｐが流れてしまう。センスアン
プ３１は、ビット線ＢＬ３に流れる電流Ｉｃでメモリセ
ルＭ２の記憶状態を判断するので、読み出すビット線Ｂ
Ｌ３に流れる電流ＩｃがＩｄｓ＋Ｉｄｐとなると、本
来、メモリセルＭ２が流している電流Ｉｄｓよりも多く
流れているように見えてしまう。
ルＭ２はＰＧＭ状態であり、電流をあまり流さないの
で、ドレインｄ１の電位が若干高くなる。このとき、ド
レインｄ１側の隣接セルであるメモリセルＭ３がＥＲＡ
ＳＥ状態であり、さらに、その隣のセルであるメモリセ
ルＭ４がＥＲＡＳＥ状態であり、ＥＲＡＳＥ状態は電流
を多く流すため、ドレインｄ１と同電位になるように充
電されたメモリセルＭ３に接続されたビット線ＢＬ４の
電位が若干低くなる。このため、ドレインｄ１からメモ
リセルＭ３側へ電流Ｉｄｐが流れてしまう。センスアン
プ３１は、ビット線ＢＬ３に流れる電流Ｉｃでメモリセ
ルＭ２の記憶状態を判断するので、読み出すビット線Ｂ
Ｌ３に流れる電流ＩｃがＩｄｓ＋Ｉｄｐとなると、本
来、メモリセルＭ２が流している電流Ｉｄｓよりも多く
流れているように見えてしまう。
【００１３】これにより、例えば、センスアンプ３１で
比較される図示しないリファレンス回路に流れるリファ
レンス電流が１５μＡで、通常ＩｄｓがＰＧＭ状態では
１０μＡ、ＥＲＡＳＥ状態では２０μＡ流れるとして、
それぞれ５μＡのマージンがある場合、Ｉｄｐによって
マージンが減少してしまい、Ｉｄｐが５μＡを超える
と、センスアンプ３１では、メモリセルＭ２はＰＧＭ状
態であるにも関わらず、ＥＲＡＳＥ状態と判断してしま
うという問題があった。
比較される図示しないリファレンス回路に流れるリファ
レンス電流が１５μＡで、通常ＩｄｓがＰＧＭ状態では
１０μＡ、ＥＲＡＳＥ状態では２０μＡ流れるとして、
それぞれ５μＡのマージンがある場合、Ｉｄｐによって
マージンが減少してしまい、Ｉｄｐが５μＡを超える
と、センスアンプ３１では、メモリセルＭ２はＰＧＭ状
態であるにも関わらず、ＥＲＡＳＥ状態と判断してしま
うという問題があった。
【００１４】図７は、半導体記憶装置の１部分の概略の
構成図であり、メモリセルのある記憶状態の組み合わせ
を示したものである。ここでは、メモリセルＭ２、Ｍ３
の記憶状態がＥＲＡＳＥ状態、メモリセルＭ４、Ｍ５の
記憶状態がいずれもＰＧＭ状態の場合の、読み出し時の
動作について説明する。
構成図であり、メモリセルのある記憶状態の組み合わせ
を示したものである。ここでは、メモリセルＭ２、Ｍ３
の記憶状態がＥＲＡＳＥ状態、メモリセルＭ４、Ｍ５の
記憶状態がいずれもＰＧＭ状態の場合の、読み出し時の
動作について説明する。
【００１５】この場合、読み出す対象のメモリセルＭ２
はＥＲＡＳＥ状態であり、電流を多く流すので、ドレイ
ンｄ１の電圧が若干低くなる。このとき、ドレインｄ１
側の隣接セルであるメモリセルＭ３がＥＲＡＳＥ状態で
あり、さらに、その隣のセルであるメモリセルＭ４がＰ
ＧＭ状態であるので、ビット線ＢＬ４は電流をあまり流
さず、メモリセルＭ３に接続されるビット線ＢＬ４の電
圧は若干高くなる。そのためドレインｄ１には、メモリ
セルＭ３側のビット線ＢＬ４から電流Ｉｄｐが流れてし
まう。センスアンプ３１は、ビット線ＢＬ３に流れる電
流ＩｃでメモリセルＭ２の記憶状態を判断するので、読
み出すビット線ＢＬ３に流れる電流ＩｃはＩｄｓ−Ｉｄ
ｐとなるから、本来メモリセルＭ２が流している電流Ｉ
ｄｓよりも少ないように見えてしまう。
はＥＲＡＳＥ状態であり、電流を多く流すので、ドレイ
ンｄ１の電圧が若干低くなる。このとき、ドレインｄ１
側の隣接セルであるメモリセルＭ３がＥＲＡＳＥ状態で
あり、さらに、その隣のセルであるメモリセルＭ４がＰ
ＧＭ状態であるので、ビット線ＢＬ４は電流をあまり流
さず、メモリセルＭ３に接続されるビット線ＢＬ４の電
圧は若干高くなる。そのためドレインｄ１には、メモリ
セルＭ３側のビット線ＢＬ４から電流Ｉｄｐが流れてし
まう。センスアンプ３１は、ビット線ＢＬ３に流れる電
流ＩｃでメモリセルＭ２の記憶状態を判断するので、読
み出すビット線ＢＬ３に流れる電流ＩｃはＩｄｓ−Ｉｄ
ｐとなるから、本来メモリセルＭ２が流している電流Ｉ
ｄｓよりも少ないように見えてしまう。
【００１６】これにより、例えば、センスアンプ３１で
比較される図示しないリファレンス回路に流れるリファ
レンス電流が１５μＡで、通常ＩｄｓがＰＧＭ状態では
１０μＡ、ＥＲＡＳＥ状態では２０μＡ流れるとして、
それぞれ５μＡのマージンがある場合、Ｉｄｐによって
マージンが減少してしまい、Ｉｄｐが５μＡを超える
と、センスアンプ３１では、メモリセルＭ２はＥＲＡＳ
Ｅ状態であるにも関わらず、ＰＧＭ状態と判断してしま
うという問題があった。
比較される図示しないリファレンス回路に流れるリファ
レンス電流が１５μＡで、通常ＩｄｓがＰＧＭ状態では
１０μＡ、ＥＲＡＳＥ状態では２０μＡ流れるとして、
それぞれ５μＡのマージンがある場合、Ｉｄｐによって
マージンが減少してしまい、Ｉｄｐが５μＡを超える
と、センスアンプ３１では、メモリセルＭ２はＥＲＡＳ
Ｅ状態であるにも関わらず、ＰＧＭ状態と判断してしま
うという問題があった。
【００１７】本発明はこのような点に鑑みてなされたも
のであり、メモリの読み出し時の読み出しマージンの減
少を防止した半導体記憶装置を提供することを目的とす
る。
のであり、メモリの読み出し時の読み出しマージンの減
少を防止した半導体記憶装置を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す半導体記憶装置１において、
読み出しの際、読み出すメモリセルＭ０２のドレインｄ
１と、充電するビット線ＢＬ５との間のフローティング
状態のビット線ＢＬ４を、一定時間充電する半導体記憶
装置１が提供される。
決するために、図１に示す半導体記憶装置１において、
読み出しの際、読み出すメモリセルＭ０２のドレインｄ
１と、充電するビット線ＢＬ５との間のフローティング
状態のビット線ＢＬ４を、一定時間充電する半導体記憶
装置１が提供される。
【００１９】上記構造によれば、読み出すメモリセルＭ
０２のドレインｄ１に流れ込む電流及び、ドレインｄ１
から流れ出る電流が減少する。
０２のドレインｄ１に流れ込む電流及び、ドレインｄ１
から流れ出る電流が減少する。
【００２０】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は本発明の半導体記憶装置の概
略の構成図である。
参照して説明する。図１は本発明の半導体記憶装置の概
略の構成図である。
【００２１】半導体記憶装置１は、行列状に配列した複
数のメモリセルＭｍｎ（ｍは０以上の自然数、ｎは１以
上の自然数）を有し、メモリセルＭｍｎのゲートに接続
されたワード線ＷＬｍ（ｍはメモリセルＭｍｎのｍと対
応）と、ワード線ＷＬｍと交差し、メモリセルＭｍｎの
ソースまたはドレインが接続されたビット線ＢＬｎ（ｎ
はメモリセルＭｍｎのｎと対応）とにより配線されたメ
モリセルアレイを有する。
数のメモリセルＭｍｎ（ｍは０以上の自然数、ｎは１以
上の自然数）を有し、メモリセルＭｍｎのゲートに接続
されたワード線ＷＬｍ（ｍはメモリセルＭｍｎのｍと対
応）と、ワード線ＷＬｍと交差し、メモリセルＭｍｎの
ソースまたはドレインが接続されたビット線ＢＬｎ（ｎ
はメモリセルＭｍｎのｎと対応）とにより配線されたメ
モリセルアレイを有する。
【００２２】さらに、メモリセルＭｍｎへの書き込み、
またはメモリセルＭｍｎからのデータの読み出しを行う
ために、半導体記憶装置１は以下のものを有する。メモ
リセルＭｍｎへ電流を供給するための電流源を有するカ
スコード回路２と、選択するメモリセルＭｍｎの記憶状
態を判断するセンスアンプ３と、ビット線ＢＬｍを充電
するための電流源が内蔵されたプリチャージ回路４と、
カスコード回路２、プリチャージ回路４または仮想グラ
ンド線ＶＲＧのいずれをビット線ＢＬｍに接続するかを
選択する複数の選択トランジスタＳＴである。なお、説
明の都合上、図１では、選択トランジスタＳＴはビット
線ＢＬ４を選択するもの１つだけを図示してあり、仮想
グランド線ＶＲＧはビット線ＢＬ２に、カスコード回路
２はビット線ＢＬ３に、プリチャージ回路４はビット線
ＢＬ５に、それぞれ接続している状態であるとして省略
した。なお、この部分の詳細については後述する。
またはメモリセルＭｍｎからのデータの読み出しを行う
ために、半導体記憶装置１は以下のものを有する。メモ
リセルＭｍｎへ電流を供給するための電流源を有するカ
スコード回路２と、選択するメモリセルＭｍｎの記憶状
態を判断するセンスアンプ３と、ビット線ＢＬｍを充電
するための電流源が内蔵されたプリチャージ回路４と、
カスコード回路２、プリチャージ回路４または仮想グラ
ンド線ＶＲＧのいずれをビット線ＢＬｍに接続するかを
選択する複数の選択トランジスタＳＴである。なお、説
明の都合上、図１では、選択トランジスタＳＴはビット
線ＢＬ４を選択するもの１つだけを図示してあり、仮想
グランド線ＶＲＧはビット線ＢＬ２に、カスコード回路
２はビット線ＢＬ３に、プリチャージ回路４はビット線
ＢＬ５に、それぞれ接続している状態であるとして省略
した。なお、この部分の詳細については後述する。
【００２３】次に、メモリセルＭ０２に記録されたデー
タ（“０”か“１”）を読み出す際を例にして、半導体
記憶装置１の動作を以下に説明する。メモリセルＭ０２
のデータを読み出す場合、まずワード線ＷＬ０に電圧
（例えば３Ｖ）を印加する。これによりメモリセルＭ０
２はオン状態になる。次に、メモリセルＭ０２のソース
ｓ１側のビット線ＢＬ２に接続される仮想グランド線Ｖ
ＲＧと、ドレインｄ１側のビット線ＢＬ３に接続される
カスコード回路２により、メモリセルＭ０２にはドレイ
ン―ソース間電流Ｉｄｓ（以下、単にＩｄｓという）が
流れる。Ｉｄｓは、メモリセルＭ０２が書き込み状態
（以下ＰＧＭ状態という）の時はしきい値が大きく、あ
まり流れず、消去状態（以下ＥＲＡＳＥ状態という）の
時はしきい値が小さく、多く流れる。なお、ここで、ビ
ット線ＢＬ１、ＢＬ４、ＢＬ６、…はフロート状態であ
る。
タ（“０”か“１”）を読み出す際を例にして、半導体
記憶装置１の動作を以下に説明する。メモリセルＭ０２
のデータを読み出す場合、まずワード線ＷＬ０に電圧
（例えば３Ｖ）を印加する。これによりメモリセルＭ０
２はオン状態になる。次に、メモリセルＭ０２のソース
ｓ１側のビット線ＢＬ２に接続される仮想グランド線Ｖ
ＲＧと、ドレインｄ１側のビット線ＢＬ３に接続される
カスコード回路２により、メモリセルＭ０２にはドレイ
ン―ソース間電流Ｉｄｓ（以下、単にＩｄｓという）が
流れる。Ｉｄｓは、メモリセルＭ０２が書き込み状態
（以下ＰＧＭ状態という）の時はしきい値が大きく、あ
まり流れず、消去状態（以下ＥＲＡＳＥ状態という）の
時はしきい値が小さく、多く流れる。なお、ここで、ビ
ット線ＢＬ１、ＢＬ４、ＢＬ６、…はフロート状態であ
る。
【００２４】ビット線ＢＬ５は、メモリセルＭ０２から
の電流の流出を防ぐためにプリチャージ回路４により充
電され、メモリセルＭ０２に接続されたビット線ＢＬ３
と同電位になる。
の電流の流出を防ぐためにプリチャージ回路４により充
電され、メモリセルＭ０２に接続されたビット線ＢＬ３
と同電位になる。
【００２５】ここで、読み出すメモリセルＭ０２のドレ
インｄ１に接続されるビット線ＢＬ３と、充電するビッ
ト線ＢＬ５の間に、１本、フローティング状態のビット
線ＢＬ４を挟むことで、ドレイン―プリチャージ間の電
流を減らし読み出しマージンの減少を少なくすることが
できる。しかし、この場合、ビット線ＢＬ３とビット線
ＢＬ５の間にあるフローティング状態のビット線ＢＬ４
を、メモリセルＭ０４を介して充電するため、読み出し
時間中に十分に充電することができず、交流的に流れる
ドレイン―フローティング間の電流が大きくなり、かえ
って読み出しマージンが減少してしまうという問題があ
る。
インｄ１に接続されるビット線ＢＬ３と、充電するビッ
ト線ＢＬ５の間に、１本、フローティング状態のビット
線ＢＬ４を挟むことで、ドレイン―プリチャージ間の電
流を減らし読み出しマージンの減少を少なくすることが
できる。しかし、この場合、ビット線ＢＬ３とビット線
ＢＬ５の間にあるフローティング状態のビット線ＢＬ４
を、メモリセルＭ０４を介して充電するため、読み出し
時間中に十分に充電することができず、交流的に流れる
ドレイン―フローティング間の電流が大きくなり、かえ
って読み出しマージンが減少してしまうという問題があ
る。
【００２６】そこで、さらに、ビット線ＢＬ４に接続さ
れる選択トランジスタＳＴを、外部からのプリチャージ
信号によって、読み出し開始後一定時間のみオンにし
て、フロート状態のビット線ＢＬ４をプリチャージ回路
４により充電し、ビット線ＢＬ３の電圧と、ビット線Ｂ
Ｌ４を同電位にする。
れる選択トランジスタＳＴを、外部からのプリチャージ
信号によって、読み出し開始後一定時間のみオンにし
て、フロート状態のビット線ＢＬ４をプリチャージ回路
４により充電し、ビット線ＢＬ３の電圧と、ビット線Ｂ
Ｌ４を同電位にする。
【００２７】一方、センスアンプ３では図示しないリフ
ァレンス回路に流れるリファレンス電流Ｉｒｅｆ（以
下、単にＩｒｅｆという）を電圧に変換したリファレン
ス信号と、カスコード回路２で、ビット線ＢＬ３に流れ
る電流Ｉｃを電圧に変換した入力信号とを比較し、Ｉｃ
＜Ｉｒｅｆであれば、ＰＧＭ状態で“０”と判断し、Ｉ
ｃ＞Ｉｒｅｆであれば、ＥＲＡＳＥ状態で“１”と判断
する。例えば、ＰＧＭ状態で１０μＡ、ＥＲＡＳＥ状態
で２０μＡのＩｄｓが流れるとすると、Ｉｒｅｆを１５
μＡとすることで、５μＡのマージンをとって、“０”
か“１”か、を判断できる。
ァレンス回路に流れるリファレンス電流Ｉｒｅｆ（以
下、単にＩｒｅｆという）を電圧に変換したリファレン
ス信号と、カスコード回路２で、ビット線ＢＬ３に流れ
る電流Ｉｃを電圧に変換した入力信号とを比較し、Ｉｃ
＜Ｉｒｅｆであれば、ＰＧＭ状態で“０”と判断し、Ｉ
ｃ＞Ｉｒｅｆであれば、ＥＲＡＳＥ状態で“１”と判断
する。例えば、ＰＧＭ状態で１０μＡ、ＥＲＡＳＥ状態
で２０μＡのＩｄｓが流れるとすると、Ｉｒｅｆを１５
μＡとすることで、５μＡのマージンをとって、“０”
か“１”か、を判断できる。
【００２８】上記のように、読み出しの際、選択したメ
モリセルＭ０２のドレインｄ１とプリチャージ回路４と
接続され充電されるビット線ＢＬ５との間に、フローテ
ィング状態のビット線ＢＬ４を設け、これを、プリチャ
ージ回路４で読み出し開始後一定時間のみ充電すること
によって、メモリセルＭ０２への電流の流れ込みまたは
流出を防止することができ、読み出しマージンの減少を
防止でき、隣接するメモリセルの記憶状態によらず、間
違ったデータとして判断されることを防止できる。
モリセルＭ０２のドレインｄ１とプリチャージ回路４と
接続され充電されるビット線ＢＬ５との間に、フローテ
ィング状態のビット線ＢＬ４を設け、これを、プリチャ
ージ回路４で読み出し開始後一定時間のみ充電すること
によって、メモリセルＭ０２への電流の流れ込みまたは
流出を防止することができ、読み出しマージンの減少を
防止でき、隣接するメモリセルの記憶状態によらず、間
違ったデータとして判断されることを防止できる。
【００２９】なお、上記ではフローティング状態のビッ
ト線ＢＬ４をプリチャージ回路４の電流源で充電すると
して説明したが、カスコード回路２と選択トランジスタ
ＳＴとを接続して、カスコード回路２の電流源で、外部
のプリチャージ信号より、一定時間、フローティング状
態のビット線ＢＬ４を充電するようにしてもよい。
ト線ＢＬ４をプリチャージ回路４の電流源で充電すると
して説明したが、カスコード回路２と選択トランジスタ
ＳＴとを接続して、カスコード回路２の電流源で、外部
のプリチャージ信号より、一定時間、フローティング状
態のビット線ＢＬ４を充電するようにしてもよい。
【００３０】以下本発明の実施の形態の詳細を説明す
る。図２は本発明の実施の形態の半導体記憶装置の構成
図である。また図３は、半導体記憶装置のメモリ部の構
成図である。
る。図２は本発明の実施の形態の半導体記憶装置の構成
図である。また図３は、半導体記憶装置のメモリ部の構
成図である。
【００３１】以下、図２、３を用いて説明する。半導体
記憶装置１０は、電圧供給部１１と、アドレス入力部１
２と、タイミング信号を生成するタイミング回路１３
と、アドレス入力部１２で入力されたアドレスを選択す
るＹ方向デコーダ１４及びＸ方向デコーダ１５と、デジ
タルデータの記憶のためのメモリ部１６と、メモリ部１
６に供給する電流源を有するカスコード回路１７と、読
み出しの際、後述するビット線ＢＬｎを充電するプリチ
ャージ回路１８と、メモリ部１６に流れる電流と比較す
るためのリファレンス電流を流すリファレンス回路１９
と、メモリ部１６に流れる電流とリファレンス回路１９
に流れる電流を比較するセンスアンプ２０と、比較結果
を出力する出力回路２１とから構成される。
記憶装置１０は、電圧供給部１１と、アドレス入力部１
２と、タイミング信号を生成するタイミング回路１３
と、アドレス入力部１２で入力されたアドレスを選択す
るＹ方向デコーダ１４及びＸ方向デコーダ１５と、デジ
タルデータの記憶のためのメモリ部１６と、メモリ部１
６に供給する電流源を有するカスコード回路１７と、読
み出しの際、後述するビット線ＢＬｎを充電するプリチ
ャージ回路１８と、メモリ部１６に流れる電流と比較す
るためのリファレンス電流を流すリファレンス回路１９
と、メモリ部１６に流れる電流とリファレンス回路１９
に流れる電流を比較するセンスアンプ２０と、比較結果
を出力する出力回路２１とから構成される。
【００３２】メモリ部１６は、図３のように行列状に配
列した複数のメモリセルＭｍｎ（ｍは０以上の自然数、
ｎは１以上の自然数）を有し、メモリセルＭｍｎのゲー
トに接続されたワード線ＷＬｍ（ｍはメモリセルＭｍｎ
のｍと対応）と、ワード線ＷＬｍと交差し、メモリセル
Ｍｍｎのソースまたはドレインが接続されたビット線Ｂ
Ｌｎ（ｎはメモリセルＭｍｎのｎと対応）とにより配線
されたメモリセルアレイを有する。
列した複数のメモリセルＭｍｎ（ｍは０以上の自然数、
ｎは１以上の自然数）を有し、メモリセルＭｍｎのゲー
トに接続されたワード線ＷＬｍ（ｍはメモリセルＭｍｎ
のｍと対応）と、ワード線ＷＬｍと交差し、メモリセル
Ｍｍｎのソースまたはドレインが接続されたビット線Ｂ
Ｌｎ（ｎはメモリセルＭｍｎのｎと対応）とにより配線
されたメモリセルアレイを有する。
【００３３】さらに、ビット線ＢＬｎに仮想グランド線
ＶＲＧ、ドレイン線ＤＲＬ、プリチャージ線ＰＲＬのい
ずれと接続するかを選択する選択トランジスタＳｎａ、
Ｓｎｂ、Ｓｎｃ（ｎはビット線ＢＬｎのｎと対応し、１
以上の自然数である）を有する。さらに、これら複数の
選択トランジスタＳｎａ、Ｓｎｂ、Ｓｎｃを動作させる
ための選択線ＳＬｎａ、ＳＬｎｂ、ＳＬｎｃを有し、選
択線ＳＬｎａ、ＳＬｎｂ、ＳＬｎｃは、Ｙ方向デコーダ
１４と接続される。また、ワード線ＷＬｍはＸ方向デコ
ーダ１５と接続される。さらに、ドレイン線ＤＲＬはカ
スコード回路１７と接続され、プリチャージ線ＰＲＬは
プリチャージ回路１８と接続される。仮想グランド線Ｖ
ＲＧの電圧はグランドレベル（０Ｖ）となっている。
ＶＲＧ、ドレイン線ＤＲＬ、プリチャージ線ＰＲＬのい
ずれと接続するかを選択する選択トランジスタＳｎａ、
Ｓｎｂ、Ｓｎｃ（ｎはビット線ＢＬｎのｎと対応し、１
以上の自然数である）を有する。さらに、これら複数の
選択トランジスタＳｎａ、Ｓｎｂ、Ｓｎｃを動作させる
ための選択線ＳＬｎａ、ＳＬｎｂ、ＳＬｎｃを有し、選
択線ＳＬｎａ、ＳＬｎｂ、ＳＬｎｃは、Ｙ方向デコーダ
１４と接続される。また、ワード線ＷＬｍはＸ方向デコ
ーダ１５と接続される。さらに、ドレイン線ＤＲＬはカ
スコード回路１７と接続され、プリチャージ線ＰＲＬは
プリチャージ回路１８と接続される。仮想グランド線Ｖ
ＲＧの電圧はグランドレベル（０Ｖ）となっている。
【００３４】メモリセルＭｍｎは、浮遊ゲートを有する
ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field
-Effect Transistor）や、浮遊ゲートの代わりにゲート
絶縁膜に窒化膜などのキャリアトラップ層を含むことで
ビット情報を記憶するＭＩＳＦＥＴなど、１つのセルで
多値の記憶が可能なＭＩＳ型ＦＥＴなどの不揮発性のＭ
ＯＳメモリである。
ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field
-Effect Transistor）や、浮遊ゲートの代わりにゲート
絶縁膜に窒化膜などのキャリアトラップ層を含むことで
ビット情報を記憶するＭＩＳＦＥＴなど、１つのセルで
多値の記憶が可能なＭＩＳ型ＦＥＴなどの不揮発性のＭ
ＯＳメモリである。
【００３５】以下、半導体記憶装置１０の動作を説明す
る。はじめに、メモリセルＭｍｎへの書き込み動作を説
明する。ここではメモリセルＭ０２への書き込みを例に
とって説明する。
る。はじめに、メモリセルＭｍｎへの書き込み動作を説
明する。ここではメモリセルＭ０２への書き込みを例に
とって説明する。
【００３６】アドレス入力部１２より入力されたアドレ
スに従って、メモリセルＭ０２に書き込みを行う場合、
Ｘ方向デコーダ１５により、ワード線ＷＬ０に電圧が印
加され、ワード線ＷＬ０にゲートが接続されている複数
のメモリセルＭ０ｎはオンになる。
スに従って、メモリセルＭ０２に書き込みを行う場合、
Ｘ方向デコーダ１５により、ワード線ＷＬ０に電圧が印
加され、ワード線ＷＬ０にゲートが接続されている複数
のメモリセルＭ０ｎはオンになる。
【００３７】さらに、Ｙ方向デコーダ１４により、選択
線ＳＬ２ａに電圧が印加され選択トランジスタＳ２ａが
オンになる。これにより、メモリセルＭ０２に接続され
ているビット線ＢＬ２は仮想グランド線ＶＲＧと接続
し、グランドレベルとなる。また、同様にＹ方向デコー
ダ１４により、選択線ＳＬ３ｂに電圧が印加され選択ト
ランジスタＳ３ｂがオンになる。これにより、メモリセ
ルＭ０２に接続されているビット線ＢＬ３はドレイン線
ＤＲＬと接続し、カスコード回路１７により電圧が印加
される。また、Ｙ方向デコーダ１４により、選択トラン
ジスタＳ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ４ａ、Ｓ４ｂ、Ｓ４
ｃ、Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、・・・はオフの状態とな
り、ビット線ＢＬ１、ＢＬ４、ＢＬ５、・・・はフローテ
ィング状態となる。
線ＳＬ２ａに電圧が印加され選択トランジスタＳ２ａが
オンになる。これにより、メモリセルＭ０２に接続され
ているビット線ＢＬ２は仮想グランド線ＶＲＧと接続
し、グランドレベルとなる。また、同様にＹ方向デコー
ダ１４により、選択線ＳＬ３ｂに電圧が印加され選択ト
ランジスタＳ３ｂがオンになる。これにより、メモリセ
ルＭ０２に接続されているビット線ＢＬ３はドレイン線
ＤＲＬと接続し、カスコード回路１７により電圧が印加
される。また、Ｙ方向デコーダ１４により、選択トラン
ジスタＳ１ａ、Ｓ１ｂ、Ｓ１ｃ、Ｓ４ａ、Ｓ４ｂ、Ｓ４
ｃ、Ｓ５ａ、Ｓ５ｂ、Ｓ５ｃ、・・・はオフの状態とな
り、ビット線ＢＬ１、ＢＬ４、ＢＬ５、・・・はフローテ
ィング状態となる。
【００３８】なお、このときＹ方向デコーダ１４によ
り、ビット線ＢＬ２にドレイン線ＤＲＬを、ビット線Ｂ
Ｌ３に仮想グランド線ＶＲＧを接続するようにしてもよ
い。ここで、メモリセルＭｍｎとして浮遊ゲートタイプ
のＭＯＳ型ＦＥＴを用いた場合、例えば、ドレイン電圧
を５Ｖ、ゲート電圧を１０Ｖとすると、チャネルホット
エレクトロン注入などにより、メモリセルＭ０２の浮遊
ゲートに電子が注入され、しきい値Ｖｔｈが上がり、Ｐ
ＧＭ状態となる。
り、ビット線ＢＬ２にドレイン線ＤＲＬを、ビット線Ｂ
Ｌ３に仮想グランド線ＶＲＧを接続するようにしてもよ
い。ここで、メモリセルＭｍｎとして浮遊ゲートタイプ
のＭＯＳ型ＦＥＴを用いた場合、例えば、ドレイン電圧
を５Ｖ、ゲート電圧を１０Ｖとすると、チャネルホット
エレクトロン注入などにより、メモリセルＭ０２の浮遊
ゲートに電子が注入され、しきい値Ｖｔｈが上がり、Ｐ
ＧＭ状態となる。
【００３９】また、消去の際は、例えば、ドレイン電圧
を５Ｖ、ゲート電圧−１０Ｖ、ソースをフローティング
状態とすると、トンネル酸化膜を通して電子が浮遊ゲー
トから抜け、しきい値Ｖｔｈが下がりＥＲＡＳＥ状態と
なる。
を５Ｖ、ゲート電圧−１０Ｖ、ソースをフローティング
状態とすると、トンネル酸化膜を通して電子が浮遊ゲー
トから抜け、しきい値Ｖｔｈが下がりＥＲＡＳＥ状態と
なる。
【００４０】次にメモリセルＭｍｎの読み出し時の動作
を説明する。メモリセルＭ０２を読み出す場合について
説明すると、前述した書き込み時の場合と同様に、ワー
ド線ＷＬ０に電圧を印加してメモリセルＭ０２をオンに
し、ビット線ＢＬ２に仮想グランド線ＶＲＧを接続し、
ビット線ＢＬ３にドレイン線ＤＲＬを接続する。ただし
このとき、ワード線ＷＬ０に印加する電圧は、例えば５
Ｖで、ビット線ＢＬ３に接続するドレイン線ＤＲＬに印
加する電圧は、例えば１Ｖである。
を説明する。メモリセルＭ０２を読み出す場合について
説明すると、前述した書き込み時の場合と同様に、ワー
ド線ＷＬ０に電圧を印加してメモリセルＭ０２をオンに
し、ビット線ＢＬ２に仮想グランド線ＶＲＧを接続し、
ビット線ＢＬ３にドレイン線ＤＲＬを接続する。ただし
このとき、ワード線ＷＬ０に印加する電圧は、例えば５
Ｖで、ビット線ＢＬ３に接続するドレイン線ＤＲＬに印
加する電圧は、例えば１Ｖである。
【００４１】さらに、本発明の実施の形態では、従来技
術と異なり、メモリセルＭ０２の読み出しの場合、ビッ
ト線ＢＬ４はプリチャージ線ＰＲＬと接続せず、ビット
線ＢＬ４は基本的にフローティング状態とする。その代
わり、ビット線ＢＬ５を充電する。すなわち、選択線Ｓ
Ｌ５ｃに電圧を印加して、選択トランジスタＳ５ｃをオ
ンにし、メモリセルＭ０４に接続されるビット線ＢＬ５
を、プリチャージ線ＰＲＬと接続させる。ここで、ビッ
ト線ＢＬ５を、プリチャージ回路１８の電流源で充電し
て、ビット線ＢＬ３、ＢＬ５を同電位にする。
術と異なり、メモリセルＭ０２の読み出しの場合、ビッ
ト線ＢＬ４はプリチャージ線ＰＲＬと接続せず、ビット
線ＢＬ４は基本的にフローティング状態とする。その代
わり、ビット線ＢＬ５を充電する。すなわち、選択線Ｓ
Ｌ５ｃに電圧を印加して、選択トランジスタＳ５ｃをオ
ンにし、メモリセルＭ０４に接続されるビット線ＢＬ５
を、プリチャージ線ＰＲＬと接続させる。ここで、ビッ
ト線ＢＬ５を、プリチャージ回路１８の電流源で充電し
て、ビット線ＢＬ３、ＢＬ５を同電位にする。
【００４２】さらに、フローティング状態であるビット
線ＢＬ４を一定時間のみ、プリチャージ線ＰＲＬと接続
させる。すなわち、Ｙ方向デコーダ１４により選択線Ｓ
Ｌ４ｃに電圧を印加して、選択トランジスタＳ４ｃをオ
ンさせ、ビット線ＢＬ４をプリチャージ線ＰＲＬと接続
させ、プリチャージ回路１８の電流源により充電して、
ビット線ＢＬ３及びビット線ＢＬ５と同電位にする。
線ＢＬ４を一定時間のみ、プリチャージ線ＰＲＬと接続
させる。すなわち、Ｙ方向デコーダ１４により選択線Ｓ
Ｌ４ｃに電圧を印加して、選択トランジスタＳ４ｃをオ
ンさせ、ビット線ＢＬ４をプリチャージ線ＰＲＬと接続
させ、プリチャージ回路１８の電流源により充電して、
ビット線ＢＬ３及びビット線ＢＬ５と同電位にする。
【００４３】これにより、メモリセルＭ０２や、隣接す
るメモリセルＭ０３の記憶状態によらず、メモリセルＭ
０２のドレインｄ１側のビット線ＢＬ３からビット線Ｂ
Ｌ４への電流Ｉｃの流出及びビット線ＢＬ４からビット
線ＢＬ３への電流の流入を防止することができる。
るメモリセルＭ０３の記憶状態によらず、メモリセルＭ
０２のドレインｄ１側のビット線ＢＬ３からビット線Ｂ
Ｌ４への電流Ｉｃの流出及びビット線ＢＬ４からビット
線ＢＬ３への電流の流入を防止することができる。
【００４４】図４は、読み出し時のタイムチャートであ
る。図のように、まず、どのメモリセルＭｍｎを読み出
すかの内部アドレス指定が行われ、Ｙ方向デコーダ１４
及びＸ方向デコーダ１５によりメモリセルＭｍｎの選択
が行われる。例えば、メモリセルＭ０２の選択が行われ
ると、読み出しが開始する。
る。図のように、まず、どのメモリセルＭｍｎを読み出
すかの内部アドレス指定が行われ、Ｙ方向デコーダ１４
及びＸ方向デコーダ１５によりメモリセルＭｍｎの選択
が行われる。例えば、メモリセルＭ０２の選択が行われ
ると、読み出しが開始する。
【００４５】このとき、選択線ＳＬ２ａにより選択トラ
ンジスタＳ２ａがオンされて、ビット線ＢＬ２が仮想グ
ランド線ＶＲＧに接続される。選択線ＳＬ３ｂにより選
択トランジスタＳ３ｂがオンされて、ビット線ＢＬ３が
ドレイン線ＤＲＬに接続される。更に、選択線ＳＬ５ｃ
により、選択トランジスタＳ５ｃがオンされて、ビット
線ＢＬ５がプリチャージ線ＰＲＬに接続される。
ンジスタＳ２ａがオンされて、ビット線ＢＬ２が仮想グ
ランド線ＶＲＧに接続される。選択線ＳＬ３ｂにより選
択トランジスタＳ３ｂがオンされて、ビット線ＢＬ３が
ドレイン線ＤＲＬに接続される。更に、選択線ＳＬ５ｃ
により、選択トランジスタＳ５ｃがオンされて、ビット
線ＢＬ５がプリチャージ線ＰＲＬに接続される。
【００４６】読み出しの最初の部分、例えば、読み出し
が図のように３０ｎｓの場合、その前半の１０ｎｓに、
選択線ＳＬ４ｃにプリチャージ信号を送り、フローティ
ング状態であったビット線ＢＬ４をプリチャージ線ＰＲ
Ｌと接続させ充電する。
が図のように３０ｎｓの場合、その前半の１０ｎｓに、
選択線ＳＬ４ｃにプリチャージ信号を送り、フローティ
ング状態であったビット線ＢＬ４をプリチャージ線ＰＲ
Ｌと接続させ充電する。
【００４７】ここで、ビット線ＢＬ３に流れる電流Ｉｃ
をカスコード回路１７で電圧に変換し、リファレンス回
路１９から入力されるリファレンス信号と、センスアン
プ２０で比較して、メモリセルＭ０２の記憶状態
（“０”か“１”か）を判断する。
をカスコード回路１７で電圧に変換し、リファレンス回
路１９から入力されるリファレンス信号と、センスアン
プ２０で比較して、メモリセルＭ０２の記憶状態
（“０”か“１”か）を判断する。
【００４８】その際、センスアンプ２０では、図４のよ
うに、例えば５ｎｓの間ラッチし、出力回路２１に判断
結果（“０”か“１”か）を出力する。上記のように、
読み出しの際、ドレインｄ１と充電されたビット線ＢＬ
５間のフローティング状態にあるビット線ＢＬ４を、一
定時間充電することで、メモリセルＭ０２への電流の流
れ込み及び流出を防止でき、センスアンプ２０では、メ
モリセルＭ０２及び隣接するメモリセルＭ０３の記憶状
態（ＰＧＭ状態またはＥＲＡＳＥ状態）に関わらず、正
しい値を読むことが可能である。
うに、例えば５ｎｓの間ラッチし、出力回路２１に判断
結果（“０”か“１”か）を出力する。上記のように、
読み出しの際、ドレインｄ１と充電されたビット線ＢＬ
５間のフローティング状態にあるビット線ＢＬ４を、一
定時間充電することで、メモリセルＭ０２への電流の流
れ込み及び流出を防止でき、センスアンプ２０では、メ
モリセルＭ０２及び隣接するメモリセルＭ０３の記憶状
態（ＰＧＭ状態またはＥＲＡＳＥ状態）に関わらず、正
しい値を読むことが可能である。
【００４９】なお、上記であげた電圧や電流の値はあく
までも一例にすぎず、これに限定されることはない。ま
た、上記では、フローティング状態のビット線ＢＬ４
を、プリチャージ回路１８の電流源で充電するとして説
明したが、これに限定されることはなく、カスコード回
路１７の電流源により充電するようにしてもよい。すな
わち、ＳＬ４ｂにプリチャージ信号を読み出しの一定時
間入力して、選択トランジスタＳ４ｂをオンにしてドレ
イン線ＤＲＬと、ビット線ＢＬ４を接続させるようにし
てもよい。
までも一例にすぎず、これに限定されることはない。ま
た、上記では、フローティング状態のビット線ＢＬ４
を、プリチャージ回路１８の電流源で充電するとして説
明したが、これに限定されることはなく、カスコード回
路１７の電流源により充電するようにしてもよい。すな
わち、ＳＬ４ｂにプリチャージ信号を読み出しの一定時
間入力して、選択トランジスタＳ４ｂをオンにしてドレ
イン線ＤＲＬと、ビット線ＢＬ４を接続させるようにし
てもよい。
【００５０】
【発明の効果】以上説明したように本発明では、読み出
しの際、読み出すメモリセルのドレインと、充電するビ
ット線の間のフローティング状態にあるビット線を、一
定時間のみ充電するようにしたので、読み出すメモリセ
ルのドレインから他のメモリセルへの電流の流出及び、
他のメモリセルから読み出すメモリセルのドレインへの
電流の流入を防止でき、読み出し時のマージンの減少を
防止できる。
しの際、読み出すメモリセルのドレインと、充電するビ
ット線の間のフローティング状態にあるビット線を、一
定時間のみ充電するようにしたので、読み出すメモリセ
ルのドレインから他のメモリセルへの電流の流出及び、
他のメモリセルから読み出すメモリセルのドレインへの
電流の流入を防止でき、読み出し時のマージンの減少を
防止できる。
【図１】本発明の半導体記憶装置の概略の構成図であ
る。
る。
【図２】半導体記憶装置の構成図である。
【図３】半導体記憶装置のメモリ部の構成図である。
【図４】読み出し時のタイムチャートである。
【図５】従来の仮想グランド方式の不揮発性の半導体記
憶装置の一部分の概略の構成図である。
憶装置の一部分の概略の構成図である。
【図６】従来の半導体記憶装置の一部分の概略の構成図
であり、メモリセルのある記憶状態の組み合わせを示し
たものである。
であり、メモリセルのある記憶状態の組み合わせを示し
たものである。
【図７】従来の半導体記憶装置の一部分の概略の構成図
であり、メモリセルのある記憶状態の組み合わせを示し
たものである。
であり、メモリセルのある記憶状態の組み合わせを示し
たものである。
１ 半導体記憶装置
２ カスコード回路
３ センスアンプ
４ プリチャージ回路
ＶＲＧ 仮想グランド線
ＳＴ 選択トランジスタ
ＷＬ０、ＷＬ１、… ワード線
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、…
ビット線 Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４、Ｍ０５、… メモリ
セル Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、… メモリ
セル
ビット線 Ｍ０１、Ｍ０２、Ｍ０３、Ｍ０４、Ｍ０５、… メモリ
セル Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、… メモリ
セル
フロントページの続き
(72)発明者 木戸 一成
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5B025 AA01 AA07 AB01 AC01 AD09
AD11 AD15 AE08
Claims (9)
- 【請求項１】 仮想グランド方式によって構成された不
揮発性の半導体記憶装置において、 行列状に配列された複数のメモリセルと、 列方向のメモリセルのソースまたはドレインに接続され
た複数のビット線と、 前記ビット線と交差し、行方向のメモリセルのゲートに
接続された複数のワード線と、 読み出しの際、選択メモリセルの前記ドレインに接続さ
れた前記ビット線と接続し、電流を供給する電流供給回
路と、 読み出しの際、前記選択メモリセルの前記ドレインと接
続された前記ビット線を共有する第１の非選択メモリセ
ルに隣接する、第２の非選択メモリセルに接続される前
記第１の非選択メモリセルと反対側の前記ビット線を充
電するプリチャージ回路と、 読み出しの際、前記第１の非選択メモリセルと前記第２
の非選択メモリセルとで共有する前記ビット線を一定時
間のみ充電する充電回路と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記電流供給回路と直列に接続され、前
記メモリセルの記憶状態を判断するセンスアンプを有す
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 読み出しの際、前記第１の非選択メモリ
セルと前記第２の非選択メモリセルとで共有する前記ビ
ット線は前記一定時間以外の期間、フローティング状態
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】 前記充電回路は、前記プリチャージ回路
であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項５】 前記充電回路は、前記電流供給回路であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記電流供給回路はカスコード回路であ
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 前記メモリセルは、浮遊ゲートを有する
ＭＯＳ型ＦＥＴであることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項８】 前記メモリセルは、ゲート絶縁膜にキャ
リアトラップ層を含むＭＯＳ型ＦＥＴであることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項９】 読み出しの先頭の一定時間に、前記第1
の非選択メモリセルと前記第２の非選択メモリセルとで
共有する前記ビット線を充電するための、タイミング信
号を生成するタイミング回路を有することを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (5)
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|---|---|---|---|
| JP2002080554A JP2003281896A (ja) | 2002-03-22 | 2002-03-22 | 半導体記憶装置 |
| TW092105660A TW588364B (en) | 2002-03-22 | 2003-03-14 | Semiconductor memory |
| US10/392,912 US6914824B2 (en) | 2002-03-22 | 2003-03-21 | Non-volatile semiconductor memory that is based on a virtual ground method |
| CNB031076211A CN1242417C (zh) | 2002-03-22 | 2003-03-21 | 半导体存储器 |
| KR1020030017728A KR101010982B1 (ko) | 2002-03-22 | 2003-03-21 | 반도체 기억 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002080554A JP2003281896A (ja) | 2002-03-22 | 2002-03-22 | 半導体記憶装置 |
Related Child Applications (1)
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|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002080554A Pending JP2003281896A (ja) | 2002-03-22 | 2002-03-22 | 半導体記憶装置 |
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|---|---|
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| JP (1) | JP2003281896A (ja) |
| KR (1) | KR101010982B1 (ja) |
| CN (1) | CN1242417C (ja) |
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|---|---|---|---|---|
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| CN101310631B (zh) * | 2008-06-30 | 2010-06-02 | 宋拯澳 | 一种用于提高香烟品质的处理液 |
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