KR100822613B1 - 반도체 기억 장치 - Google Patents

Abstract

본 발명은 반도체 기억 장치의 동작을 고속화하는 것을 목적으로 한다. 멀티플렉서(20)는 워드선(WL1∼WL4)의 어느 하나를 액티브로 함으로써 각 로컬 블록의 메모리 셀을 하나 선택한다. 멀티플렉서(21)는 로컬 블록 선택 신호(BS1∼BS4)의 어느 하나를 액티브로 하여 P채널 트랜지스터(22∼25)의 어느 하나를 ON 상태로 함으로써 열방향으로 배열되어 있는 로컬 블록의 어느 하나를 선택한다. NAND 소자(26, 27)는 로컬 블록 선택 신호(BS1∼BS4)에 의해서 선택된 로컬 블록과 선택되어 있지 않은 블록에서 출력된 신호의 논리적으로 반전한 결과를 출력하고, N채널 트랜지스터(28, 29)를 ON/OFF한다. N채널 트랜지스터(28, 29)는 ON 상태가 된 경우에는 공통 비트선(BL1)을 접지한다. P채널 트랜지스터(30-1∼30-p)는 도시 생략된 컬럼 스위치에 의해서 선택되고, 판독된 데이터를 데이터 버스에 송출한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치에 관한 것이며 특히, 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 관한 것이다.

RAM(Random Access Memory)의 저소비 전력화 및 고속화를 가능하게 하는 비트선 계층 방식이 제안되어 있다. 비트선 계층 방식에서는 메모리 어레이를 복수의 뱅크로 분할한다. 각 뱅크 내의 분할 비트선은 실제로 메모리 셀에 접속된다. 이 분할 비트선과 평행하여 공통 비트선이 각 뱅크를 걸쳐 설치된다. 공통 비트선은 메모리 셀에 접속되어 있지 않기 때문에 단위 길이당 부하 용량이 분할 비트선보다 작다. 따라서, 비트선 계층 방식을 이용하면 계층화하지 않는 경우와 비교하여 고속이고 또한 저소비 전력인 판독 및 기록 동작이 가능해진다.

또한, 종래의 비트선 계층 방식은 예컨대, 「저소비 전력, 고속 LSI 기술」(리얼라이즈사, 1998)의 P.187이나, 일본 특허 공개 번호 제2000-207886호 공보에 개시되어 있다.

비트선 계층 방식을 이용한 정적 RAM(이하, SRAM이라 칭함)의 블록도의 일례 를 도 18에 도시한다. 이 도면에 도시한 바와 같이, 종래의 SRAM은 타이밍 제어 회로(1), 로우 디코더(2), 워드선 드라이버(3), 뱅크 디코더(4), 컬럼 디코더(5), 뱅크(B1∼Bn), 프리차지 회로(PC1∼PCp), 컬럼 스위치(CS1∼CSp) 및 I/O 회로(6)에 의해서 구성되어 있다.

여기서, 타이밍 제어 회로(1)는 어드레스 신호, 클록 신호 및 제어 신호를 입력받아, 이들 신호에 기초하여 로우 디코더(2), 뱅크 디코더(4), 컬럼 디코더(5) 및 프리차지 회로(PC1∼PCp)를 제어한다.

로우 디코더(2)는 타이밍 제어 회로(1)에서 공급된 행입력 어드레스 신호를 디코드하고, 그 결과에 따라 워드선 드라이버(3)를 제어하여 행방향의 소정의 메모리 셀군을 선택한다.

컬럼 디코더(5)는 타이밍 제어 회로(1)에서 공급된 열입력 어드레스 신호를 디코드하고, 그 결과에 따라 컬럼 스위치(CS1∼CSp)를 제어하여, 소정의 메모리 셀군을 선택한다.

워드선 드라이버(3)는 로우 디코더(2)의 제어에 따라 행방향의 소정의 메모리 셀군을 선택한다.

뱅크 디코더(4)는 타이밍 제어 회로(1)의 제어에 따라 뱅크(B1∼Bn)를 선택하기 위해서 각 뱅크에 구비되어 있는 뱅크 제어 회로(BC1∼BCp)를 제어한다.

뱅크(B1∼Bn)는 메모리 셀군이 열방향으로 소정의 개수 단위(이 예에서는 m개 단위)로 분할되어 구성되어 있다. 데이터를 판독하는 경우 또는 데이터를 기록하는 경우에는 워드선 드라이버(3)에 의해서 소정의 메모리 셀이 선택되어, 대응하 는 분할 비트선(BL11∼BLp1) 및 보조 분할 비트선(BLX11∼BLXp1)과 접속되며 또한, 뱅크 제어 회로(BC1∼BCp)에 의해서 소정의 뱅크가 선택되어, 공통 비트선(GBL1∼GBLp) 및 보조 공통 비트선(GBLX1∼GBLXp)에 접속된다.

메모리 셀(MC)(C11∼C1m, …, Cp1∼Cpm)은 데이터를 기억하는 최소 단위이다.

뱅크 제어 회로(BC1∼BCp)는 뱅크 디코더(4)의 제어에 따라 ON 또는 OFF 상태가 되고, 분할 비트선(BL11∼BLp1) 및 보조 분할 비트선(BLX11∼BLXp1)을 공통 비트선(GBL1∼GBLp) 및 보조 공통 비트선(GBLX1∼GBLXp)에 접속한다.

프리차지 회로(PC1∼PCp)는 타이밍 제어 회로(1)의 제어에 따라 판독 동작의 종료 후, 전하를 잃은 공통 비트선(GBL1∼GBLp) 및 보조 공통 비트선(GBLX1∼GBLXp)에 대하여 전하를 보충하는 프리차지 동작을 한다.

컬럼 스위치(CS1∼CSp)는 컬럼 디코더(5)의 제어에 따라 ON 또는 OFF 상태가 되고, 소정의 열 공통 비트선(GBL1∼GBLp) 및 보조 공통 비트선(GBLX1∼GBLXp)을 데이터 버스(DB) 및 보조 데이터 버스(DBX)에 각각 접속한다.

I/O 회로(6)는 센스 앰프, 기록 앰프 및 입출력 회로로 구성되고, 판독된 데이터를 센스 앰프에 의해서 증폭하여 출력하는 동시에, 입력된 데이터를 기록 앰프로 증폭하여 데이터 버스(DB) 및 보조 데이터 버스(DBX)에 송출한다.

도 18에 있어서 뱅크(B1)에 대해서만 상세한 내용을 도시하고 있지만, 뱅크(B2∼Bn)도 뱅크(B1)와 동일한 구성으로 되어 있다.

다음에, 이상의 종래예의 동작에 관해서 설명한다.

우선, 메모리 셀(C11)에서 데이터를 판독하는 경우를 예를 들어 설명한다. 타이밍 제어 회로(1)에 판독 대상이 되는 어드레스가 입력되면 타이밍 제어 회로(1)는 이 어드레스에 기초하여 소정의 제어 신호를 로우 디코더(2), 뱅크 디코더(4) 및 컬럼 디코더(5)에 공급한다.

로우 디코더(2)는 타이밍 제어 회로(1)에서 공급된 행입력 어드레스 신호를 디코드하고, 워드선 드라이버(3)에 어떤 워드선을 선택할 것인가를 통지한다.

워드선 드라이버(3)는 로우 디코더(2)의 제어에 따라 소정의 워드선을 액티브 상태로 한다. 이 예에서는, 메모리 셀(C11)이 판독의 대상이 되어 있기 때문에 메모리 셀(C11∼Cp1)에 접속되어 있는 워드선이 액티브 상태가 되고, 그 외는 인액티브 상태가 된다.

그렇게 하면, 메모리 셀(C11∼Cp1)에서 데이터가 판독되고, 분할 비트선(BL11∼BLp1) 및 보조 분할 비트선(BLX11∼BLXp1)에 출력 전압이 인가되게 된다.

뱅크 디코더(4)는 뱅크(B1)에 포함되어 있는 모든 뱅크 제어 회로(BC1∼BCp)를 ON 상태로 한다. 그 결과, 뱅크(B1)에 포함되어 있는 분할 비트선(BL11∼BLp1) 및 보조 분할 비트선(BLX11∼BLXp1)이 공통 비트선(GBL1∼GBLp) 및 보조 공통 비트선(GBLX1∼GBLXp)에 각각 접속되기 때문에 메모리 셀(C11)의 데이터는 공통 비트선(GBL1) 및 보조 공통 비트선(GBLX1)에 공급된다. 이 때, 뱅크 제어 회로(BC2∼BCp)에 대해서도 ON 상태가 되기 때문에 메모리 셀(C21∼Cp1)에 저장되어 있는 데이터도 판독되어 공통 비트선(GBL1∼GBLp) 및 보조 공통 비트선(GBLX1∼GBLXp)에 출력된다.

컬럼 디코더(5)는 타이밍 제어 회로(1)에서 공급된 열입력 어드레스 신호를 디코드하고, 그 결과에 따라 컬럼 스위치(CS1∼CSp) 중 해당하는 것을 ON 상태로 한다. 이 예에서는, 메모리 셀(C11)이 판독 대상이기 때문에 컬럼 스위치(CS1)가 ON 상태가 되고, 그 외는 전부 OFF 상태가 된다.

컬럼 스위치(CS1)에서 출력된 데이터는 데이터 버스(DB) 및 보조 데이터 버스(DBX)를 경유하여 I/O 회로(6)에 공급된다.

I/O 회로(6)는 이와 같이 판독된 데이터를, 내장되어 있는 센스 앰프로 소정의 전압까지 승압한 후 출력한다.

또, 그 밖의 메모리 셀에 대한 판독 동작도 전술한 경우와 동일하기 때문에 그 설명은 생략한다. 또한, 기록 동작에 관해서는 I/O 회로(6) 측에서 데이터가 판독되어 메모리 셀에 공급되는 이외는 전술한 경우와 동일하기 때문에 그 설명도 생략한다.

이상과 같은 비트선 계층 방식을 이용하면 전술한 바와 같이 계층화하지 않는 경우와 비교하여 고속이고 또한 저소비 전력의 반도체 기억 장치를 제공할 수 있다.

그러나, 최근에는 정보 처리 장치에서 취급하는 정보량이 비약적으로 증대하기 때문에 한층 더 고속화가 요구되고 있다. 또한, 휴대용 정보 처리 장치에서는 장치의 소형화의 필요성이 높기 때문에 반도체 기억 장치에 관해서도 한층 더 칩면적의 소형화가 요구되고 있다.

본 발명은 이러한 점을 감안하여 이루어진 것으로 저소비 전력으로 소형인 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명에서는 상기 과제를 해결하기 위해서 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 열방향으로 배열된 복수의 로컬 블록군 중 일부 또는 전부의 로컬 블록에 공용되어 있는 워드선과, 상기 워드선을 제어하여 각 로컬 블록에서 소정의 메모리 셀을 하나씩 선택하는 제1 선택 회로와, 상기 워드선이 공용되어 있는 열방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 하나 선택하는 제2 선택 회로와, 상기 제2 선택 회로에 의해서 선택된 행방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 선택하는 제3 선택 회로를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 워드선은 열방향으로 배열된 복수의 로컬 블록군 중 일부 또는 전부의 로컬 블록에 공용되어 있다. 제1 선택 회로는 워드선을 제어하여 각 로컬 블록 에서 소정의 메모리 셀을 하나씩 선택한다. 제2 선택 회로는 워드선이 공용되어 있는 열방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 하나 선택한다. 제3 선택 회로는 제2 선택 회로에 의해서 선택된 행방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 선택한다. 따라서, 워드선을 선택하기 위한 논리를 간략화함으로써 워드선을 선택하는 타이밍의 고속화가 가능해진다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서, 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 열방향으로 평행하게 배치되고, 열방향으로 배치된 복수의 로컬 블록에서 소정의 로컬 블록을 선택하기 위한 제1 선택선군과, 열방향으로 평행하게 배치되고, 각 로컬 블록을 구성하는 소정의 메모리 셀을 선택하기 위한 제2 선택선군과, 상기 제1 선택선군 및 제2 선택선군 중 해당하는 배선을 논리 연산함으로써, 열을 구성하는 복수의 메모리 셀에서 소정의 메모리 셀을 선택하는 제1 선택 회로를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 제1 선택선군은 열방향으로 평행하게 배치되고, 열방향으로 배치된 복수의 로컬 블록에서 소정의 로컬 블록을 선택한다. 제2 선택선군은 열방향으로 평행하게 배치되고, 각 로컬 블록을 구성하는 소정의 메모리 셀을 선택한다. 제1 선택 회로는 제1 선택선군 및 제2 선택선군 중 해당하는 배선을 논리 연산함으로써, 열을 구성하는 복수의 메모리 셀에서 소정의 메모리 셀을 선택한다. 따라서, 메모리 셀을 선택하기 위한 논리를 간략화함으로써 메모리 셀을 선택하는 타이밍의 고속화가 가능해진다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위에 배치된 제어 회로에 의해 메모리 셀이 제어되어 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 제어 회로와 인접하는 메모리 셀은 동일한 웰(Well)을 공유하고 있는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 제어 회로와 인접하는 메모리 셀은 동일한 웰을 공유하고 있다. 따라서, 완충 영역을 배치할 필요가 없어지기 때문에 칩면적의 소형화가 가능해진다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 열방향으로 인접하여 배치되어 있는 2개의 로컬 블록이 로컬 블록쌍을 구성하고, 각 로컬 블록쌍을 구성하는 2개의 로컬 블록의 중앙에 배치되며 이들 2개의 로컬 블록 양쪽을 제어하는 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 로컬 블록쌍은 열방향으로 인접하여 배치되어 있는 2개의 로컬 블록에 의해 구성된다. 제어 회로는 각 로컬 블록쌍을 구성하는 2개의 로컬 블록의 중앙에 배치되어, 이들 2개의 로컬 블록 양쪽을 제어한다. 따라서, 2개의 제어 회로를 하나로 묶을 수 있게 되기 때문에 칩면적의 소형화가 가능해진다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 각 로컬 블록은 데이터를 메모리 셀에 기록하기 위한 기록 앰프 회로를 갖고, 상기 기록 앰프 회로는 입력 단자에 제1 기록 신호선이 접속되는 동시에, 제1 출력 단자가 접지되며, 제2 출력 단자가 상기 로컬 블록을 구성하는 메모리 셀의 제1 단자에 접속되어 있는 제1 트랜지스터와, 입력 단자에 제2 기록 신호선이 접속되는 동시에, 제1 출력 단자가 접지되며, 제2 출력 단자가 상기 로컬 블록을 구성하는 메모리 셀의 제2 단자에 접속되어 있는 제2 트랜지스터와, 제1 출력 단자가 상기 제1 트랜지스터의 제2 출력 단자에 접속되고, 제2 출력 단자가 전원에 접속되며, 입력 단자가 상기 제2 트랜지스터의 상기 입력 단자에 접속되어 있는 제3 트랜지스터와, 제1 출력 단자가 상기 제2 트랜지스터의 제2 출력 단자에 접속되고, 제2 출력 단자가 전원에 접속되며, 입력 단자가 상기 제1 트랜지스터의 상기 입력 단자에 접속되어 있는 제4 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 제1 트랜지스터는 입력 단자에 제1 기록 신호선이 접속되는 동시에, 제1 출력 단자가 접지되며, 제2 출력 단자가 로컬 블록을 구성하는 메모리 셀의 제1 단자에 접속되어 있다. 제2 트랜지스터는 입력 단자에 제2 기록 신호선이 접속되는 동시에, 제1 출력 단자가 접지되며, 제2 출력 단자가 로컬 블록을 구성하는 메모리 셀의 제2 단자에 접속되어 있다. 제3 트랜지스터는 제1 출력 단자가 제1 트랜지스터의 제2 출력 단자에 접속되고, 제2 출력 단자가 전원에 접속되며, 입력 단자가 제2 트랜지스터의 입력 단자에 접속되어 있다. 제4 트랜지스터는 제1 출력 단자가 제2 트랜지스터의 제2 출력 단자에 접속되고, 제2 출력 단자가 전원에 접속되며, 입력 단자가 제1 트랜지스터의 입력 단자에 접속되어 있다. 따라서, 회로를 간 략화하는 것이 가능해지기 때문에 칩면적의 소형화가 가능해진다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 각 로컬 블록은 데이터를 메모리 셀에 기록할 때에 오기록의 발생을 방지하는 오기록 방지 회로를 갖고, 상기 오기록 방지 회로는 입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 보측(auxiliary) 공통 비트선이 접속되고, 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 정측(main) 접속선이 접속되며, 제2 출력 단자에 전원이 접속되어 있는 제1 트랜지스터와, 입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 정측 공통 비트선이 접속되고, 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 보측 접속선이 접속되며, 제2 출력 단자에 전원이 접속되어 있는 제2 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 제1 트랜지스터는 입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 보측 공통 비트선이 접속되고, 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 정측 접속선이 접속되며, 제2 출력 단자에 전원이 접속되어 있다. 제2 트랜지스터는 입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 정측 공통 비트선이 접속되고, 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 보측 접속선이 접속되며, 제2 출력 단자에 전원이 접속되어 있다. 따라서, 회로를 간략화하는 것이 가능해지기 때문에 칩면적의 소형화가 가능해진다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 메모리 셀에 데이터를 기록할 때의 타이밍을 나타내는 기록 인에이블 신호를 생성하는 기록 인에이블 신호 생성 회로와, 판독 또는 기록의 대상이 되는 메모리 셀을 선택하기 위한 메모리 셀 선택 신호를 생성하는 메모리 셀 선택 신호 생성 회로를 갖고, 상기 메모리 셀 선택 신호 생성 회로는 기록시에는 판독 시간과는 다른 타이밍으로 메모리 셀 선택 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

여기서, 기록 인에이블 신호 생성 회로는 메모리 셀에 데이터를 기록할 때의 타이밍을 나타내는 기록 인에이블 신호를 생성한다. 메모리 셀 선택 신호 생성 회로는 판독 또는 기록의 대상이 되는 메모리 셀을 선택하기 위한 메모리 셀 선택 신호를 생성한다. 그리고, 메모리 셀 선택 신호 생성 회로는 기록시에는 판독 시간과는 다른 타이밍으로 메모리 셀 선택 신호를 생성한다. 따라서, 오데이터가 메모리 셀에 기록되는 것을 방지하는 것이 가능해진다.

이상 설명한 바와 같이 본 발명에서는 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 열방향으로 배열된 복수의 로컬 블록군 중 일부 또는 전부의 로컬 블록에 공용되어 있는 워드선과, 워드선을 제어하여 각 로컬 블록에서 소정의 메모리 셀을 하나씩 선택하는 제1 선택 회로와, 워드선이 공용되어 있는 열방향으로 배열 된 복수의 로컬 블록에서 소정의 로컬 블록을 하나 선택하는 제2 선택 회로와, 제2 선택 회로에 의해서 선택된 행방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 선택하는 제3 선택 회로를 마련하도록 했기 때문에 워드선을 선택하는 논리 회로를 간략화함으로써 워드선의 선택의 타이밍을 고속화하는 것이 가능해진다.

또한, 본 발명에서는 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 열방향으로 평행하게 배치되며, 열방향으로 배치된 복수의 로컬 블록에서 소정의 로컬 블록을 선택하기 위한 제1 선택선군과, 열방향으로 평행하게 배치되며, 각 로컬 블록을 구성하는 소정의 메모리 셀을 선택하기 위한 제2 선택선군과, 제1 선택선군 및 제2 선택선군 중 해당하는 배선을 논리 연산함으로써, 열을 구성하는 복수의 메모리 셀에서 소정의 메모리 셀을 선택하는 제1 선택 회로를 마련하도록 했기 때문에 메모리 셀을 선택하는 논리 회로를 간략화함으로써 메모리 셀을 선택하는 타이밍의 고속화가 가능해진다.

또한, 본 발명에 따르면 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위에 배치된 제어 회로에 의해 메모리 셀이 제어되어 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 제어 회로와 인접하는 메모리 셀은 동일한 웰을 공유하도록 했기 때문에 완충 영역을 배치할 필요가 없어지고, 그 만큼 칩면적의 소형화가 가능해진다.

또한, 본 발명에 따르면 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 열 방향으로 인접하여 배치되어 있는 2개의 로컬 블록이 로컬 블록쌍을 구성하고, 각 로컬 블록쌍을 구성하는 2개의 로컬 블록의 중앙에 배치되며 이들 2개의 로컬 블록 양쪽을 제어하는 제어 회로를 마련하도록 했기 때문에 2개의 제어 회로를 1개로 통합할 수 있게 되고, 그 만큼 칩면적의 소형화가 가능해진다.

또한, 본 발명에 따르면 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 각 로컬 블록은 데이터를 메모리 셀에 기록하기 위한 기록 앰프 회로를 갖고, 기록 앰프 회로는 입력 단자에 제1 기록 신호선이 접속되는 동시에 제1 출력 단자가 접지되며 제2 출력 단자가 로컬 블록을 구성하는 메모리 셀의 제1 단자에 접속되어 있는 제1 트랜지스터와, 입력 단자에 제2 기록 신호선이 접속되는 동시에 제1 출력 단자가 접지되고 제2 출력 단자가 로컬 블록을 구성하는 메모리 셀의 제2 단자에 접속되어 있는 제2 트랜지스터와, 제1 출력 단자가 제1 트랜지스터의 제2 출력 단자에 접속되며 제2 출력 단자가 전원에 접속되고 입력 단자가 제2 트랜지스터의 입력 단자에 접속되어 있는 제3 트랜지스터와, 제1 출력 단자가 제2 트랜지스터의 제2 출력 단자에 접속되고 제2 출력 단자가 전원에 접속되며 입력 단자가 제1 트랜지스터의 입력 단자에 접속되어 있는 제4 트랜지스터를 마련하도록 했기 때문에 기록 앰프 회로를 간략화함으로써 칩면적의 소형화가 가능해진다.

또한, 본 발명에 따르면 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 각 로컬 블록은 데이터를 메모리 셀에 기록할 때에 오기록의 발생을 방지하는 오기록 방지 회로를 갖고, 오기록 방지 회로는 입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 보측 공통 비트선이 접속되고 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 정측 접속선이 접속되며 제2 출력 단자에 전원이 접속되어 있는 제1 트랜지스터와, 입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 정측 공통 비트선이 접속되고 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 보측 접속선이 접속되며 제2 출력 단자에 전원이 접속되어 있는 제2 트랜지스터를 마련하도록 했기 때문에 오기록 방지 회로의 구성을 간략화할 수 있고, 칩면적의 소형화가 가능해진다.

또한, 본 발명에 따르면 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서, 메모리 셀에 데이터를 기록할 때의 타이밍을 나타내는 기록 인에이블 신호를 생성하는 기록 인에이블 신호 생성 회로와, 판독 또는 기록의 대상이 되는 메모리 셀을 선택하기 위한 메모리 셀 선택 신호를 생성하는 메모리 셀 선택 신호 생성 회로를 마련하고, 메모리 셀 선택 신호 생성 회로는 기록시에는 판독 시간과는 다른 타이밍으로 메모리 셀 선택 신호를 생성하도록 했기 때문에 잘못된 데이터가 메모리 셀에 기록되는 것을 방지하는 것이 가능해진다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 제1 실시예의 구성예를 도시하는 도면이다. 또, 본 발명의 기본적인 구성은

도 18에 도시하는 종래예와 동일하기 때문에 본 발명의 주요 부분만 도 1에 도시하고 있다.

이 도면에 도시한 바와 같이, 본 발명의 실시예는 메모리 셀(C11∼C14, C21∼C24, C31∼C34, C41∼C44), 멀티플렉서(20, 21), P채널 트랜지스터(22∼25), NAND 소자(26, 27), N채널 트랜지스터(28, 29) 및 P채널 트랜지스터(30-1∼30-p)에 의해서 구성되어 있다.

여기서, 메모리 셀(C11∼C14, C21∼C24, C31∼C34, C41∼C44)은 각각 로컬 블록(뱅크)을 구성하고 있다. 또한, 이 도면의 예에서는 1열분의 메모리 셀만이 도시되어 있지만, 실제로는 p개의 열이 존재하고 있다.

각 로컬 블록을 구성하는 메모리 셀은 상호 접속되어 있고, 도면의 예에서는 메모리 셀의 좌측 단자로부터의 출력이 P채널 트랜지스터(22∼25)의 소스 또는 드레인에 입력되어 있다.

멀티플렉서(20)는 타이밍 제어 회로(1) 또는 로우 디코더(2)에서 공급되는 어드레스 신호를 디코드하고, 대응하는 워드선(WL1∼WL4)을 선택하여 액티브로 한다.

멀티플렉서(21)는 타이밍 제어 회로(1) 또는 뱅크 디코더(4)에서 공급되는 어드레스 신호를 디코드하고, 소정의 로컬 블록을 선택하기 위해서 대응하는 로컬 블록 선택 신호(BS1∼BS4)를 액티브로 한다.

P채널 트랜지스터(22∼25)는 멀티플렉서(21)에서 공급되는 로컬 블록 선택 신호(BS1∼BS4)에 따라 ON/OFF한다.

NAND 소자(26)는 P채널 트랜지스터(22)와 P채널 트랜지스터(23)에서 출력되는 신호의 논리곱을 반전한 결과를 출력한다.

NAND 소자(27)는 P채널 트랜지스터(24)와 P채널 트랜지스터(25)에서 출력되는 신호의 논리곱을 반전한 결과를 출력한다.

N채널 트랜지스터(28)는 NAND 소자(26)의 출력에 따라 ON/OFF하고, ON 상태가 된 경우에는 공통 비트선(GBL1)을 접지한다.

N채널 트랜지스터(29)는 NAND 소자(27)의 출력에 따라 ON/OFF하고, ON 상태가 된 경우에는 공통 비트선(GBL1)을 접지한다.

P채널 트랜지스터(30-1∼30-p)는 컬럼 스위치(CS1∼CSp)에 의해서 각각 제어되고, 대응하는 컬럼 스위치가 ON 상태가 된 경우에는 이들 트랜지스터도 ON 상태가 되며, 공통 비트선(GBL1)과 데이터 버스(DB)를 접속한다.

또, 동일 회로는 p열분 배치되어 있고, 도 1에 도시하는 회로와 동일한 회로가 이 외에 p-1개 배치되어 구성된다.

다음에, 이상에 도시한 본 발명의 제1 실시예의 동작에 대해 설명한다.

이하에서는 메모리 셀(C11)에서 데이터를 판독하는 경우의 동작을 예를 들어 설명한다.

우선, 멀티플렉서(20)에 대하여 어드레스 신호가 공급되면 멀티플렉서(20)는 이 어드레스 신호를 디코드하고, 해당하는 워드선을 액티브 상태로 한다. 이 예에서는 메모리 셀(C11)이 판독의 대상이기 때문에 워드선(WL1)이 액티브 상태가 된다.

여기서, 워드선(WL1)은 전체 로컬 블록의 첫번째 메모리 셀[메모리 셀(C11, C21, C31, C41)]에 접속되어 있기 때문에 메모리 셀 C11뿐만 아니라, 메모리 셀 C21, C31, C41도 선택되게 된다. 그 결과, 이들 메모리 셀에서는 저장되어 있는 데이터가 판독되게 된다.

다음에, 멀티플렉서(21)는 공급된 어드레스 신호를 디코드함으로써 판독 대상으로 되어 있는 메모리 셀이 포함되어 있는 로컬 블록을 선택하기 위한 로컬 블록 선택 신호를 액티브 상태로 한다. 또, 이 예에서는 메모리 셀(C11)이 판독의 대상으로 되어 있기 때문에 로컬 블록 선택 신호(BS1)가 액티브 상태가 된다. 그 결과, P채널 트랜지스터(22)가 ON 상태가 되며, 메모리 셀(C11)에서 판독된 신호가 NAND 소자(26)의 상측 입력 단자에 공급된다.

메모리 셀(C11)에 저장되어 있는 데이터가 "H" 경우에는 NAND 소자(26)에는 "H"가 공급된다. 한편, NAND 소자(26)의 양 입력 단자는 저항에 의해서 "H" 레벨에 풀업되어 있다(도시 생략). 이 때문에, P채널 트랜지스터(23)가 현재 OFF 상태인 하측 입력 단자도 마찬가지로 "H" 상태가 된다. 따라서, NAND 소자(26)의 출력은 "L" 상태가 되기 때문에 N채널 트랜지스터(28)는 OFF 상태가 된다.

그런데, 공통 비트선(GBL1∼GBLp)은 저항에 의해서 "H" 레벨에 풀업되어 있기 때문에 N채널 트랜지스터(28)가 OFF 상태인 경우에는 "H" 상태가 된다.

계속해서, 컬럼 스위치(CS1∼CSp) 중 판독 대상으로 되어 있는 열에 대응하는 것이 ON 상태가 되고 P채널 트랜지스터(30-1∼30-p)의 어느 하나를 ON 상태로 한다. 이 예에서는, 메모리 셀(C11)에 대응하는 P채널 트랜지스터(30-1)가 ON 상태 가 되기 때문에 CS11에서 판독된 "H"가 출력되게 된다.

한편, 메모리 셀(C11)에 저장되어 있는 데이터가 "L"인 경우에는 NAND 소자(26)의 출력은 "L" 상태가 되기 때문에 N채널 트랜지스터(28)는 ON 상태가 되고, 그 결과, 공통 비트선(GBL1)은 접지되고 GBL1는 "L" 상태가 되며, P채널 트랜지스터(30-1)가 ON이 되면, "L"이 판독되게 된다.

이상과 같은 동작에 의해 원하는 메모리 셀에 기록되어 있는 데이터를 판독할 수 있게 된다.

그런데, 도 1에 도시하는 실시예에서는 워드선의 총수가 4개로 되어 있고, 모든 메모리 셀에 1개씩 구비되어 있는 종래의 구성(도 18 참조)과 다르다. 이러한 구성에 따르면, 멀티플렉서(20)의 구조를 간단하게 할 수 있기 때문에 멀티플렉서에 어드레스 신호가 공급되고 나서 워드선이 액티브 상태가 되기까지의 시간을 단축할 수 있다. 그 결과 반도체 기억 장치의 동작 속도의 고속화가 가능해진다.

다음에, 본 발명의 제2 실시예에 대하여 설명한다.

도 2는 본 발명의 제2 실시예의 구성예를 도시하는 도면이다. 또, 본 발명의 기본적인 구성은 도 18에 도시하는 종래예와 동일하기 때문에 본 발명의 주요 부분만을 도 2에 도시하고 있다.

이 도면에 도시한 바와 같이, 본 발명의 제2 실시예는 메모리 셀(C11∼C14, C21∼C24, C31∼C34, C41∼C44), NAND 소자와 인버터에 의해서 구성되는 AND 소자(40∼43, 46∼49, 50∼53, 56∼59), 2개의 인버터에 의해서 구성되는 버퍼(44, 45, 54, 55), P채널 트랜지스터(60∼67) 및 NAND 소자(68, 69)에 의해서 구성되어 있다.

여기서, 메모리 셀(C11∼C14, C21∼C24, C31∼C34, C41∼C44)은 1열분의 메모리 셀이며, 실제로는 p열분의 메모리 셀이 존재한다.

AND 소자(40∼43, 46∼49, 50∼53, 56∼59)는 뱅크 디코더(4)에서 출력되는 로컬 블록 선택 신호(BS1∼BS4)와 워드선 드라이버(3)에서 출력되는 워드선(WL1∼WL4)과의 논리곱을 연산하여 출력한다.

버퍼(44, 45, 54, 55)는 로컬 블록 선택 신호(BS1∼BS4)를 논리 소자 2개분만큼 지연한 신호를 출력한다.

P채널 트랜지스터(60∼67)는 버퍼(44, 45, 54, 55)에서 출력된 신호에 따라 ON/OFF되고, ON 상태가 된 경우에는 각 로컬 블록을 프리차지한다.

NAND 소자(68)는 메모리 셀(C11∼C14)로부터의 출력 신호와 메모리 셀(C21∼C24)로부터의 출력 신호의 논리곱을 반전한 결과를 출력한다.

NAND 소자(69)는 메모리 셀(C31∼C34)로부터의 출력 신호와 메모리 셀(C41∼C44)로부터의 출력 신호의 논리곱을 반전한 결과를 출력한다.

또, NAND 소자(68, 69)에서 출력된 신호는 도 1의 경우와 마찬가지로 N채널 트랜지스터를 통해 공통 비트선(GBL1)에 공급된다.

다음에, 이상에 도시하는 제2 실시예의 동작에 관해서 설명한다.

이하에서는 메모리 셀(C11)에서 데이터를 판독할 때의 동작을 예를 들어 설명한다. 우선, 판독이 시작되기 전의 단계에서 로컬 블록 선택 신호(BS1∼BS4)는 전부 "L" 상태이기 때문에 버퍼(44, 45, 54, 55)에서 출력되는 신호는 전부 "L" 상 태가 된다. 그 결과, P채널 트랜지스터(60∼67)는 전부 ON 상태가 된다.

P채널 트랜지스터(60∼67)는 한쪽 단자가 전원에 접속되어 있기 때문에 이들이 ON 상태가 되면 로컬 블록을 구성하는 분할 비트선(메모리 셀에 접속된 좌측 배선) 및 보조 분할 비트선(메모리 셀에 접속된 우측 배선)이 "H" 상태로 프리차지된 상태가 된다.

이러한 상태에 있어서, 판독 어드레스 신호가 입력되면 워드선 드라이버(3)와 뱅크 디코더(4)에 의해 워드선(WL1)과 로컬 블록 선택 신호(BS1)가 "H" 상태가 되고, 나머지는 전부 "L" 상태가 된다. 그 결과, AND 소자(40)의 출력이 "H" 상태가 되기 때문에 메모리 셀(C11)을 포함하는 행이 선택된 상태가 된다. 또한, 버퍼(44)의 출력이 "H" 상태가 되기 때문에 P채널 트랜지스터(60)가 OFF 상태가 되며, 메모리 셀(C11)이 접속된 분할 비트선 및 보조 분할 비트선의 프리차지가 해제된다.

메모리 셀(C11)이 선택되면 데이터가 분할 비트선에 출력된다. 또, 이 실시예에서는 열방향으로는 메모리 셀은 1개 밖에 선택되지 않기 때문에 그 외의 로컬 블록에서 메모리 셀은 데이터를 출력하지 않는다. 또한, NAND 소자(68, 69)의 입력 단자는 "H" 레벨에 풀업되어 있기 때문에 메모리 셀(C11)에 저장되어 있는 데이터가 "H"인 경우에는 NAND 소자(68)로부터는 "L"이, 또한 저장되어 있는 데이터가 "L"인 경우에는 "H"가 출력되게 된다.

그 후의 동작은 도 1의 경우와 동일하기 때문에 그에 대한 설명은 생략한다.

그런데, 이상의 실시예에서는 분할 비트선과 보조 분할 비트선의 프리차지 동작을 제어하는 신호와 메모리 셀을 선택하기 위한 신호를 근접한 영역에 배치되어 있는 워드선(WL1∼WL4)과 로컬 블록 선택 신호(BS1∼BS4)에서 생성할 수 있기 때문에 프리차지가 해제되고 나서 워드선을 선택하기까지의 동작에 있어서의 마진을 최소로 억제할 수 있다. 그 결과, 반도체 기억 장치의 동작의 고속화가 가능해진다.

다음에, 본 발명의 제3 실시예에 대해 설명한다.

도 3은 본 발명의 제3 실시예에 관해서 설명하는 도면이다. 또, 본 발명의 기본적인 구성은 도 18에 도시하는 종래예와 동일하기 때문에 본 발명의 주요 부분만을 도시하고 있다. 또한, 이 도면에서는 도 2의 일부를 선택적으로 표시하고 있기 때문에 공통되는 부분에는 동일한 부호를 붙인다.

이 도면의 예는 메모리 셀(C11∼C14), NAND 소자와 인버터로 구성되는 AND 소자(40∼43), 2개의 인버터로 구성되는 버퍼(44), 프리차지 회로를 구성하는 P채널 트랜지스터(60, 62) 및 기록 앰프(90)를 구성하는 N채널 트랜지스터(91∼95)에 의해서 구성되어 있다.

다음에, 이상에 도시한 본 발명의 제3 실시예의 동작에 대해 설명한다.

이하에서는 메모리 셀(C11)에 대하여 데이터를 기록할 때의 동작에 대해 설명한다. 우선, 기록 동작이 시작하기 전의 단계에서 로컬 블록 선택 신호(BS1∼BS4)는 전부 "L" 상태이기 때문에 버퍼(44)의 출력은 "L" 상태가 된다. 그 결과, P채널 트랜지스터(60, 62)는 양쪽 모두 ON 상태가 되며 분할 비트선 및 보조 분할 비트선은 전원 전압에 의해 프리차지된 상태가 된다.

다음에, 기록 어드레스가 입력되면 뱅크 디코더(4)에서 출력되는 로컬 블록 선택 신호(BS1)가 "H" 상태가 된다. 그 결과, 버퍼(44)의 출력이 "H" 상태가 되고, P채널 트랜지스터(60, 62)가 OFF 상태가 되어 프리차지가 종료된다.

이 때, 워드선 드라이버(3)의 출력인 WL1은 "H" 상태가 되기 때문에 AND 소자(40)의 출력은 "H" 상태가 된다. 따라서, 메모리 셀(C11)을 포함하는 행이 선택되게 된다.

한편, 기록 앰프(90)에서는 버퍼(44)의 출력(기록 인에이블 신호)이 "H" 상태이기 때문에 N채널 트랜지스터(95)가 ON 상태가 되고, N채널 트랜지스터(93, 94)의 소스(또는 드레인)가 접지되게 된다.

이 때 기록 신호선(W0)이 "H" 상태이고 기록 신호선(W1)이 "L" 상태라고 하면, N채널 트랜지스터(93)는 ON 상태가 되고 N채널 트랜지스터(94)는 OFF 상태가 된다. 또한, N채널 트랜지스터(91)는 OFF 상태가 되고 N채널 트랜지스터(92)는 ON 상태가 된다.

그 결과, N채널 트랜지스터(93)의 드레인은 접지 전위가 되고 N채널 트랜지스터(92)의 드레인은 전원 전위가 되기 때문에, 분할 비트선은 "L" 상태로, 또한 보조 분할 비트선은 "H" 상태가 된다.

이와 같이 하여, 분할 비트선 및 보조 분할 비트선에 송출된 신호는 메모리 셀(C11)에 기록되게 된다.

데이터의 기록이 종료되면 로컬 블록 선택 신호(BS1)는 "L" 상태가 되기 때문에 버퍼(44)의 출력은 "L"의 상태가 되고, P채널 트랜지스터(60, 62)가 ON 상태 가 되어 분할 비트선 및 보조 분할 비트선이 프리차지된 상태가 된다. 또한, 워드선(WL1)은 "L" 상태가 되기 때문에 메모리 셀(C11)은 비선택 상태가 된다.

이상의 실시예에 따르면, 기록 앰프(90)의 동작 타이밍을 로컬 블록 선택 신호(BS1∼BS4)에서 생성하도록 했기 때문에 기록 인에이블 신호를 별도로 마련한 경우와 비교해서 배선수를 감소시킬 수 있기 때문에 칩면적의 감축이 가능하다.

또한, 기록 앰프(90)의 동작 타이밍 신호와 메모리 셀을 선택하는 신호를 인접한 영역에 배치된 워드선과 로컬 블록 선택 신호(BS1∼BS4)에서 생성하도록 했기 때문에 배선을 길게 하는 것에 의한 타이밍의 어긋남의 발생을 방지할 수 있다. 또한, 그 결과 설계시에 마진을 최소로 설정할 수 있기 때문에 장치의 동작 속도의 고속화가 가능해진다.

또, 이상은 기록 앰프(90)에 관한 실시예이지만, 도 4에 도시하는 센스 앰프(100)를 배치하는 것도 가능하다.

도 4에 도시하는 회로는 도 3에 도시하는 점선으로 둘러싸인 영역에 배치되는 것이다. 여기서, 센스 앰프(100)는 메모리 셀에서 출력된 데이터를 증폭하여 출력한다. 또, 센스 앰프(100)에는 공통 비트선(GBL) 및 보조 공통 비트선(GBLX), 분할 비트선(BL) 및 보조 분할 비트선(BLX) 및 버퍼(44)의 출력선이 접속되어 있다.

다음에, 이상의 회로 동작에 대해 설명한다. 예컨대, 메모리 셀(C11)에서 데이터를 호출하는 경우에 대해서 생각하면 전술한 경우와 마찬가지로 판독 동작이 시작되기 전에, 로컬 블록 선택 신호(BS1∼BS4) 및 워드선(WL1∼WL4)은 전부 "L" 상태가 되어 있기 때문에 AND 소자(40∼43)의 출력은 전부 "L" 상태가 된다. 따라 서, 메모리 셀(C11∼C14)은 비선택 상태가 되어 있다. 또한, 버퍼(44)의 출력은 "L" 상태이기 때문에 P채널 트랜지스터(60, 62)는 ON 상태가 되고, 분할 비트선(BL) 및 보조 분할 비트선(BLX)은 프리차지된 상태가 된다.

어드레스 신호가 입력되면 뱅크 디코더(4)는 로컬 블록 선택 신호(BS1)를 "H" 상태로 하기 때문에 버퍼(44)의 출력이 "H" 상태가 되고, P채널 트랜지스터(60, 62)가 OFF 상태가 되며, 프리차지 동작이 정지된다. 또한, AND 소자(40)의 출력이 "H" 상태가 되기 때문에 메모리 셀(C11)이 선택되고, 메모리 셀(C11)에 저장되어 있는 데이터가 판독되어 분할 비트선(BL) 및 보조 분할 비트선(BLX)에 출력된다.

한편, 버퍼(44)의 출력이 "H" 상태가 되면 센스 앰프(110)가 동작을 시작하고, 분할 비트선(BL) 및 보조 분할 비트선(BLX)에 공급되어 있는 전압을 증폭하여 공통 비트선(GBL) 및 보조 공통 비트선(GBLX)에 공급한다.

그 결과, 메모리 셀(C11)에 저장되어 있는 데이터가 판독되고, 증폭된 후 공통 비트선(GBL) 및 보조 공통 비트선(GBLX)에 출력되게 된다.

이상의 실시예에 따르면, 전술한 경우와 마찬가지로 워드선이 활성화되는 타이밍과 센스 앰프(100)가 동작을 시작하는 타이밍의 오차를 적게 할 수 있다. 그 결과, 이들 타이밍의 마진을 줄임으로써 장치의 동작의 고속화가 가능해진다.

또, 이상은 센스 앰프(100)에 관한 실시예이지만, 도 5에 도시하는 로컬 블록 선택 스위치 회로를 배치하는 것도 가능하다.

도 5에 도시하는 회로는 전술한 경우와 마찬가지로 도 3에 도시하는 점선으 로 둘러싸인 영역에 배치되는 것이다. 여기서, 로컬 블록 선택 스위치 회로는 N채널 트랜지스터(110, 111)에 의해서 구성되어 있다. N채널 트랜지스터(110, 111) 각각의 게이트는 버퍼(44)의 출력에 접속되어 있다. 또한, 드레인은 분할 비트선(BL) 및 보조 분할 비트선(BLX)에 각각 접속되어 있다. 또한, 소스는 공통 비트선(GBL) 및 보조 공통 비트선(GBLX)에 각각 접속되어 있다.

다음에, 이상의 실시예의 동작에 대해 설명한다. 예컨대, 메모리 셀(C11)에 데이터를 기록하는 경우에 대해서 생각하면 전술한 경우와 마찬가지로 기록 동작이 시작되기 전에, 로컬 블록 선택 신호(BS1∼BS4) 및 워드선(WL1∼WL4)은 전부 "L" 상태가 되어 있기 때문에, AND 소자(40∼43)의 출력은 전부 "L" 상태가 되고 메모리 셀(C11∼C14)은 비선택 상태가 되어 있다. 또한, 버퍼(44)의 출력은 "L" 상태이기 때문에 P채널 트랜지스터(60, 62)는 ON 상태가 되고, 분할 비트선(BL) 및 보조 분할 비트선(BLX)은 프리차지된 상태가 된다.

어드레스 신호가 입력되면 뱅크 디코더(4)는 로컬 블록 선택 신호(BS1)를 "H" 상태로 하기 때문에 버퍼(44)의 출력이 "H" 상태가 되고, P채널 트랜지스터(60, 62)가 OFF 상태가 되며 프리차지 동작이 정지된다. 또한, AND 소자(40)의 출력이 "H" 상태가 되기 때문에 메모리 셀(C11)이 선택되고, 메모리 셀(C11)에 저장되어 있는 데이터가 판독되어 분할 비트선(BL) 및 보조 분할 비트선(BLX)에 출력된다.

한편, 버퍼(44)의 출력이 "H" 상태가 되면 N채널 트랜지스터(110, 111)가 ON 상태가 되고, 공통 비트선(GBL)과 분할 비트선(BL)이 접속되며, 또한, 보조 공통 비트선(GBLX)과 보조 분할 비트선(BLX)이 접속되어, 데이터의 기록이 가능해진다.

이상의 실시예에 따르면, 전술한 경우와 마찬가지로 워드선이 활성화되는 타이밍과 로컬 블록 선택 스위치 회로가 동작을 시작하는 타이밍의 오차를 적게 할 수 있다. 그 결과, 이들 타이밍의 마진을 줄임으로써 장치의 동작의 고속화가 가능해진다.

다음에, 본 발명의 제4 실시예에 대해 설명한다.

*도 6은 본 발명의 제4 실시예의 구성예를 도시하는 도면이다. 이 도면은 메모리 셀(C11∼C14)과 메모리 셀(C21∼C24)의 부분에 대한 구성예를 도시하고 있다. 여기서, 뱅크 제어 회로(120)는 메모리 셀(C11∼C14)을 제어한다. 또한, 뱅크 제어 회로(121)는 메모리 셀(C21∼C24)을 제어한다.

여기서, 도면의 우측에 도시한 바와 같이, 메모리 셀(C21)과 뱅크 제어 회로(120)는 N-웰을 일부 공유하고 있으며, 공유된 N-웰의 상부와 하부에는 뱅크 제어 회로(120)와 메모리 셀(C21)의 P-웰이 배치되어 있다.

이와 같이, 메모리 셀(C21)과 뱅크 제어 회로(120)의 N-웰을 공유화함으로써 통상 이들 회로 사이에 형성되는 완충 영역을 설치할 필요가 없어지기 때문에 그 완충 영역만큼 칩면적의 삭감이 가능해진다.

다음에, 본 발명의 제5 실시예에 대해 설명한다.

도 7은 본 발명의 제5 실시예에 대해 설명하는 도면이다. 이 도면은 메모리 셀(C11∼C14)과 메모리 셀(C21∼C24)에 대한 부분의 구성예를 도시하고 있다. 여기 서, 뱅크 제어 회로(130)는 상하로 인접하여 배치되어 있는 메모리 셀(C11∼C14)과 메모리 셀(C21∼C24)의 양셀을 제어한다.

따라서, 이와 같이 상하로 근접하는 로컬 블록을 하나의 뱅크 제어 회로에서 제어함으로써 종래의 구성예와 비교하여 칩면적의 소형화가 가능해진다.

또, 이 실시예에 있어서도 도 6에 도시하는 경우와 마찬가지로 뱅크 제어 회로(130)와 메모리 셀(C21 및 C14)의 웰을 일부 공유화함으로써 칩면적을 더욱 감축할 수 있다.

또, 제5 실시예의 구체적인 회로의 구성예로서는 예컨대, 도 1에 도시한다. P채널 트랜지스터(22, 23), NAND 소자(26) 및 N채널 트랜지스터(28)를 예를 들 수 있다.

다음에, 본 발명의 제6 실시예에 대해 설명한다.

도 8은 셀 어레이와 뱅크 제어 회로의 배치 형태를 도시한 도면이다. 이 도면의 예는 뱅크 제어 회로(140, 141), 셀 어레이(142), 뱅크 제어 회로(143), 셀 어레이(144) 및 뱅크 제어 회로(145, 146)에 의해서 구성되어 있고, 뱅크 제어 회로(141), 셀 어레이(142) 및 뱅크 제어 회로(143)의 상반부가 하나의 로컬 블록을 구성하며, 뱅크 제어 회로(143)의 하반부, 셀 어레이(144) 및 뱅크 제어 회로(145)가 다른 하나의 로컬 블록을 구성하고 있다.

여기서, 뱅크 제어 회로(143)는 예컨대, 도 1에 도시하는 P채널 트랜지스터(22, 23), NAND 소자(26) 및 N채널 트랜지스터(28)에 의해서 구성되어 있다. 또한, 뱅크 제어 회로(140, 141, 145, 146)는 예컨대, 도 2에 도시하는 버퍼(44) 및 P채널 트랜지스터(60, 62)에 의해서 구성되는 프리차지 회로이다.

이 도면에 도시한 바와 같이, 셀 어레이(142)와 셀 어레이(144) 사이에 끼워진 뱅크 제어 회로는 도 7의 경우와 마찬가지로 공통화할 수 있다. 이 예에서는 2개의 뱅크 제어 회로가 뱅크 제어 회로(143)로서 공통화되어 있다. 한편, 셀 어레이(142)의 상부에 배치되어 있는 뱅크 제어 회로(141)와 뱅크 제어 회로(140)는 공통화가 불가능하기 때문에 이들은 별개의 구성으로 한다. 그러나, 이들 뱅크 제어 회로를 구성하는 프리차지 회로는 N-웰을 일부 공유하고 있기 때문에 전술한 경우와 마찬가지로 완충 영역을 설치할 필요가 없으므로, 이렇게 배치함으로써 칩면적을 더욱 삭감하는 것이 가능하다.

이상에 설명한 바와 같이, 본 발명의 제6 실시예에 따르면 셀 어레이 사이에 배치된 2개의 뱅크 제어 회로에 대해서는 공유화하고, 공유화할 수 없는 뱅크 제어 회로로서 동일한 웰에 의해서 구성되는 뱅크 제어 회로에 대해서는 인접 배치함으로써 완충 영역을 생략하여, 칩면적의 소형화가 가능해진다.

다음에, 본 발명의 제7 실시예에 대해 설명한다.

도 9는 본 발명의 제7 실시예에 대해 설명하는 도면이다. 이 실시예는 기록 앰프의 구성예를 도시하는 도면이다. 이 실시예는 N채널 트랜지스터(150∼153)에 의해서 구성되어 있다. 여기서, N채널 트랜지스터(152)의 소스가 접지되고, 드레인이 분할 비트선(BL)과 N채널 트랜지스터(150)의 소스에 접속되며, 게이트가 기록 신호선(W0)에 접속되어 있다. N채널 트랜지스터(150)는 드레인이 전원에 접속되고, 소스가 분할 비트선(BL)과 N채널 트랜지스터(152)의 드레인에 접속되며, 게이트가 기록 신호선(W1)에 접속되어 있다.

N채널 트랜지스터(153)는 소스가 접지되고, 드레인이 보조 분할 비트선(BLX)와 N채널 트랜지스터(151)의 소스에 접속되며, 게이트가 기록 신호선(W1)에 접속되어 있다. N채널 트랜지스터(151)는 드레인이 전원에 접속되고, 소스가 보조 분할 비트선(BLX)과 N채널 트랜지스터(153)의 드레인에 접속되며, 게이트가 기록 신호선(W0)에 접속되어 있다.

다음에, 이상의 실시예의 동작에 대해 설명한다.

우선, W0이 "H" 상태이며, W1이 "L" 상태인 경우를 생각한다. 이 경우에는 N채널 트랜지스터(152)와 N채널 트랜지스터(151)가 ON 상태가 되고, 한편 N채널 트랜지스터(153)와 N채널 트랜지스터(150)가 OFF 상태가 된다. 그 결과, 분할 비트선(BL)은 접지되기 때문에 "L" 상태가 되고, 한편 보조 분할 비트선(BLX)은 전원에 접속되기 때문에 "H" 상태가 된다. 따라서, 분할 비트선(BL) 및 보조 분할 비트선(BLX)에는 기록 신호선(W0) 및 기록 신호선(W1)에 인가되어 있는 신호의 논리를 반전한 신호가 출력되게 된다.

그런데, 도 10은 종래의 기록 앰프의 구성예를 도시하는 도면이다. 이 예에서는 기록 앰프는 P채널 트랜지스터(160, 161), 인버터(162, 163) 및 N채널 트랜지스터(164, 165)에 의해서 구성되어 있다. 또, 이 종래예의 동작도 도 9에 도시하는 경우와 동일하다.

도 9와 도 10을 비교하여 알 수 있듯이, 본 실시예에서는 인버터(162, 163)를 생략할 수 있는 동시에, N채널 트랜지스터만으로 구성할 수 있기 때문에 다른 웰을 분리하기 위한 완충 영역을 설치할 필요가 없어지므로, 칩면적의 소형화가 가능해진다.

다음에, 본 발명의 제8 실시예에 대해 설명한다.

도 11은 본 발명의 제8 실시예를 설명하는 도면이다. 이 실시예는 오기록 방지 회로의 구성예를 도시하는 도면이며, P채널 트랜지스터(170, 171)에 의해서 구성되어 있다. 여기서, P채널 트랜지스터(170)는 소스가 전원에 접속되고 드레인이 분할 비트선(BL)에 접속되며 게이트가 보조 공통 비트선(GBLX)에 접속되어 있다.

또한, P채널 트랜지스터(171)는 소스가 전원에 접속되고 드레인이 보조 분할 비트선(BLX)에 접속되며 게이트가 공통 비트선(GBL)에 접속되어 있다.

다음에, 이상의 실시예의 동작에 관해서 설명한다. 만일, 공통 비트선(GBL)에 "H"가 인가되고 보조 공통 비트선(GBLX)에 "L"이 인가되어 있는 경우를 생각하면, P채널 트랜지스터(170)는 게이트가 "L" 상태가 되기 때문에 ON 상태가 되고, 분할 비트선(BL)은 "H" 상태가 된다. 한편, P채널 트랜지스터(171)는 게이트가 "H" 상태가 되기 때문에 OFF 상태가 되고, 보조 분할 비트선(BLX)은 "L" 상태가 된다. 따라서, 공통 비트선(GBL)과 보조 공통 비트선(GBLX)에 인가된 신호가 동일한 논리 그대로 분할 비트선(BL) 및 보조 분할 비트선(BLX)에 출력되게 된다. 또한, 그 때 "H" 레벨에 관해서는 전원 전압에 레벨 업되기 때문에 신호 레벨의 저하에 기인하는 오기록을 방지하는 것이 가능해진다.

이와 같이, P채널 트랜지스터(170, 171)에 입력되는 신호를 도 11에 도시한 바와 같이 교차시킴으로써 오기록 방지 회로를 간단하게 구성할 수 있다.

다음에, 본 발명의 제9 실시예에 대해 설명한다.

도 12는 본 발명의 제9 실시예를 설명하는 도면이다. 이 실시예는 오판독 방지 회로의 구성예를 도시하는 도면이며, P채널 트랜지스터(190, 191)에 의해서 구성되어 있다.

여기서, P채널 트랜지스터(190)는 소스가 전원에 접속되고 드레인이 공통 비트선(GBL)에 접속되며 게이트가 보조 분할 비트선(BLX)에 접속되어 있다.

또한, P채널 트랜지스터(191)는 소스가 전원에 접속되고 드레인이 보조 공통 비트선(GBLX)에 접속되며 게이트가 분할 비트선(BL)에 접속되어 있다.

다음에, 이상의 실시예의 동작에 관해서 설명한다. 만일, 분할 비트선(BL)에 "H"가 메모리 셀에서 출력되고, 보조 분할 비트선(BLX)에 "L"이 메모리 셀에서 출력되고 있는 경우를 생각하면 P채널 트랜지스터(190)는 게이트가 "L" 상태가 되기 때문에 ON 상태가 되고, 공통 비트선(GBL)은 "H" 상태가 된다. 한편, P채널 트랜지스터(191)는 게이트가 "H" 상태가 되기 때문에 OFF 상태가 되고, 보조 공통 비트선(GBLX)은 "L" 상태가 된다. 따라서, 분할 비트선(BL)과 보조 분할 비트선(BLX)에 인가된 신호가 동일한 논리 그대로 공통 비트선(GBL) 및 보조 공통 비트선(GBLX)에 출력되게 된다. 또한, 그 때 "H" 레벨에 관해서는 전원 전압에 레벨 업되기 때문에 신호 레벨의 저하에 기인하는 오기록을 방지하는 것이 가능해진다.

이와 같이, P채널 트랜지스터(190, 191)에 입력되는 신호를 도 12에 도시한 바와 같이 교차시킴으로써 오판독 방지 회로를 간단하게 구성할 수 있다.

다음에, 본 발명의 제10 실시예에 대해 설명한다.

도 13은 본 발명의 제10 실시예에 대하여 설명하는 도면이다. 또, 이 도면에서는 메모리 셀(C11∼C14)에 관계하는 부분만을 선택하여 표시하고 있다.

이 도면에 도시한 바와 같이, 본 발명의 제10 실시예는 메모리 셀(C11∼C14), 뱅크 제어 회로(BC1), 기록 앰프(202), 선택 회로(200), 지연 회로(201), 로우 디코더(2) 및 워드선 드라이버(3)에 의해서 구성되어 있다.

여기서, 메모리 셀(C11∼C14)은 데이터를 기억하는 동시에, 기억되어 있는 데이터를 필요에 따라 출력한다.

뱅크 제어 회로(BC1)는 도 18에 도시하는 뱅크 디코더(4)에서 출력되는 제어 신호에 따라 로컬 블록을 제어한다.

기록 앰프(202)는 메모리 셀(C11∼C14)에 데이터를 기록할 때에 기록 신호의 전압을 증폭한다.

선택 회로(200)는 반전된 기록 인에이블 신호(WEX)가 액티브일 경우에는 어드레스 신호를 지연 회로(201)에 공급하고, 인액티브일 경우에는 로우 디코더(2)에 공급한다.

로우 디코더(2)는 지연 회로(201) 또는 선택 회로(200)에서 공급된 어드레스 신호를 디코드하고, 그 결과에 따라 워드선 드라이버(3)를 제어한다.

워드선 드라이버(3)는 로우 디코더(2)의 제어에 따라 워드선을 선택한다.

다음에, 이상의 실시예의 동작에 대해 설명한다. 이하에서는 도 14 및 도 15를 참조하여 종래예 및 본 실시예의 동작의 개요에 대해 각각 설명한 후 도 13에 도시하는 실시예의 구체적인 동작에 대해 설명한다.

도 14는 종래 회로의 기록시에서의 동작을 설명하는 도면이다. 또, 이 도면의 예에서는 메모리 셀에 현재 기록되어 있는 데이터가 분할 비트선(BL) 측이 "L"이며, 보조 분할 비트선(BLX) 측이 "H"일 때에, 그와는 반대의 데이터를 기록하는 경우를 예를 들어 설명한다.

도 14의 (A)에 도시한 바와 같이, 시각 t1 이전은 BL/BLX는 프리차지 동작에 의해 모두 "H" 상태로 되어 있다. 그리고, 시각 t1에 있어서, 워드선이 "H" 상태로 되면 메모리 셀에서 데이터가 출력되고, 메모리 셀의 분할 비트선(BL) 측은 "L" 상태이기 때문에 전압이 서서히 강하하기 시작한다. 한편, 보조 분할 비트선(BLX) 측은 "H" 상태이기 때문에 전압은 일정한 상태를 유지한다.

그리고, 시각 t3에 있어서, 반전된 기록 인에이블(WEX) 신호가 액티브 상태로 되면 도 14의 (B)에 도시한 바와 같이 반전된 기록 인에이블 전압이 서서히 저하하기 시작한다.

여기서, 메모리 셀에 기록하고자 하는 데이터는 현재 저장되어 있는 데이터와 반대 논리의 데이터이기 때문에 분할 비트선(BL) 측은 "L"에서 "H"로, 또한 보조 분할 비트선(BLX) 측은 "H"에서 "L"로 재기록하게 된다.

따라서, 분할 비트선(BL)은 반전된 기록 인에이블(WEX) 신호가 액티브 상태가 되는 시각 t3에서 "H" 상태로 서서히 변화해 나간다. 한편, 보조 분할 비트선(BLX)은 시각 t3에서 "L" 상태로 변화해 나간다.

여기서, 분할 비트선(BL) 또는 보조 분할 비트선(BLX)이 "H"가 "L"로 변화되는 경우와, "L"이 "H"로 변화되는 경우에서는 전자의 변화쪽이 빠르기 때문에 분할 비트선의 전압은 "H"가 "L"로 변화되는 경우보다 완만한 기울기로 "L"이 "H"로 변화하게 된다. 그 결과, 반전된 기록 인에이블(WEX) 신호가 인액티브 상태로 되는 시각 t6의 시점에서는 분할 비트선(BL)은 완전하게는 "H" 상태로는 도달하지 않는다. 또한, 시각 t3∼t4는 "H"와 "L" 레벨이 역전하고 있으며, 이들은 디바이스의 "L" 레벨이 내려가고 있기 때문에 오동작하는 경우는 거의 없다.

또한, 설계시에 이러한 경우를 상정하여 마진을 설정해야 하기 때문에 마진을 많이 설치할 필요가 생기고, 그 결과 기록 동작을 고속화할 수 없었다. 그래서, 도 13 및 도 15에 도시하는 실시예에서는 기록 동작시에 워드선을 액티브로 하는 타이밍을 늦춤으로써 이러한 문제를 해결하고 있다. 이하에 그 동작의 개요에 대해 설명한다.

또, 이들 도면의 예에서는 전술한 경우와 마찬가지로 메모리 셀에 현재 기록되고 있는 데이터는 분할 비트선(BL) 측이 "L"이며, 보조 분할 비트선(BLX) 측이 "H"일 경우에 그것과는 반대의 데이터를 기록하는 경우를 예를 들어 설명한다.

도 15의 (A)에 도시한 바와 같이 시각 t3에 있어서, 워드선이 "H" 상태로 되면 그와 동시에 반전된 기록 인에이블(WEX) 신호가 액티브 상태로 된다[도 15의 (B) 참조].

그렇게 하면, 메모리 셀의 보조 분할 비트선(BLX) 측은 현재 데이터 "H"가 저장되어 있고, 기록하고자 하는 데이터는 "L"이기 때문에 도 15의 (C)에 도시한 바와 같이 보조 분할 비트선(BLX)의 전압이 강하한다. 한편, 메모리 셀의 분할 비트선(BL) 측은 현재 데이터 "L"이 저장되어 있고, 기록하고자 하는 데이터는 "H" 상태이기 때문에 도 15의 (C)에 도시한 바와 같이 분할 비트선(BL)의 전압은 메모리 셀을 차지(charge)하기 위해서 일단 전압이 강하한 후, 상승하고 "H" 레벨에 시각 t5에 있어서 도달한다[도 15의 (C) 참조].

이와 같이 본 실시예에서는 기록 동작시에 있어서 워드선의 신호를 액티브로 하는 타이밍을 늦추도록 했기 때문에 디바이스의 오동작의 유발을 방지할 수 있다.

다음에, 도 13에 도시하는 실시예의 동작에 대해 설명한다. 이하에서는 메모리 셀(C11)에 데이터를 기록하는 경우를 예를 들어 설명한다.

데이터를 기록할 때에는 반전된 기록 인에이블 신호가 "L" 상태로 된다. 그리고, 선택 회로(200)에 대하여 어드레스 신호가 입력되면 선택 회로(200)는 입력된 어드레스 신호를 지연 회로(201)에 공급한다.

지연 회로(201)는 선택 회로(200)에서 공급된 어드레스 신호를 소정 시간[도 15에 도시하는 (t3-t1)에 대응하는 시간]만큼 지연하여 로우 디코더(2)에 공급한다.

로우 디코더(2)는 지연 회로(201)에서 공급된 어드레스 신호를 디코드하고, 그 결과에 따라 워드선 드라이버(3)를 제어한다.

그 결과, 메모리 셀(C11)에 접속되어 있는 워드선이 지연 회로(201)에 의해서 지연된 분만큼 지연되어 액티브되고, 메모리 셀(C11)이 선택되게 된다.

이 때, 뱅크 제어 회로(BC1)는 뱅크 디코더(4)에 의해서 선택되어 있기 때문에(반전된 기록 인에이블 신호에 따라 ON 상태로 되어 있기 때문에) 기록 앰프(202)에서 공급된 데이터는 메모리 셀(C11)에 공급되고, 거기에 기록하게 된다.

이상에 도시한 바와 같이 본 발명의 제10 실시예에 따르면, 기록 동작시에, 워드선을 액티브로 하는 타이밍을 지연 회로(201)에 의해서 소정 시간만큼 지연하도록 했기 때문에 디바이스가 오동작하는 것을 방지하는 것이 가능해진다.

또한, 반전된 기록 인에이블 신호를 액티브로 하는 시간을 단축할 수 있기 때문에 반도체 기억 장치의 기록 동작의 고속화가 가능해진다.

다음에, 본 발명의 제11 실시예에 대해 설명한다.

도 16은 본 발명의 제11 실시예의 구성예를 도시하는 도면이며, 기록 앰프를 구성하고 있다. 이 도면에 도시하는 실시예는 N채널 트랜지스터(220∼223)에 의해서 구성되어 있다.

N채널 트랜지스터(220)는 드레인이 전원에 접속되어 있고 소스가 분할 비트선(BL) 및 N채널 트랜지스터(222)의 드레인에 접속되어 있으며 게이트가 기록 신호선(W1)에 접속되어 있다.

N채널 트랜지스터(221)는 드레인이 전원에 접속되어 있고 소스가 보조 분할 비트선(BLX) 및 N채널 트랜지스터(223)의 드레인에 접속되어 있으며 게이트가 기록 신호선(W0)에 접속되어 있다.

N채널 트랜지스터(222)는 소스가 접지되어 있고 드레인이 분할 비트선(BL)에 접속되어 있으며 게이트가 기록 신호선(W0)에 접속되어 있다.

N채널 트랜지스터(223)는 소스가 접지되어 있고 드레인이 보조 분할 비트선(BLX)에 접속되어 있으며 게이트가 기록 신호선(W1)에 접속되어 있다.

또, 도 3에 도시하는 기록 앰프에 비교하면 본 실시예에서는 N채널 트랜지스 터(95)에 대응하는 트랜지스터가 생략되어 있다.

다음에, 이상의 실시예의 동작에 대해 설명한다.

도 17은 도 16에 도시하는 실시예의 동작을 설명하는 도면이다. 우선, 데이터를 기록하는 경우에는 기록 신호선(W0, W1)은 도 17에 도시한 바와 같이 기록하고자 하는 데이터에 따라 "H" 또는 "L" 상태로 된다. 그 결과, 예컨대 기록 신호선(W0)이 "H" 상태이며, 기록 신호선(W1)이 "L" 상태일 경우에는 N채널 트랜지스터(222)가 ON 상태가 되고 N채널 트랜지스터(220)가 OFF 상태가 되기 때문에, 분할 비트선(BL)은 "L" 상태로 된다. 한편, N채널 트랜지스터(223)는 OFF 상태가 되고 N채널 트랜지스터(221)가 ON 상태가 되기 때문에, 보조 분할 비트선(BLX)은 "H" 상태로 된다.

또한, 판독시에 도 17에 도시한 바와 같이, 기록 신호선(W0, W1) 양쪽이 "L" 상태로 되고, N채널 트랜지스터(220∼223) 모두가 OFF 상태로 된다. 그 결과, 기록 앰프는 고임피던스 상태가 되기 때문에 분할 비트선(BL) 및 보조 분할 비트선(BLX)에서 분리된 상태가 된다.

이상의 실시예에 따르면, 판독시에는 기록 신호선(WO, W1) 양쪽을 모두 "L" 상태로 하고, 기록 앰프를 회로에서 분리하도록 했기 때문에 도 3에 도시하는 경우에 비교하여, N채널 트랜지스터(95)와 기록 인에이블 신호선을 생략하는 것이 가능해지기 때문에 회로를 간략화함으로써 칩면적의 소형화가 가능해진다.

또, 이상에 도시하는 제1 실시예 내지 제11 실시예의 회로는 일례로서, 본 발명이 이러한 경우에만 한정되는 것이 아님은 물론이다.

(부기 1) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

열방향으로 배열된 복수의 로컬 블록군 중 일부 또는 전부의 로컬 블록에 공용되어 있는 워드선과,

상기 워드선을 제어하여 각 로컬 블록에서 소정의 메모리 셀을 하나씩 선택하는 제1 선택 회로와,

상기 워드선이 공용되어 있는 열방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 하나 선택하는 제2 선택 회로와,

상기 제2 선택 회로에 의해서 선택된 행방향으로 배열된 복수의 로컬 블록에서 소정의 로컬 블록을 선택하는 제3 선택 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.

(부기 2) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

열방향으로 평행하게 배치되고, 열방향으로 배치된 복수의 로컬 블록에서 소정의 로컬 블록을 선택하기 위한 제1 선택선군과,

열방향으로 평행하게 배치되고, 각 로컬 블록을 구성하는 소정의 메모리 셀을 선택하기 위한 제2 선택선군과,

상기 제1 선택선군 및 제2 선택선군 중 해당하는 배선을 논리 연산함으로써, 열을 구성하는 복수의 메모리 셀에서 소정의 메모리 셀을 선택하는 제1 선택 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.

(부기 3) 상기 제1 선택선군에 인가되는 신호에 기초하여 각 로컬 블록에 포함되는 소정의 회로를 제어하는 제어 회로를 더 갖는 것을 특징으로 하는 부기 2 기재의 반도체 기억 장치.

(부기 4) 상기 소정 회로는 각 로컬 블록을 구성하는 메모리 셀을 상호 접속하는 비트선을 프리차지하는 프리차지 회로인 것을 특징으로 하는 부기 3 기재의 반도체 기억 장치.

(부기 5) 상기 소정 회로는 기록 앰프, 센스 앰프, 오기록 방지 회로 또는 오판독 방지 회로인 것을 특징으로 하는 부기 3 기재의 반도체 기억 장치.

(부기 6) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위에 배치된 제어 회로에 의해 메모리 셀이 제어되어 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

상기 제어 회로와 인접하는 메모리 셀은 동일한 웰을 공유하고 있는 것을 특징으로 하는 반도체 기억 장치.

(부기 7) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

열방향으로 인접하여 배치되어 있는 2개의 로컬 블록이 로컬 블록쌍을 구성하고,

각 로컬 블록쌍을 구성하는 2개의 로컬 블록의 중앙에 배치되며, 이들 2개의 로컬 블록 양쪽을 제어하는 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.

(부기 8) 상기 로컬 블록과 상기 제어 회로가 인접하는 부분은 동일한 웰에 의해서 구성되어 있는 것을 특징으로 하는 부기 7 기재의 반도체 기억 장치.

(부기 9) 상기 로컬 블록쌍을 구성하는 각 로컬 블록의 상기 제어 회로와 대향하는 부분에는 다른 제어 회로가 마련되어 있고, 인접하는 다른 제어 회로끼리는 동일한 웰에 의해서 구성되어 있는 것을 특징으로 하는 부기 7 기재의 반도체 기억 장치.

(부기 10) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

각 로컬 블록은 데이터를 메모리 셀에 기록하기 위한 기록 앰프 회로를 갖고,

상기 기록 앰프 회로는,

입력 단자에 제1 기록 신호선이 접속되는 동시에, 제1 출력 단자가 접지되고, 제2 출력 단자가 상기 로컬 블록을 구성하는 메모리 셀의 제1 단자에 접속되어 있는 제1 트랜지스터와,

입력 단자에 제2 기록 신호선이 접속되는 동시에, 제1 출력 단자가 접지되고, 제2 출력 단자가 상기 로컬 블록을 구성하는 메모리 셀의 제2 단자에 접속되어 있는 제2 트랜지스터와,

제1 출력 단자가 상기 제1 트랜지스터의 제2 출력 단자에 접속되고, 제2 출력 단자가 전원에 접속되며, 입력 단자가 상기 제2 트랜지스터의 상기 입력 단자에 접속되어 있는 제3 트랜지스터와,

제1 출력 단자가 상기 제2 트랜지스터의 제2 출력 단자에 접속되고, 제2 출력 단자가 전원에 접속되며, 입력 단자가 상기 제1 트랜지스터의 상기 입력 단자에 접속되어 있는 제4 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억 장치.

(부기 11) 상기 제1 내지 제4 트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 부기 10 기재의 반도체 기억 장치.

(부기 12) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

각 로컬 블록은 데이터를 메모리 셀에 기록할 때에 오기록의 발생을 방지하는 오기록 방지 회로를 갖고,

상기 오기록 방지 회로는,

입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 보측 공통 비트선이 접속되고, 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 정측 접속선이 접속되며, 제2 출력 단자에 전원이 접속되어 있는 제1 트랜지스터와,

입력 단자에 각 열을 구성하는 로컬 블록에 대하여 데이터를 기록 및 판독하기 위한 정측 공통 비트선이 접속되고, 제1 출력 단자에 로컬 블록을 구성하는 메모리 셀의 보측 접속선이 접속되며, 제2 출력 단자에 전원이 접속되어 있는 제2 트랜지스터를 갖는 것을 특징으로 하는 반도체 기억 장치.

(부기 13) 열방향의 메모리 셀이 복수의 로컬 블록으로 분할되고, 로컬 블록 단위로 데이터가 기록 및 판독되는 반도체 기억 장치에 있어서,

메모리 셀에 데이터를 기록할 때의 타이밍을 나타내는 기록 인에이블 신호를 생성하는 기록 인에이블 신호 생성 회로와,

판독 또는 기록의 대상이 되는 메모리 셀을 선택하기 위한 메모리 셀 선택 신호를 생성하는 메모리 셀 선택 신호 생성 회로를 갖고,

상기 메모리 셀 선택 신호 생성 회로는 기록시에는 판독 시간과는 다른 타이밍으로 메모리 셀 선택 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.

도 1은 본 발명의 제1 실시예의 구성예를 도시하는 도면.

도 2는 본 발명의 제2 실시예의 구성예를 도시하는 도면.

도 3은 본 발명의 제3 실시예의 구성예를 도시하는 도면.

도 4는 도 3에 도시하는 점선으로 둘러싸인 영역에 배치되는 센스 앰프의 구성예를 도시하는 도면.

도 5는 도 3에 도시하는 점선으로 둘러싸인 영역에 배치되는 로컬 블록 선택 스위치 회로의 구성예를 도시하는 도면.

도 6은 본 발명의 제4 실시예의 구성예를 도시하는 도면.

도 7은 본 발명의 제5 실시예의 구성예를 도시하는 도면.

도 8은 본 발명의 제6 실시예의 구성예를 도시하는 도면.

도 9는 본 발명의 제7 실시예의 구성예를 도시하는 도면.

도 10은 종래의 기록 앰프의 구성예를 도시하는 도면.

도 11은 본 발명의 제8 실시예의 구성예를 도시하는 도면.

도 12는 본 발명의 제9 실시예의 구성예를 도시하는 도면.

도 13은 본 발명의 제10 실시예의 구성예를 도시하는 도면.

도 14는 종래의 회로의 기록 동작시에서의 동작을 설명하는 도면.

도 15는 도 13에 도시하는 실시예의 동작을 설명하기 위한 타이밍 차트.

도 16은 본 발명의 제11 실시예의 구성예를 도시하는 도면.

도 17은 도 16에 도시하는 실시예의 동작을 설명하기 위한 도면.

도 18은 종래의 반도체 기억 장치의 구성예를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

C11∼C14, C21∼C24, C31∼C34, C41∼C44 : 메모리 셀

20, 21 : 멀티플렉서

22∼25 : P채널 트랜지스터

26, 27 : NAND 소자

28, 29 : N채널 트랜지스터

30-1∼30-p : P채널 트랜지스터

40∼43, 46∼49, 50∼53, 56∼59 : AND 소자

44, 45, 54, 55 : 버퍼

60∼67 : P채널 트랜지스터

68, 69 : NAND 소자

90 : 기록 앰프

91∼95 : N채널 트랜지스터

100 : 센스 앰프

110, 11l : N채널 트랜지스터

120, 121 : 뱅크 제어 회로

130 : 뱅크 제어 회로

140, 141, 143, 145, 146 : 뱅크 제어 회로

142, 144 : 셀 어레이

150∼153 : N채널 트랜지스터

160, 161 : P채널 트랜지스터

162, 163 : 인버터

164, 165 : N채널 트랜지스터

170, 171, 190, 191 : P채널 트랜지스터

200 : 선택 회로

201 : 지연 회로

202 : 기록 앰프

Claims (3)

1. 복수의 메모리 셀로 이루어지는 메모리 셀 어레이를 갖는 반도체 기억장치에 있어서,

   상기 메모리 셀 어레이를 열방향으로 분할하여 형성되고, 데이터의 판독 및 기록의 단위가 되는, 열방향으로 배열된 복수의 로컬 블록과,

   복수의 상기 로컬 블록 단위로 배치되며, 데이터의 판독 및 기록을 위해 복수의 상기 메모리 셀을 제어하고, 각각이 인접하는 메모리 셀과 웨이퍼를 공유하는 제어 회로

   를 포함하는 반도체 기억장치.
2. 복수의 메모리 셀로 이루어지는 메모리 셀 어레이를 갖는 반도체 기억장치에 있어서,

   상기 메모리 셀 어레이를 열방향으로 분할하여 형성되고, 데이터의 판독 및 기록의 단위가 되는, 열방향으로 배열된 복수의 로컬 블록을 포함하며,

   열방향에 인접하여 배치된 2개의 상기 로컬 블록이 쌍을 구성하고,

   쌍으로서 제어되는 인접하는 2개의 상기 로컬 블록 중앙에 제어 회로가 배치되며,

   상기 로컬 블록과 상기 제어 블록이 인접하는 부분은 동일한 웰에 의해 구성되는 것인, 반도체 기억장치.
3. 복수의 메모리 셀로 이루어지는 메모리 셀 어레이를 갖는 반도체 기억장치에 있어서,

   상기 메모리 셀 어레이를 열방향으로 분할하여 형성되고, 데이터의 판독 및 기록의 단위가 되는, 열방향으로 배열된 복수의 로컬 블록을 포함하며,

   열방향에 인접하여 배치된 2개의 상기 로컬 블록이 쌍을 구성하고,

   인접하는 2개의 상기 로컬 블록 중앙에 제어 회로가 배치되어 상기 쌍을 제어하며,

   각 쌍 블록의 상기 제어 회로와 인접한 부분과 대향하는 부분에 다른 제어 회로가 설치되고,

   인접하는 다른 제어 회로끼리는 동일한 웰에 의해 구성되는 것인, 반도체 기억장치.

Images