JP2004310904A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】高速データ転送レートを実現する不揮発性半導体記憶装置を提供する。
【解決手段】参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。データアクセス時において、コラムアドレスＣＡのデコード結果である参照列選択信号ＳＥＬｒｅｆに応じて１本の参照ビット線ＢＬｒが選択状態に駆動されると、選択参照ビット線ＢＬｒの電位が参照データバス線ＢＤｒｅｆへと伝達される。参照データバス線ＢＤｒｅｆとデータバス線ＢＤとの電位差がセンスアンプ５０にて差動増幅され、外部端子ＤＱから読出データが出力される。上記のアクセス期間において、非選択状態の参照ビット線ＢＬｒは、Ｈレベルのリセット信号ＲＳＴに応じて接地電位にプリチャージされる。次のデータアクセス時に非選択参照ビット線ＢＬｒが選択されると、ビット線のプリチャージ時間を待つことなく連続的にデータ読出ができる。
【選択図】 図１
【解決手段】参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。データアクセス時において、コラムアドレスＣＡのデコード結果である参照列選択信号ＳＥＬｒｅｆに応じて１本の参照ビット線ＢＬｒが選択状態に駆動されると、選択参照ビット線ＢＬｒの電位が参照データバス線ＢＤｒｅｆへと伝達される。参照データバス線ＢＤｒｅｆとデータバス線ＢＤとの電位差がセンスアンプ５０にて差動増幅され、外部端子ＤＱから読出データが出力される。上記のアクセス期間において、非選択状態の参照ビット線ＢＬｒは、Ｈレベルのリセット信号ＲＳＴに応じて接地電位にプリチャージされる。次のデータアクセス時に非選択参照ビット線ＢＬｒが選択されると、ビット線のプリチャージ時間を待つことなく連続的にデータ読出ができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、電気的にデータ書込およびデータ消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的にデータ書込およびデータ消去が可能な不揮発性メモリにおいては、マイクロプロセッサ等の高性能化に伴なって、大容量化と高速化とを両立して実現することが強く求められている。
【０００３】
そこで、従来から、データ転送レートの高速化を図った不揮発性メモリが多数提案されている（例えば、特許文献１および非特許文献１参照）。
【０００４】
例えば、特許文献１に記載されている不揮発性メモリは、ビット線および参照メモリセルが接続される参照ビット線をプリチャージする期間および選択ビット線と参照ビット線との電位差をセンシングする期間でのフィードバック信号を変えることにより、ビット線プリチャージ時のビット線への電荷供給量を任意のレベルに設定し、ビット線のオーバープリチャージなどの電荷供給ロスを最小限に抑え、データ読出の高速化を図っている。
【０００５】
【特許文献１】
特開２０００−１００１８６号公報（第４−５頁、第１図）
【０００６】
【非特許文献１】
”Ａ １−ＭＢｉｔ ＣＭＯＳ ＥＰＲＯＭ ｗｉｔｈ Ｅｎｈａｎｃｅｄ Ｖｅｒｉｆｉｃａｔｉｏｎ”， Ｒｏｂｅｒｔｏ Ｇａｓｔａｌｄｉ ｅｔ ａｌ．， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ， ｖｏｌ ２３， Ｎｏ．５， １９８８．
【０００７】
【発明が解決しようとする課題】
ここで、従来から提案されている不揮発性メモリにおいては、複数のビット線に対して、参照メモリセルが接続される参照ビット線は１本で構成されるのが一般的である。
【０００８】
したがって、データ読出時のセンス動作の後には、参照ビット線を所定の電位にプリチャージする期間が必要となり、プリチャージ期間後に、次のデータ読出を行なうこととなる。
【０００９】
しかしながら、バーストモードによるデータ読出のように、読出サイクルごとにデータを連続的に出力するときには、本構成の不揮発性メモリでは、センシング期間の前に十分なプリチャージ期間が必要とすることから、データ転送レートがプリチャージ期間によって制限されてしまうという問題が生じてしまう。
【００１０】
このことは、高集積化が求められる不揮発性メモリにおいては、ビット線に接続されるメモリセル数の増加に伴なってプリチャージ期間も長くなることから、データ転送レートの高速化を阻害する大きな要因となる。
【００１１】
それゆえ、この発明の目的は、高速データ転送レートを実現する不揮発性半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、各々が行列状に配列された複数のメモリセルを有する複数のメモリブロックと、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、ビット線の電位を伝達するデータバス線と、複数のビット線のうち列選択結果に応じて選択される１本とデータバス線とを電気的に結合する列選択回路と、行列状に配列された複数の参照メモリセルを有する参照メモリブロックと、参照メモリセルの行にそれぞれ対応して設けられる複数の参照ワード線と、参照メモリセルの列にそれぞれ対応して設けられる複数の参照ビット線と、参照ビット線の電位を伝達する参照データバス線と、複数の参照ビット線のうち列選択結果に応じて選択される１本と参照データバス線とを電気的に結合する参照列選択回路と、データバス線および参照データバス線に対応して配置され、データバス線と参照データバス線との電位差を差動増幅するセンスアンプとを備える。列選択回路は、複数のビット線のうちの１本が選択状態に駆動されるデータ読出期間において、非選択状態の残りの前記ビット線を所定電位にプリチャージし、参照列選択回路は、複数の参照ビット線のうちの１本が選択状態に駆動するデータ読出期間において、非選択状態の残りの参照ビット線を所定電位にプリチャージする。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置において、データ読出に関連する部分の構成を説明するための図である。
【００１５】
なお、以降の実施の形態では、不揮発性半導体記憶装置の代表例として、フラッシュメモリを挙げて説明するが、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）についても適用可能である。
【００１６】
図１を参照して、フラッシュメモリは、行列状に配置された複数のメモリセルＭＣを有するメモリアレイを備える（図示省略）。
【００１７】
メモリアレイは、複数のメモリブロック１０に分割される。図１においては、１つのメモリブロック１０のみを代表的に示す。
【００１８】
メモリブロック１０の各々は、ｎ行（ｎは自然数）×４列のメモリセルＭＣで構成される。メモリブロック１０においては、各メモリセル行および各メモリセル列にそれぞれ対応して、ワード線ＷＬ０−ＷＬｎおよびビット線ＢＬ０−ＢＬ３がそれぞれ配置される。
【００１９】
なお、以下においては、ワード線およびビット線を総括して表現する場合には、符号ＷＬおよびＢＬをそれぞれ用いて表記することとする。
【００２０】
メモリブロック１０の行方向に隣接して、参照メモリセルＭＣｒを有する参照メモリブロック２０が配される。参照メモリブロック２０は、複数の参照メモリセルＭＣｒｅｆで構成されており、各参照メモリセルＭＣｒ行および各参照メモリセル列に対応して、参照ワード線ＷＬｒｅｆおよび参照ビット線ＢＬｒ０−ＢＬｒ１がそれぞれ配置される。
【００２１】
なお、以下においては、参照ワード線および参照ビット線を総括して表現する場合には、符号ＷＬｒｅｆおよびＢＬｒをそれぞれ用いて表記することとする。
【００２２】
また、本実施の形態では、データ読出時の参照電圧を供給するための参照ビット線ＢＬｒを２本備える構成としたが、２本に限定されるものではなく、複数本の参照ビット線ＢＬｒを備えた構成とすることができる。
【００２３】
フラッシュメモリは、さらに、アドレス信号によって示されるコラムアドレスＣＡに応じて、メモリブロック１０における列選択を実行するコラムデコーダ７０と、アドレス信号によって示されるロウアドレスＲＡに応じて、メモリブロック１０における行選択を実行するロウデコーダ（図示せず）と、フラッシュメモリの動作タイミングを制御するタイミング制御回路８０とを備える。
【００２４】
フラッシュメモリは、さらに、メモリブロック１０から選択ビット線ＢＬの電位を伝達するデータバス線ＢＤと、データ読出時の参照電圧となる参照ブロック２０からの選択参照ビット線ＢＬｒの電位を伝達する参照データバス線ＢＤｒｅｆと、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅するセンスアンプ５０と、センスアンプ５０の出力データを外部端子ＤＱに出力するための出力バッファ６０とを備える。
【００２５】
メモリブロック１０とデータバス線ＢＤとの間には、コラムアドレスＣＡのデコード結果である列選択信号ＳＥＬ０−ＳＥＬ３に応じて、４本のビット線ＢＬ０−ＢＬ４のうちの１本を選択状態に活性化し、選択ビット線ＢＬの電位をデータバス線ＢＤへと伝達するためのマルチプレクサ３０が配される。
【００２６】
同様に、参照メモリブロック２０と参照データバス線ＢＤｒｅｆとの間には、コラムアドレスＣＡの下位アドレスのデコード結果である参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ１に応じて、２本の参照ビット線ＢＬｒのうち１本を選択状態に活性化し、選択参照ビット線ＢＬｒの電位を参照データバス線ＢＤｒｅｆへと伝達するためのマルチプレクサ４０が配される。
【００２７】
マルチプレクサ３０は、ビット線ＢＬ０−ＢＬ３とデータバス線ＢＤとの間にそれぞれ結合されるＮチャネルトランジスタＱＳ０−ＱＳ３と、ビット線ＢＬ０−ＢＬ３と接地電位との間にそれぞれ結合されるＮチャネルトランジスタＱＲ０−ＱＲ３とを含む。
【００２８】
なお、以下において、ＮチャネルトランジスタＱＳ０−ＱＳ３，ＱＲ０−ＱＲ３を総括して表現する場合には、符号ＱＳ，ＱＲをそれぞれ用いて表記することとする。
【００２９】
各ＮチャネルトランジスタＱＳ０−ＱＳ３は、ゲートに列選択信号ＳＥＬ０−ＳＥＬ３が入力される。列選択信号ＳＥＬ０−ＳＥＬ３は、コラムアドレスＣＡのデコード結果に応答して、いずれか１つが選択されてＨ（論理ハイ）レベルに活性化される信号である。したがって、列選択信号ＳＥＬ０−ＳＥＬ３のうちいずれか１つが活性化されると、対応するＮチャネルトランジスタＱＳがオンし、対応するビット線ＢＬとデータバス線ＢＤとを電気的に結合する。これによって、選択ビット線ＢＬの電位がデータバス線ＢＤへと伝達される。
【００３０】
各ＮチャネルトランジスタＱＲ０−ＱＲ３は、ゲートにリセット信号ＲＳＴ０−ＲＳＴ３が入力される。リセット信号ＲＳＴ０−ＲＳＴ３は、フラッシュメモリのスタンバイ期間において活性状態（Ｈレベル）を示し、アクセス期間において、コラムアドレスＣＡに応じて対応するビット線ＢＬが選択状態に活性化されると、Ｌ（論理ロー）レベルに非活性化される信号である。リセット信号ＲＳＴの活性／非活性については、タイミング制御回路８０において制御される。
【００３１】
したがって、フラッシュメモリがスタンバイ期間にあって、リセット信号ＲＳＴ０−ＲＳＴ３がいずれもＨレベルのときには、ＮチャネルトランジスタＱＲはオンし、対応するビット線ＢＬを接地電位に駆動する。この結果、ビット線ＢＬは、接地電位にプリチャージされる。
【００３２】
なお、本実施の形態では、ビット線ＢＬのプリチャージ電位を接地電位としたが、接地電位に限定されず、所定の電位に設定可能である。
【００３３】
一方、フラッシュメモリがアクセス期間にあって、コラムアドレスＣＡに応じて１本のビット線ＢＬが選択状態に活性化されたときには、対応するリセット信号ＲＳＴが非活性化されたことに応答して、対応するＮチャネルトランジスタＱＲがオフ状態となり、選択ビット線ＢＬへのプリチャージが停止される。
【００３４】
したがって、選択ビット線ＢＬの電位は、プリチャージ電圧である接地電位から対応するメモリセルＭＣの記憶データレベルへと駆動される。
【００３５】
以上をまとめると、ビット線ＢＬは、スタンバイ期間においては、いずれも接地電位にプリチャージされている状態にあり、かつデータバス線ＢＤとは電気的に分離されている。さらに、アクセス期間となり、コラムアドレスＣＡに応じて１本のビット線ＢＬが選択状態に活性化されると、選択ビット線ＢＬとデータバス線ＢＤとは電気的に結合される。これにより、対応するメモリセルＭＣのビット線ＢＬへの読出電位がデータバス線ＢＤへと伝達される。なお、非選択ビット線ＢＬについては、いずれもプリチャージ状態であり、接地電位に保持されている。
【００３６】
マルチプレクサ４０は、参照ビット線ＢＬｒ０−ＢＬｒ１と参照データバス線ＢＤｒｅｆとの間にそれぞれ結合されるＮチャネルトランジスタＱＳｒ０−ＱＳｒ１と、参照ビット線ＢＬｒ０−ＢＬｒ１と接地電位との間にそれぞれ結合されるＮチャネルトランジスタＱＲｒ０−ＱＲｒ１とを含む。
【００３７】
なお、以下において、ＮチャネルトランジスタＱＳｒ０−ＱＳｒ１，ＱＲｒ０−ＱＲｒ１を総括して表現する場合には、符号ＱＳｒ，ＱＲｒをそれぞれ用いて表記することとする。
【００３８】
各ＮチャネルトランジスタＱＳｒ０−ＱＳｒ１は、ゲートに参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ１が入力される。参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ１は、コラムアドレスＣＡの最下位アドレスＣＡ＜０＞のデコード結果に応答して、いずれか１つが選択されてＨ（論理ハイ）レベルに活性化される信号である。すなわち、最下位アドレスＣＡ＜０＞が０の場合には、内部では、デコーダ９０において「偶数」を示すデコード結果として、Ｈレベルに活性化された参照列選択信号ＳＥＬｒｅｆ０が出力される。一方、最下位アドレスＣＡ＜０＞が１の場合には、デコーダ９０において「奇数」を示すデコード結果として、Ｈレベルに活性化された参照列選択信号ＳＥＬｒｅｆ１が出力される。
【００３９】
したがって、参照列選択信号ＳＥＬｒｅｆ０が活性化されると、対応するＮチャネルトランジスタＱＳｒ０がオンし、対応する参照ビット線ＢＬｒ０と参照データバス線ＢＤｒｅｆとを電気的に結合する。これによって、選択参照ビット線ＢＬｒ０の電位が参照データバス線ＢＤｒｅｆへと伝達される。
【００４０】
一方、参照列選択信号ＳＥＬｒｅｆ１が活性化されると、対応するＮチャネルトランジスタＱＳｒ１がオンし、対応する参照ビット線ＢＬｒ１と参照データバス線ＢＤｒｅｆとを電気的に結合する。これによって、選択参照ビット線ＢＬｒ１の電位が参照データバス線ＢＤｒｅｆへと伝達される。
【００４１】
各ＮチャネルトランジスタＱＲｒ０−ＱＲｒ１は、ゲートに参照リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ１が入力される。参照リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ１は、フラッシュメモリのスタンバイ期間において活性状態（Ｈレベル）を示し、アクセス期間において、コラムアドレスＣＡの最下位アドレスＣＡ＜０＞に応じて、対応する参照ビット線ＢＬｒが選択状態に活性化されると、Ｌレベルに非活性化される信号である。参照リセット信号ＲＳＴｒｅｆの活性／非活性のタイミングは、リセット信号ＲＳＴに同期するように、タイミング制御回路８０において制御される。
【００４２】
したがって、フラッシュメモリがスタンバイ期間にあって、リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ１がいずれもＨレベルのときには、ＮチャネルトランジスタＱＲｒはオンし、対応する参照ビット線ＢＬｒと接地電位とを結合する。この結果、参照ビット線ＢＬｒは、接地電位にプリチャージされる。
【００４３】
一方、フラッシュメモリがアクセス期間にあって、コラムアドレスＣＡの最下位アドレスに応じて、１本の参照ビット線ＢＬｒが選択状態に活性化されたときには、対応するリセット信号ＲＳＴｒｅｆが非活性化される。このため、対応するＮチャネルトランジスタＱＲがオフ状態となり、参照ビット線ＢＬｒへのプリチャージが停止される。
【００４４】
このとき、非選択状態にある他方の参照ビット線ＢＬｒは、活性状態にある参照リセット信号ＲＳＴｒｅｆに応じてＮチャネルトランジスタＱｒがオンし、接地電位にプリチャージされる。
【００４５】
以上をまとめると、参照ビット線ＢＬｒ０−ＢＬｒ１は、スタンバイ期間においては、いずれも接地電位にプリチャージされている状態にあり、かつ参照データバス線ＢＤｒｅｆとは電気的に分離されている。さらに、アクセス期間となり、コラムアドレスＣＡの最下位アドレスに応じて１本の参照ビット線ＢＬｒが選択状態に活性化されると、選択参照ビット線ＢＬｒと参照データバス線ＢＤｒｅｆとは電気的に結合される。これにより、対応する参照メモリセルＭＣｒに接続される参照ビット線ＢＬｒの電位は、参照データバス線ＢＤｒｅｆへと伝達される。参照データバスＢＤｒｅｆに伝達された電位は、センスアンプ５０に入力されると、センス動作における参照電位となる。
【００４６】
ここで、非選択状態にある他方の参照ビット線ＢＬｒについては、アクセス期間においても、プリチャージ状態のままであって接地電位に保持される。したがって、次のアクセス期間において、この非選択参照ビット線ＢＬｒを選択状態に活性化すれば、プリチャージ時間を待つことなく連続的にデータ読出を実行することができる。このことは、複数のメモリセルから連続してデータを読出す場合において、参照ビット線ＢＬｒのプリチャージ時間をアクセス期間内に隠すことができることから、実質的にデータ転送レートの高速化が実現される。
【００４７】
図２は、コラムデコーダ７０、タイミング制御回路８０およびデコーダ９０からそれぞれ出力される列選択信号ＳＥＬ，リセット信号ＲＳＴ，参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆのタイミングチャートである。
【００４８】
列選択信号ＳＥＬは、コラムアドレスＣＡのデコード結果として、コラムデコーダ７０から内部クロック信号に同期して出力される。図２に示すように、例えば、コラムアドレスＣＡに応じて、ビット線ＢＬ０→ＢＬ１→ＢＬ２→ＢＬ３の順に選択されるときには、列選択信号ＳＥＬは、ＳＥＬ０→ＳＥＬ１→ＳＥＬ２→ＳＥＬ３の順にＨレベルに活性化される。
【００４９】
一方で、タイミング制御回路８０から出力されるリセット信号ＲＳＴは、対応するビット線ＢＬが非選択時にはＨレベルに活性化され、選択時にはＬレベルに非活性化される信号である。したがって、列選択信号ＳＥＬ０−ＳＥＬ３が順に活性化される場合は、リセット信号ＲＳＴは、対応する列選択信号ＳＥＬの活性化のタイミングに同期して、ＲＳＴ０→ＲＳＴ１→ＲＳＴ２→ＲＳＴ３の順にＬレベルに非活性化される。
【００５０】
以上のことから、ビット線ＢＬがＢＬ０→ＢＬ１→ＢＬ２→ＢＬ３の順に選択されるときには、対応する列選択信号ＳＥＬが順次活性化されて、選択ビット線の電位をデータバス線ＢＤへと伝達する。同時に、対応するリセット信号ＲＳＴが順次非活性化されて、対応するビット線ＢＬへのプリチャージを停止する。
【００５１】
さらに、選択ビット線ＢＬのアクセス期間が終了すると、対応する列選択信号ＳＥＬが非活性化されるとともに、対応するリセット信号ＲＳＴが活性化されて、対応するビット線ＢＬのプリチャージ期間に移行する。
【００５２】
メモリブロック１０の列選択が行なわれるのに同期して、参照メモリブロック２０においては、図２に示す参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆに基づいて列選択が行なわれる。
【００５３】
参照列選択信号ＳＥＬｒｅｆは、コラムアドレスＣＡの最下位アドレスＣＡ＜０＞がデコードされて生成される信号であり、先述のように、最下位アドレスＣＡ＜０＞が０のとき、すなわち、偶数アドレスがアクセス対象に指定されたときには、ＳＥＬｒｅｆ０が選択されてＨレベルに活性化される。一方、最下位アドレスＣＡ＜０＞が１のとき、すなわち、奇数アドレスがアクセス対象に指定されたときには、ＳＥＬｒｅｆ１が選択されてＨレベルに活性化される。
【００５４】
したがって、図２のように、メモリブロック１０が偶数アドレス、奇数アドレスの順にアクセスされるときには、参照列選択信号ＳＥＬｒｅｆは、ＳＥＬｒｅｆ０→ＳＥＬｒｅｆ１→ＳＥＬｒｅｆ０→ＳＥＬｒｅｆ１・・・の順に活性化されることとなる。
【００５５】
このため、対応する参照ビット線ＢＬｒ０，ＢＬｒ１は交互に選択されて活性化され、参照データバス線ＢＤｒｅｆに参照セルＭＣｒｅｆの記憶データに対応する電位を伝達することとなる。
【００５６】
したがって、偶数アドレスがアクセス対象に指定されたときには、選択メモリセルＭＣが接続されるビット線ＢＬの電位がデータバス線ＢＤに伝達されるとともに、選択参照メモリセルＭＣｒが接続される参照ビット線ＢＬｒ０の電位が参照データバス線ＢＤｒｅｆに伝達される。センスアンプ５０は、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅し、読出データを外部端子ＤＱを介して出力する。
【００５７】
一方、偶数アドレスに応じて参照ビット線ＢＬｒ０が選択されて活性化するのに並行して、非選択状態の参照ビット線ＢＬｒ１は、Ｈレベルの参照リセット信号ＲＳＴｒｅｆに応答して、接地電位にプリチャージされる。
【００５８】
このため、偶数アドレスのアクセスに連続して奇数アドレスがアクセス対象に指定された場合であっても、参照ビット線ＢＬｒ１は既にプリチャージを終えていることから、直ちにデータ読出動作を実行することができる。
【００５９】
同様に、奇数アドレスに応じて参照ビット線ＢＬｒ１が選択されて活性化している間には、非選択状態にある参照ビット線ＢＬｒ０が接地電位にプリチャージされる。したがって、奇数アドレスのアクセスに連続して偶数アドレスがアクセス対象に指定された場合であっても、参照ビット線ＢＬｒ０は、プリチャージ時間を要することなく直ちにアクセス期間に入ることができる。
【００６０】
このことは、実質的にプリチャージ時間がアクセス期間に隠されたことに等しく、サイクル期間を最大１／２に短縮することができる。
【００６１】
以上のように、この発明の実施の形態１に従えば、センスアンプに参照電圧を供給するための参照ビット線を複数本備え、コラムアドレスに応じて順次選択してデータ読出を実行する一方で、選択された参照ビット線のアクセス期間において、非選択参照ビット線をプリチャージする構成とすることにより、アクセス期間の前後にプリチャージ時間を要することなく、連続したデータ読出を高速に行なうことができる。
【００６２】
［実施の形態１の変更例１］
図３は、この発明の実施の形態１の変更例１に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００６３】
図３を参照して、本変更例に従うフラッシュメモリの基本的な構成は、図１の実施の形態１のフラッシュメモリと共通するが、参照メモリブロック２０において、参照メモリセルＭＣｒの各メモリセル行に対応して設けられる参照ワード線ＷＬｒｅｆとして、メモリブロック１０の各メモリセル行に対応して配されたワード線ＷＬを共有する構成とした点で相違する。なお、図１のフラッシュメモリと共通する部分についての詳細な説明は省略する。
【００６４】
したがって、参照メモリセルＭＣｒは、ワード線ＷＬの活性化に応答して、メモリセルＭＣと同時にコントロールゲートの所定電圧が印加されて、参照ビット線ＢＬｒに記憶データに対応する電位を駆動することとなる。
【００６５】
本変更例に従うフラッシュメモリは、ワード線ＷＬをメモリセルＭＣと参照メモリセルＭＣｒとで共有する構成とすることにより、正規のメモリセルＭＣのパターンの規則性を踏襲して、参照メモリブロック２０をメモリブロック１０内に形成することができることから、製造工程を簡略化できる点で有効である。
【００６６】
なお、本構成においても、列選択動作は先の実施の形態１と同様であり、アクセス期間において、コラムアドレスＣＡに応じて参照ビット線ＢＬｒのうちの１本が選択されるのに並行して、非選択の参照ビット線ＢＬｒのプリチャージが行なわれることから、連続したデータ読出においても、データ転送レートの高速化が実現されることとなる。
【００６７】
［実施の形態１の変更例２］
図４は、この発明の実施の形態１の変更例２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００６８】
図４を参照して、本変更例に従うフラッシュメモリの基本的な構成は、図１に示す実施の形態１のフラッシュメモリと共通するが、参照メモリブロック２０を複数のメモリブロックで共有する構成とした点で相違する。
【００６９】
本変更例では、参照メモリブロック２０は、行方向に上下に隣接して配設されたメモリブロック１０，１１で共有する場合を例として説明する。なお、図１と共通する部分については、重複した説明は省略する。
【００７０】
本変更例のフラッシュメモリは、行列状に配される複数のメモリセルＭＣを有するメモリブロック１０，１１を有する。各メモリセル行に対応するワード線ＷＬは、図４に示すように、メモリブロック１０，１１および参照メモリブロック２０上を延在して配設される。例えば、ワード線ＷＬ０には、メモリブロック１０，１１内の複数のメモリセルＭＣと参照メモリセルＭＣｒとが接続される。
【００７１】
ワード線ＷＬにおいて、メモリブロック１０と参照メモリブロック２０との間およびメモリブロック１１と参照メモリブロック２０との間には、それぞれ、接続トランジスタとしてのＮチャネルトランジスタＱＡ，ＱＢが結合される。
【００７２】
ＮチャネルトランジスタＱＡ，ＱＢは、ゲートに入力されるメモリブロック選択信号ＭＳＥＬＡ，ＭＳＥＬＢの活性／非活性に応答して、メモリブロック１０，１１と参照メモリブロック２０とを結合／分離する。
【００７３】
メモリブロック選択信号ＭＳＥＬＡ，ＭＳＥＬＢは、アクセス対象となるメモリセルＭＣを指定するアドレス信号に基づいて、参照メモリブロック２０と選択メモリブロックとを電気的に結合させるための信号である。したがって、例えば、メモリブロック１０内のメモリセルＭＣがアクセス対象に指定されたときには、メモリブロック選択信号ＭＳＥＬＡが選択されて活性状態となる。
【００７４】
Ｈレベルとなったメモリブロック選択信号ＳＥＬＡに応答して、ＮチャネルトランジスタＱＡがオンすると、メモリブロック１０と参照メモリブロック２０とがワード線ＷＬ０によって結合される。これによって、選択ワード線ＷＬ０の印加電圧に応じて選択ビット線ＢＬおよび選択参照ビット線ＢＬｒに駆動された電位は、それぞれマルチプレクサ３０，４０を介してデータバス線ＢＤ，参照データバス線ＢＤｒｅｆへと伝達されて、センスアンプ５０にてその電位差が差動増幅される。センスアンプ５０からは、読出データが出力される。
【００７５】
同様に、メモリブロック１１内のメモリセルＭＣがアクセス対象に指定されたときには、メモリブロック選択信号ＭＳＥＬＢが選択されて活性状態となる。これによって、ＮチャネルトランジスタＱＢがオンすると、メモリブロック１１と参照メモリブロック２０とがワード線ＷＬ０によって結合される。その結果、選択ワード線ＷＬ０の印加電圧に応じて選択ビット線ＢＬおよび選択参照ビット線ＢＬｒに駆動された電位は、それぞれマルチプレクサ３１，４０を介してデータバス線ＢＤ，参照データバス線ＢＤｒｅｆへと伝達される。さらに、センスアンプ５０においてその電位差が差動増幅され、読出データが出力される。
【００７６】
本変更例では、参照メモリブロック２０を２個のメモリブロック１０，１１で共有する構成としたが、メモリブロックごとに参照メモリセルを配する構成と比較して、回路規模の増加を抑えることができる。したがって、高集積化されたフラッシュメモリにおいても、参照ビット線を複数本備えることに伴なう回路規模の増大を抑制できるとともに、高速データ転送レートを実現することができる。
【００７７】
なお、参照メモリブロックを共有するメモリブロックの数は、本変更例に示す２個のメモリブロックに限定されず、２個以上のメモリブロックにおいても適用可能である。このときは、ワード線ＷＬ上に共有するメモリブロックに対応する数の接続トランジスタを結合し、アドレス信号に応じて１のメモリブロック選択信号を活性化する構成とすればよい。
【００７８】
［実施の形態２］
図５は、この発明の実施の形態２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００７９】
図５を参照して、フラッシュメモリは、図１に示す実施の形態１のフラッシュメモリと同様の回路構成からなる。本実施の形態では、このフラッシュメモリにおいて、読出サイクルごとにデータを連続的に出力するバーストモードにてデータ読出を実行する場合について説明する。
【００８０】
このバースト読出にあたって、フラッシュメモリに内包される参照メモリセルブロック２０には、偶数アドレスおよび奇数アドレスに対応する２本の参照ビット線ＢＬｒが配される。以下において、奇数アドレスに対応する参照ビット線をＢＬｒＯ、偶数アドレスに対応する参照ビット線をＢＬｒＥとそれぞれ称する。
【００８１】
さらに、参照メモリブロック２０と参照データバス線ＢＤｒｅｆとの間に結合されるマルチプレクサ４０は、参照ビット線ＢＬｒＯ，ＢＬｒＥと参照データバス線ＢＤｒｅｆとの間に結合されるＮチャネルトランジスタＱＳｒＯ，ＱＳｒＥを含む。ＮチャネルトランジスタＱＳｒＯ，ＱＳｒＥのゲートには、デコーダ９０から、コラムアドレスＣＡのデコード結果である参照列選択信号ＳＥＬｒｅｆＯ−ＳＥＬｒｅｆＥがそれぞれ入力される。
【００８２】
マルチプレクサ４０は、さらに、各参照ビット線ＢＬｒと接地電位との間に結合されるＮチャネルトランジスタＱＲｒＯ，ＱＲｒＥを含む。ＮチャネルトランジスタＱＲｒＯ，ＱＲｒＥのゲートには、タイミング制御回路８０からの参照リセット信号ＲＳＴｒｅｆＯ−ＲＳＴｒｅｆＥが入力される。
【００８３】
なお、参照メモリブロック２０およびマルチプレクサ４０の構成以外の他の部位（メモリブロック１０，マルチプレクサ３０など）の構成については、実施の形態１で示したものと同一であるため、詳細な説明は繰り返さない。
【００８４】
以上の構成において、最初に、読出命令とともに外部からアドレス信号が入力されると、コラムデコーダ７０は、バースト長に応じて規定される上位ビットのコラムアドレスＣＡに応じて、バーストモードの読出が実行される一群のビット線ＢＬを各メモリブロック１０の中から選択する。なお、バースト長とは、連続的に出力されるデータの長さを示す。
【００８５】
本実施の形態では、バースト長を４とし、メモリブロック１０の偶数ビット線２本ＢＬ０，ＢＬ２および奇数ビット線２本ＢＬ１，ＢＬ３が選択されるものとする。
【００８６】
このバースト長４に応じて選択されたビット線ＢＬに対して、下位の２ビットのコラムアドレスＣＡ＜１：０＞に従って最初にデータが読出される先頭のアドレス（以下、スタートアドレスとも称する）が指定される。以降は、クロック信号に同期して、昇順的に次のアドレスが指定される。すなわち、スタートアドレスが偶数アドレスであれば、昇順的にその次の奇数アドレスも指定される。
【００８７】
本実施の形態のように、バースト長が４の場合は、コラムアドレスＣＡの上位ビットに応じてアドレス０＃−３＃に対応するビット線ＢＬ０−ＢＬ３が選択される。
【００８８】
スタートアドレスが０＃のときには、アドレス０＃のビット線ＢＬ０が選択され、昇順的にアドレス１＃，２＃，３＃に対応するビット線ＢＬ１，ＢＬ２，ＢＬ３の読出データが順番に出力バッファ６０から出力される。
【００８９】
このようなバースト読出においては、コラムアドレスＣＡに基づいてスタートアドレスが指定されれば、後は昇順的に次のアドレスが指定されることから、偶数アドレスと奇数アドレスとに対応するビット線ＢＬが順番に選択され、データ読出が行なわれる。
【００９０】
このことは、参照ビット線ＢＬｒにおいても、偶数アドレスに対応する参照ビット線ＢＬｒＥと奇数アドレスに対応する参照ビット線ＢＬｒＯとが順番に選択されることを意味する。
【００９１】
したがって、スタートアドレスが０＃に指定されれば、対応するビット線ＢＬ０および参照ビット線ＢＬｒＥが選択状態に駆動されるのに並行して、ビット線ＢＬ１および参照ビット線ＢＬｒＯは同電位（本実施の形態では接地電位に相当）にプリチャージすることができる。このため、スタートアドレス０＃のセンス終了後において、直ちにアドレス１＃のセンス動作を開始することができ、データ転送レートが向上される。
【００９２】
なお、本実施の形態では、バースト長を４とし、コラムアドレスＣＡの下位２ビットで指定されるスタートアドレスを起点として、ビット線ＢＬ０−ＢＬ３が昇順的に選択される構成としたが、バースト長およびスタートアドレスを変更した場合においても、同様の効果を得ることができる。
【００９３】
例えば、バースト長が８の場合には、下位ビットのコラムアドレスＣＡ＜２：０＞に応じてスタートアドレスが指定されると、昇順的に指定される偶数番目のアドレスおよび奇数番目のアドレスに応じて、奇数側の参照ビット線ＢＬｒＯ、偶数側の参照ビット線ＢＬｒＥを交互にプリチャージする構成とすればよい。
【００９４】
以上のように、この発明の実施の形態２に従えば、連続的にデータを読出すバーストモードにおいて、スタートアドレスを起点として、偶数アドレスに対応する参照ビット線と奇数アドレスに対応する参照ビット線とが交互にアクセスとなる期間において、非選択状態の参照ビット線を相補的にプリチャージすることによって、読出サイクルタイムを最大１／２に短縮でき、高速データ転送レートを実現することができる。
【００９５】
［実施の形態３］
以上の実施の形態１，２のフラッシュメモリにおいては、高集積化に伴なって１本のビット線ＢＬに接続されるメモリセルＭＣの数が増えた場合、ビット線ＢＬのプリチャージ時間のサイクルタイムに占める割合が大きくなることから、データ転送レートの高速化が制限されてしまうという問題が起こり得る。
【００９６】
そこで、本実施の形態では、高い集積度においても、ビット線ＢＬのプリチャージ時間に影響されず、高速にデータ読出を行なうことができるフラッシュメモリを提案する。
【００９７】
図６は、この発明の実施の形態３に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００９８】
図６を参照して、フラッシュメモリは、行列上に配置された複数のメモリセルＭＣを有するメモリブロック１０と、複数の参照メモリセルＭＣｒを有する参照メモリブロック２１と、メモリブロック１０内の選択メモリセルＭＣに接続されるビット線ＢＬの電位を伝達するデータバス線ＢＤと、参照メモリブロック２１内の選択参照メモリセルＭＣｒに接続される参照ビット線ＢＬｒの電位を伝達する参照データバス線ＢＤｒｅｆと、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差の差動増幅を行なうセンスアンプ５０と、センスアンプ５０の出力する読出データを外部端子ＤＱに出力するための出力バッファ６０とを備える。
【００９９】
フラッシュメモリは、さらに、コラムアドレスＣＡのデコード結果としての列選択信号ＳＥＬをコラムデコーダ７０から受けて、対応するビット線ＢＬとデータバス線ＢＤとを電気的に結合するためのマルチプレクサ３０を有する。
【０１００】
また、コラムアドレスＣＡの下位アドレスのデコード結果としての参照列選択信号ＳＥＬｒｅｆをデコーダ９０から受けて、対応する参照ビット線ＢＬｒと参照データバス線ＢＤｒｅｆとを電気的に結合するための参照マルチプレクサ４１を備える。
【０１０１】
以上の構成は、先述の実施の形態１のフラッシュメモリと同様である。したがって、各部位の構成および動作についての詳細な説明は省略する。
【０１０２】
ここで、本実施の形態のフラッシュメモリは、高い集積度に対応して、参照メモリブロック２１と参照マルチプレクサ４１において、参照メモリセルＭＣｒに対応する参照ビット線ＢＬｒの本数を２本から４本に増加し、これに伴なって、参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆの信号数をそれぞれ４つに増やす構成を採用する。この点において、２本の参照ビット線ＢＬｒを備え、２分の１の選択確率で活性化する実施の形態１の参照メモリブロック２０およびマルチプレクサ４０とは相違する。
【０１０３】
具体的には、参照メモリブロック２１は、各参照メモリセル列に対応して４本の参照ビット線ＢＬｒ０−ＢＬｒ３を有し、各参照ビット線ＢＬｒには、複数の参照メモリセルＭＣｒが接続される。
【０１０４】
したがって、メモリセルＭＣがアクセス対象に指定されるのに同期して、参照メモリセルＭＣｒが同時にアクセス対象に指定されると、４本の参照ビット線ＢＬｒ０−ＢＬｒ３の中から、対応する１本の参照ビット線ＢＬｒが選択状態に駆動されることとなる。
【０１０５】
参照マルチプレクサ４１は、参照ビット線ＢＬｒ０−ＢＬ３と参照データバス線ＢＤｒｅｆとの間にそれぞれ結合されるＮチャネルトランジスタＱＳｒ０−ＱＳｒ３と、参照ビット線ＢＬｒ０−ＢＬｒ３と接地電位との間にそれぞれ接続されるＮチャネルトランジスタＱＲｒ０−ＱＲｒ３とを含む。
【０１０６】
ＮチャネルトランジスタＱＳｒ０−ＱＳｒ３は、デコーダ９０からの参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ３の活性／非活性に応答してオン／オフし、対応する参照ビット線ＢＬｒと参照データバス線ＢＤｒｅｆとを結合する。
【０１０７】
ＮチャネルトランジスタＱＲｒ０−ＱＲｒ３は、タイミング制御回路８０からの参照リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ３の活性／非活性に応答してオン／オフし、対応する参照ビット線ＢＬｒとプリチャージ電位である接地電位とを結合する。
【０１０８】
以上の構成からなる本実施の形態のフラッシュメモリにおいて実行されるデータ読出動作について説明する。
【０１０９】
データアクセス時において、選択されたメモリセル行に対応するワード線ＷＬｉ（ｉは０以上ｎ以下の整数）と参照ワード線ＷＬｒｅｆｉとが同時に選択状態に駆動されるものとする。選択ワード線ＷＬｉと選択参照ワード線ＷＬｒｅｆｉとを介して、メモリセルＭＣおよび参照メモリセルＭＣｒのトランジスタのコントロールゲートには、所定の電圧が印加される。
【０１１０】
このとき、フローティングゲートに対するエレクトロンの注入の有無に応じて、メモリセルＭＣのトランジスタには電流が流れなかったり流れたりする。この電流によって生じる選択ビット線ＢＬ（例えば、ＢＬ０とする）の電位は、マルチプレクサ３０を介してデータバス線ＢＤに伝達される。
【０１１１】
同様に、参照メモリセルＭＣｒのトランジスタを流れる電流によって選択参照ビット線ＢＬｒ０に生じた電位は、参照マルチプレクサ４１を介して参照データバス線ＢＤｒｅｆに伝達される。
【０１１２】
このデータバス線ＢＤと参照データバス線ＢＤｒｅｆの電位差をセンスアンプ５０で検知することによって、メモリセルＭＣの記憶データが読出される。
【０１１３】
以上のデータ読出動作に並行して、非選択のビット線ＢＬ１−ＢＬ３および非選択の参照ビット線ＢＬｒ１−ＢＬｒ３は、それぞれ、マルチプレクサ３０および参照マルチプレクサ４１に入力されるＨレベルのリセット信号ＲＳＴ１−ＲＳＴ３および参照リセット信号ＲＳＴｒｅｆ１−ＲＳＴｒｅｆ３に応答して、同電位（本実施の形態では接地電位）にプリチャージされる。
【０１１４】
したがって、連続的に次のコラムアドレスＣＡによってビット線ＢＬ１が選択される場合であっても、選択される参照ビット線ＢＬｒ１は、既にプリチャージを終えていることから、直ちにセンス動作を実行することができる。
【０１１５】
続いて、さらに次のコラムアドレスＣＡによってビット線ＢＬ２が選択されても、対応する参照ビット線ＢＬｒ２は、プリチャージを終えていることから、直ちにセンス動作を実行することができる。
【０１１６】
このように、本実施の形態のフラッシュメモリは、４本の参照用ビット線ＢＬｒ０−ＢＬｒ３を備え、連続する４回のアクセス期間のうちの１回のアクセス期間において選択状態に駆動され、残りの３回のアクセス期間においては、プリチャージ動作を行なう。したがって、高集積化に伴って多数のメモリセルがビット線に接続される構成となっても、十分なプリチャージ時間を確保できることから、連続したデータ読出を高速に実行することができる。
【０１１７】
なお、本実施の形態に従うフラッシュメモリのプリチャージ時間は、参照ビット線が単数である従来のフラッシュメモリのプリチャージ時間に比べて、実質的に最大４分の１に短縮されることから、サイクルタイムの大幅な短縮を図ることができる。
【０１１８】
以上のように、この発明の実施の形態に従えば、参照ビット線を複数本備え、１本の参照ビット線が選択されるアクセス期間において、残りの参照ビット線をプリチャージする構成とすることにより、集積度の向上がもたらすプリチャージ時間の増加を抑えることができ、さらなるデータ転送レートの高速化を図ることができる。
【０１１９】
［実施の形態４］
以上の実施の形態１〜３に係るフラッシュメモリは、センスアンプに接続されるデータバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅してデータを読出すという相補型のセンス方式を採用していた。なお、以下において、相補型のセンス方式で用いるセンスアンプをデュアルセンスアンプとも称する。
【０１２０】
しかしながら、本方式では、差動増幅するためにセンス速度が速いというメリットがあるものの、デュアルセンスアンプごとに参照データバス線ＢＤｒｅｆが配されることから、データ転送の高速化によって同時に動作するセンスアンプの数が増えた場合には、センスアンプの数に相当するだけの参照データバス線ＢＤｒｅｆが必要となり、エリアペナルティが大きくなってしまう。
【０１２１】
一方で、センス方式には、上記の相補型のセンス方式以外に、シングルエンドのセンス方式がある。シングルエンドのセンス方式とは、データバス線に駆動された電位を所定電位と比較してデータを識別する方式である。本方式は、相補型のセンス方式に比べてセンス速度が遅いという欠点があるものの、参照データバス線ＢＤｒｅｆを必要としないことから、回路規模が小さくできるという点で有効である。なお、以下において、シングルエンドのセンス方式で用いるセンスアンプをシングルセンスアンプとも称する。
【０１２２】
そこで、以下の実施の形態では、上記の２つのセンス方式を用いた、高速データ転送対応のフラッシュメモリの構成について説明する。なお、前提として、本実施の形態のフラッシュメモリが有する外部端子ＤＱの総数は、１６ピンであるとする。
【０１２３】
図７は、この発明の実施の形態４に従うフラッシュメモリにおけるデータ読出に関連する部分の構成の一例を模式的に示す図である。
【０１２４】
図７を参照して、フラッシュメモリは、図示しない各メモリブロックからの読出電位を伝達するデータバス線ＢＤ０〜ＢＤ６３（計６４本）と、参照データバス線ＢＤｒｅｆ０〜ＢＤｒｅｆ１５（計１６本）と、データバス線ＢＤおよび参照データバス線ＢＤｒｅｆが結合されるセンスアンプ帯５３とを含む。
【０１２５】
センスアンプ帯５３は、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅する１６個のデュアルセンスアンプ５１と、データバス線ＢＤの電位をシングルエンド出力する４８個のシングルセンスアンプ５２とからなる。
【０１２６】
デュアルセンスアンプ５１は、図７中に斜線領域で示すように、センスアンプ帯５３中に４分割されて、各領域において４個ずつ配置される。デュアルセンスアンプ５１が配される各領域には、４本のデータバス線ＢＤ０−３，ＢＤ４−７，ＢＤ８−１１，ＢＤ１２−１５がそれぞれ結合される。なお、以下において、デュアルセンスアンプ５１に結合されるデータバス線ＢＤを総称して、デュアルセンス用のデータバス線とも称する。
【０１２７】
同時に、デュアルセンスアンプ５１の各領域には、対応する４本の参照データバス線ＢＤｒｅｆ０−３，ＢＤｒｅｆ４−７，ＢＤｒｅｆ８−１１，ＢＤｒｅｆ１２−１５がそれぞれ結合される。なお、以下において、シングルセンスアンプ５２に結合されるデータバス線ＢＤを総称して、シングルセンス用のデータバス線とも称する。
【０１２８】
このように、デュアルセンスアンプ５１の領域は、デュアルセンス用のデータバス線ＢＤ０−１５と参照データバス線ＢＤｒｅｆ０−１５とがそれぞれ結合される１６個のデュアルセンスアンプで構成される。
【０１２９】
一方、シングルセンスアンプ５２は、センスアンプ帯５３中に４分割されて配置され、それぞれ１２本のデータバス線ＢＤ１６−２７，ＢＤ２８−３９，ＢＤ４０−５１，ＢＤ５２−６３が結合される。したがって、図７のシングルセンスアンプ５２の各領域は、１２個のシングルセンスアンプで構成される。
【０１３０】
ここで、以上の構成からなるセンスアンプ帯５３を内包するフラッシュメモリにおいて、６４ビットのデータを読出す場合を考える。
【０１３１】
このときは、外部端子ＤＱの総数が１６ピンであることから、６４ビットのデータの読出は、１６ビットのデータを４回連続して転送する方式で行なわれる。したがって、高速にデータ読出を行なうためには、必ずしも６４ビットを同時にセンスする必要はなく、先頭の１６ビットのみを高速に読出してやればよい。
【０１３２】
そこで、先頭の１６ビットのデータ読出については、先述の相補型のセンス方式の高速性を鑑みて、デュアルセンスアンプを用いて行なえばよいことが判断される。
【０１３３】
図７では、デュアルセンス用のデータバス線ＢＤ０−３，ＢＤ４−７，ＢＤ８−１１，ＢＤ１２−１５に駆動された読出電位がデュアルセンスアンプ５１にてセンスされることとなる。センス動作にあたっては、参照データバス線ＢＤｒｅｆ０−３，ＢＤｒｅｆ４−７，ＢＤｒｅｆ８−１１，ＢＤｒｅｆ１２−１５との間の電位差が差動増幅される。
【０１３４】
一方、後続する４８ビットのデータ読出については、先頭の１６ビットよりも高速性が要求されないことから、シングルエンドのセンス方式にて行なえばよい。
【０１３５】
図７では、シングルセンス用のデータバス線ＢＤ１６−２７，ＢＤ２８−３９，ＢＤ４０−５１，ＢＤ５２−６３に駆動された読出電位がシングルセンスアンプ５２にてセンスされる。
【０１３６】
このように読出速度の観点から２つのセンスアンプを選択してデータ読出を行なう場合、本実施の形態のフラッシュメモリには、１６個のデュアルセンスアンプおよび４８個のシングルセンスアンプが搭載されることとなる。この場合のデータ読出に要する参照データバス線ＢＤｒｅｆの本数は、１６個のデュアルセンスアンプ５１に対応して１６本あればよい。
【０１３７】
一方、６４ビットのデータ読出を相補型のセンス方式のみで行なうこととすると、参照ビット線は、読出ビット数に相当する６４本が必要とされる。
【０１３８】
すなわち、本実施の形態のセンスアンプの構成とすることにより、配設する参照ビット線の本数を大幅に削減できることから、読出動作の高速性を損なうことなく、回路面積の増大を抑えることができる。
【０１３９】
以上のように、実施の形態４に従えば、相補型のセンス方式とシングルエンドのセンス方式とを用いて連続的にデータ読出を行なう構成とすることにより、データ読出の高速性を損なうことなく、回路規模の増大を抑えることができる。
【０１４０】
また、参照データバス線の本数が削減されたことにより、参照データバス線のプリチャージで消費される電流量も減少することから、低消費電力化を図ることができる。
【０１４１】
［実施の形態５］
ここで、実際の高集積化されたフラッシュメモリにおいては、実施の形態４の図７に示すデータバス線ＢＤは、複数のメモリブロックまたはメモリバンクで共有されており、外部からのアドレス信号で指定されるコラムアドレスＣＡに応じて、１つのメモリブロック内の複数のビット線ＢＬから１本のビット線ＢＬが選択されてデータバス線ＢＤに結合される。
【０１４２】
かかるフラッシュメモリにおいて、実施の形態４に示したように、複数のデータを連続的に読出すためには、スタートアドレスに対応するビット線ＢＬを選択してデュアルセンス用のデータバス線に結合する必要が生じる。
【０１４３】
そこで、本実施の形態では、実施の形態４のデータ読出を実行するための具体的なフラッシュメモリの構成例について説明する。
【０１４４】
図８は、この発明の実施の形態５に従うフラッシュメモリの列選択動作に関連する部分を抽出して示す図である。
【０１４５】
図８を参照して、フラッシュメモリは、４本のデータバス線ＢＤ０，ＢＤ１６−１８からなる１組のデータバス線群と、データバス線群を共有する４つのメモリブロック１０ａ−１０ｄとを含む。
【０１４６】
メモリブロック１０ａ−１０ｄは、それぞれ、図１の実施の形態１のメモリブロック１０と同一の構成からなる。メモリブロック１０ａ−１０ｄ上には、複数のメモリセルＭＣの各メモリセル行に対応して、ワード線ＷＬａ０−ＷＬａｎ，ＷＬｂ０−ＷＬｂｎ，ＷＬｃ０−ＷＬｃｎ，ＷＬＤ０−ＷＬｄｎがそれぞれ配設される。また、各メモリセル列に対応して、ビット線ＢＬａ０−ＢＬａ３，ＢＬｂ０−ＢＬｂ３，ＢＬｃ０−ＢＬｃ３，ＢＬｄ０−ＢＬｄ３が配設される。なお、以下において、ビット線ＢＬａ０−ＢＬａ３，ＢＬｂ０−ＢＬｂ３，ＢＬｃ０−ＢＬｃ３，ＢＬｄ０−ＢＬｄ３をそれぞれ総称するときには、ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄとも称する。
【０１４７】
１組のデータバス線群は、実施の形態４で示したように、１本のデュアルセンス用のデータバス線ＢＤ０と、３本のシングルセンス用のデータバス線ＢＤ１６−１８とで構成される。
【０１４８】
このように、１本のデュアルセンス用データバス線ＢＤと３本のシングルセンス用データバス線ＢＤとで構成される１組のデータバス線群によって、連続する４ビットのデータ読出を行なう。なお、図示は省略するが、デュアルセンス用データバス線ＢＤ１とシングルセンス用データバス線ＢＤ１９−２１，デュアルセンス用データバス線ＢＤ２とシングルセンス用データバス線ＢＤ２２−２５，・・・・デュアルセンス用データバス線ＢＤ１５とシングルセンス用データバス線ＢＤ６１−６３は、それぞれ１組のデータバス線群を構成する。すなわち、データバス線ＢＤは、計１６組のデータバス線群で構成され、６４ビットのデータ読出動作を実行する。
【０１４９】
メモリブロック１０ａ−１０ｄとデータバス線ＢＤ０，ＢＤ１６−１８との間には、コラムアドレスＣＡのデコード結果である列選択信号ＳＥＬに応じて、列選択を実行するマルチプレクサ３０ａ−３０ｄがそれぞれ配される。
【０１５０】
マルチプレクサ３０ａ−３０ｄの構成は、実施の形態１と同様であり、列選択信号ＳＥＬａ０−３，ＳＥＬｂ０−３，ＳＥＬｃ０−３，ＳＥＬｄ０−３がそれぞれ内包されるＮチャネルトランジスタに入力される。これらの列選択信号ＳＥＬのうち、コラムアドレスＣＡに応じていずれか１つが活性化されると、対応する１本のビット線ＢＬが選択状態に駆動されて、１ビットの読出電位がデータバス線ＢＤに伝達される。
【０１５１】
ここで、各メモリブロック１０ａ−１０ｄにおいて、４本のビット線ＢＬから１本のビット線を選択するにあたっては、コラムアドレスＣＡの２ビットの下位アドレスＣＡ＜１：０＞（＝ＣＡ＜１＞，ＣＡ＜０＞）が図示しないデコーダでデコードされて、デコード結果である列選択信号ＳＥＬ０−ＳＥＬ３のいずれか１つがＨレベルに活性化される。これによって、対応する１本のビット線ＢＬが選択状態となる。
【０１５２】
マルチプレクサ３０ａ−３０ｄとデータバス線ＢＤ０，ＢＤ１６−１８との間には、さらに、選択ビット線ＢＬの読出電位を１組のデータバス線群のデータバス線ＢＤ０，ＢＤ１６−１８のうちのいずれか１本に選択的に結合するための接続スイッチ回路として、ＮチャネルトランジスタＱＣａ０−ＱＣａ３，ＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３が結合される。なお、以下において、ＮチャネルトランジスタＱＣａ０−ＱＣａ３，ＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３をそれぞれ総称するときには、ＱＣａ，ＱＣｂ，ＱＣｃ，ＱＣｄとも称する。
【０１５３】
例えば、メモリブロック１０内のビット線ＢＬａが選択されるときには、選択ビット線ＢＬａは、ＮチャネルトランジスタＱＣａ０−ＱＣａ３を介して、データバス線ＢＤ０，ＢＤ１６−１８にそれぞれ結合される。
【０１５４】
同様に、メモリブロック１０ｂ内のビット線ＢＬｂが選択されるときには、選択ビット線ＢＬｂは、ＮチャネルトランジスタＱＣｂ０−ＱＣｂ３を介して、データバス線ＢＤ１６−ＢＤ１８，ＢＤ０に結合される。
【０１５５】
同様に、メモリブロック１０ｃ内のビット線ＢＬｃが選択されるときには、選択ビット線ＢＬｃは、ＮチャネルトランジスタＱＣｃ０−ＱＣｃ３を介して、データバス線ＢＤ１７，ＢＤ１８，ＢＤ０，ＢＤ１６に結合される。
【０１５６】
同様に、メモリブロック１０ｄ内のビット線ＢＬｄが選択されるときには、選択ビット線ＢＬｄは、ＮチャネルトランジスタＱＣｄ０−ＱＣｄ３を介して、データバス線ＢＤ１８，ＢＤ０，ＢＤ１６，ＢＤ１７に結合される。
【０１５７】
ＮチャネルトランジスタＱＣａ０−ＱＣａ３のゲートには、それぞれ、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞（＝ＣＡＵＥ＜３＞−ＣＡＵＥ＜０＞）が入力される。したがって、ＮチャネルトランジスタＱＣａは、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞の活性／非活性に応答して、選択ビット線ＢＬａとデータバス線ＢＤとを電気的に結合／分離する。
【０１５８】
同様に、ＮチャネルトランジスタＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３のゲートには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞がそれぞれ入力される。したがって、ＮチャネルトランジスタＱＣｂ，ＱＣｃ，ＱＣｃは、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞の活性／非活性に応答して、選択ビット線ＢＬｂ，ＢＬｃ，ＢＬｄとデータバス線ＢＤとをそれぞれ電気的に結合／分離する。
【０１５９】
ここで、コラムアドレスイネーブル信号ＣＡＵＥとは、コラムアドレスＣＡによって連続的に選択されるビット線ＢＬのうち、スタートアドレスに対応するビット線ＢＬとデュアルセンス用のデータバス線ＢＤとを結合するための制御信号である。
【０１６０】
なお、スタートアドレスは、２ビットのコラムアドレスＣＡ＜３：２＞（＝ＣＡ＜３＞，ＣＡ＜２＞）に対応して指定される。具体的には、コラムアドレスＣＡ＜３：２＞の上位ビット側から「０，０」に対応してスタートアドレス０＃が指定される。コラムアドレスＣＡ＜３：２＞の上位ビット側から「０，１」に対応してスタートアドレス１＃が指定される。コラムアドレスＣＡ＜３：２＞の上位ビット側から「１，０」に対応してスタートアドレス２＃が指定される。コラムアドレスＣＡ＜３：２＞の上位ビット側から「１，１」に対応してスタートアドレス３＃が指定される。
【０１６１】
図９は、コラムアドレスＣＡ＜３：２＞とコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞との対応関係を示す図である。
【０１６２】
コラムアドレスイネーブル信号ＣＡＵＥは、図９に示すように、２ビットのコラムアドレスＣＡ＜３：２＞のデコード結果とコラムデコーダイネーブル信号ＣＤＥとの論理和の演算結果として生成される。
【０１６３】
図９を参照して、コラムアドレスＣＡ＜３：２＞が上位ビット側から「０，０」（＝スタートアドレスが０＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｌ，Ｌ，Ｌ，Ｈ」となる。
【０１６４】
また、コラムアドレスＣＡ＜３：２＞が上位ビット側から「０，１」（＝スタートアドレスが１＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｈ，Ｌ，Ｌ，Ｌ」となる。
【０１６５】
また、コラムアドレスＣＡ＜３：２＞が上位ビット側から「１，０」（＝スタートアドレスが２＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｌ，Ｈ，Ｌ，Ｌ」となる。
【０１６６】
また、コラムアドレスＣＡ＜３：２＞が上位ビット側から「１，１」（＝スタートアドレスが３＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｌ，Ｌ，Ｈ，Ｌ」となる。
【０１６７】
このように、コラムアドレスＣＡ＜３：２＞に対応してスタートアドレス０＃−３＃が指定されるとともに、１信号のみがＨレベルとなり、かつ他の３信号はＬレベルとなるコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞が生成されることとなる。
【０１６８】
再び図８を参照して、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、ＮチャネルトランジスタＱＣａ，ＱＣｂ，ＱＣｃ，ＱＣｄにそれぞれ入力される。
【０１６９】
例えば、コラムアドレスＣＡ＜３：２＞が上位ビット側から「０，０」（＝スタートアドレスが０＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞が上位ビット側から「Ｌ，Ｌ，Ｌ，Ｈ」となり、ＣＡＵＥ＜０＞を受けるＮチャネルトランジスタＱＣａ０，ＱＣｂ０，ＱＣｃ０，ＱＣｄ０がオンされる。これによって、メモリブロック１０ａ−１０ｄの選択ビット線ＢＬａ−ＢＬｄは、それぞれ、データバス線ＢＤ０，ＢＤ１６，ＢＤ１７，ＢＤ１８に結合される。
【０１７０】
すなわち、スタートアドレスが０＃のときには、対応するメモリブロック１０ａ内のビット線ＢＬａが選択されてデュアルセンス用のデータバス線ＢＤ０に結合される。よって、選択ビット線ＢＬａの読出電位は、図示しないデュアルセンスアンプによって高速にセンスされることとなる。
【０１７１】
一方、後続のアドレスで選択される残りの３本の選択ビット線ＢＬｂ，ＢＬｃ，ＢＬｄは、シングルセンス用データバス線ＢＤ１６−ＢＤ１８にそれぞれ結合される。よって、選択ビット線ＢＬｂ，ＢＬｃ，ＢＬｄの読出電位は、それぞれシングルエンドのセンス方式にてセンスされることとなる。
【０１７２】
結果として、スタートアドレス０＃に対応するビット線ＢＬａを先頭として、ビット線ＢＬｂ，ＢＬｃ，ＢＬｄが連続的に選択されると、対応する読出電位が図示しない外部端子ＤＱからシリアルに出力されることとなる。
【０１７３】
同様に、スタートアドレスが１＃のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞が上位ビット側から「Ｈ，Ｌ，Ｌ，Ｌ」となり、ＨレベルのＣＡＵＥ＜３＞を受けるＮチャネルトランジスタＱＣａ３，ＱＣｂ３，ＱＣｃ３，ＱＣｄ３がオンされる。これによって、メモリブロック１０ａ−１０ｄの選択ビット線ＢＬａ−ＢＬｄは、それぞれ、データバス線ＢＤ１８，ＢＤ０，ＢＤ１６，ＢＤ１７に結合される。
【０１７４】
したがって、スタートアドレスが１＃のときには、対応するメモリブロック１０ｂ内のビット線ＢＬｂが選択されてデュアルセンス用のデータバス線ＢＤ０に結合される。よって、選択ビット線ＢＬａの読出データは、図示しないデュアルセンスアンプによって高速にセンスされることとなる。
【０１７５】
一方、後続のアドレスで選択される残りの３本の選択ビット線ＢＬｃ，ＢＬｄ，ＢＬａは、シングルセンス用データバス線ＢＤ１６−ＢＤ１８にそれぞれ結合される。よって、選択ビット線ＢＬｃ，ＢＬｄ，ＢＬａの読出データは、それぞれシングルエンドのセンス方式にてセンスされることとなる。
【０１７６】
以上のように、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞によって、スタートアドレスに対応するビット線ＢＬのみがデュアルセンス用データバス線ＢＤに選択的に結合されることから、スタートアドレスに対応するデータを高速に読出すことができる。このとき、次のアドレスに対応するデータは、シングルセンスアンプによって後続して読出されることとなる。
【０１７７】
コラムアドレスＣＡで指定されるスタートアドレスに応じて、論理レベルが変化するコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞を用いることによって、スタートアドレスに対応するビット線ＢＬとデュアルセンス用のデータバス線ＢＤとの結合を容易に切換えることが可能となる。
【０１７８】
以上のように、この発明の実施の形態５に従えば、デュアルセンスアンプとシングルセンスアンプとを用いて連続的にデータ読出を行なうモードにおいて、スタートアドレスに絡ませて生成したコラムアドレスイネーブル信号によって、スタートアドレスに対応するビット線とデュアルセンス用のデータバス線との結合を容易に切換えることができる。これによって、高集積化されたフラッシュメモリにおいて、データ転送レートの高速化を容易に実現することができる。
【０１７９】
［実施の形態６］
以上の実施の形態４および５のフラッシュメモリは、連続的に複数のデータを読出すモードにおいて、スタートアドレスに対応するビット線を相補型のセンス方式でセンスし、後続アドレスに対応するビット線をシングルエンドのセンス方式でセンスする構成とすることによって、データ転送レートの高速化と回路規模の小型化とを両立させるものであった。
【０１８０】
本実施の形態では、本構成のフラッシュメモリにおいて、任意のアドレスを指定してデータ転送を行なうランダムアクセスモードでデータ読出を行なう方法について説明する。
【０１８１】
なお、本実施の形態に従うフラッシュメモリは、図７，８で示した構成と同一であることから、構成についての詳細な説明は省略する。
【０１８２】
図１０は、フラッシュメモリが１６ビットのランダムアクセスモードに選択されたときのデータ読出動作を説明するための図である。
【０１８３】
実施の形態４，５では、６４ビットのデータを連続的にデータ転送する場合に、先頭の１６ビットのデータのみをデュアルセンスアンプ５１にて高速にセンスする構成について説明した。
【０１８４】
一方、本実施の形態では、１６ビットをランダムアクセスすることから、本構成において、１６ビットのデータをデュアルセンスアンプ５１によって読出すこととすれば、高速動作を維持することが可能である。
【０１８５】
図１０を参照して、コラムアドレスＣＡ＜１：０＞のデコード結果である列選択信号ＳＥＬ０−３によって、１つのメモリブロックを構成する４本のビット線ＢＬのうちの１本のビット線が選択されて、１ビットの読出電位が駆動される。
【０１８６】
さらに、コラムアドレスＣＡ＜３：２＞のデコード結果であるコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞によって、１本のデータバス線ＢＤを共有する４つのメモリブロックから１つのメモリブロックが選択されると、１ビットの読出電位が１本のデュアルセンス用のデータバス線ＢＤに伝達される。
【０１８７】
このようにして、デュアルセンス用のデータバス線ＢＤ０−１５のそれぞれにおいて、１ビットの読出電位が伝達される。
【０１８８】
さらに、データバス線ＢＤ０−１５に伝達された計１６ビットの読出電位は、デュアルセンスアンプ５１において、データバス線ＢＤ０−１５のそれぞれに対応する参照データバス線ＢＤｒｅｆ０−１５（図示せず）との電位差を差動増幅することによって検出される。
【０１８９】
このとき、図示しないシングルセンスアンプにおいては、対応するデータバス線ＢＤ１６−６３（図示せず）が非活性状態にあることから、センス動作は行なわれない。
【０１９０】
したがって、１６ビットのランダムアクセスモードにおいては、データ読出は、デュアルセンス５１のみによって行なわれることから、高速動作が保証される。
【０１９１】
以上のように、この発明の実施の形態６に従えば、連続的なデータ読出に対応して、デュアルセンスアンプとシングルセンスとからなるセンスアンプ帯を備えたフラッシュメモリにおいて、ランダムアクセスモードに選択されたときには、デュアルセンスアンプのみを動作させてデータ読出を行なうことにより、高速データ転送レートを維持することができる。
【０１９２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９３】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置によれば、複数本の参照ビット線を備えた構成とすることにより、連続的にデータ読出を行なうモードにおいて、参照用ビット線へのプリチャージ時間をアクセス期間に隠すことができることから、データ転送レートの高速化を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う不揮発性半導体記憶装置において、データ読出に関連する部分の構成を示す図である。
【図２】コラムデコーダ７０、タイミング制御回路８０およびデコーダ９０からそれぞれ出力される列選択信号ＳＥＬ，リセット信号ＲＳＴ，参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆのタイミングチャートである。
【図３】この発明の実施の形態１の変更例１に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図４】この発明の実施の形態１の変更例２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図５】この発明の実施の形態２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図６】この発明の実施の形態３に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図７】この発明の実施の形態４に従うフラッシュメモリにおけるデータ読出に関連する部分の構成の一例を模式的に示す図である。
【図８】この発明の実施の形態５に従うフラッシュメモリの列選択動作に関連する部分を抽出して示す図である。
【図９】コラムアドレスＣＡ＜３：２＞とコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞との対応関係を示す図である。
【図１０】フラッシュメモリが１６ビットのランダムアクセスモードに選択されたときのデータ読出動作を説明するための図である。
【符号の説明】
１０，１０ａ〜１０ｄ，１１ メモリブロック、２０，２１ 参照メモリブロック、３０，３０ａ〜３０ｄ マルチプレクサ、４０，４１ 参照マルチプレクサ、５０ センスアンプ、５１ デュアルセンスアンプ、５２ シングルセンスアンプ、５３ センスアンプ帯、６０ 出力バッファ、７０ コラムデコーダ、８０ タイミング制御回路、９０ デコーダ、ＭＣ メモリセル、ＭＣｒ 参照メモリセル、ＢＬ ビット線、ＢＬｒ 参照ビット線、ＷＬ ワード線、ＷＬｒｅｆ 参照ワード線、ＢＤ，ＢＤ０〜ＢＤ６３ データバス線、ＢＤｒｅｆ 参照データバス線、ＤＱ 外部端子、ＱＳ０−ＱＳ３，ＱＳｒ０，ＱＳｒ１，ＱＲ０−ＱＲ３，ＱＲｒ０，ＱＲｒ１，ＱＣａ０−ＱＣａ３，ＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３ Ｎチャネルトランジスタ、ＣＡ コラムアドレス信号、ＣＡＵＥ コラムアドレスイネーブル信号、ＣＤＥ コラムデコーダイネーブル信号、ＳＥＬ 列選択信号、ＳＥＬｒｅｆ 参照列選択信号、ＲＳＴ リセット信号、ＲＳＴｒｅｆ 参照リセット信号。
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、電気的にデータ書込およびデータ消去が可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的にデータ書込およびデータ消去が可能な不揮発性メモリにおいては、マイクロプロセッサ等の高性能化に伴なって、大容量化と高速化とを両立して実現することが強く求められている。
【０００３】
そこで、従来から、データ転送レートの高速化を図った不揮発性メモリが多数提案されている（例えば、特許文献１および非特許文献１参照）。
【０００４】
例えば、特許文献１に記載されている不揮発性メモリは、ビット線および参照メモリセルが接続される参照ビット線をプリチャージする期間および選択ビット線と参照ビット線との電位差をセンシングする期間でのフィードバック信号を変えることにより、ビット線プリチャージ時のビット線への電荷供給量を任意のレベルに設定し、ビット線のオーバープリチャージなどの電荷供給ロスを最小限に抑え、データ読出の高速化を図っている。
【０００５】
【特許文献１】
特開２０００−１００１８６号公報（第４−５頁、第１図）
【０００６】
【非特許文献１】
”Ａ １−ＭＢｉｔ ＣＭＯＳ ＥＰＲＯＭ ｗｉｔｈ Ｅｎｈａｎｃｅｄ Ｖｅｒｉｆｉｃａｔｉｏｎ”， Ｒｏｂｅｒｔｏ Ｇａｓｔａｌｄｉ ｅｔ ａｌ．， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ， ｖｏｌ ２３， Ｎｏ．５， １９８８．
【０００７】
【発明が解決しようとする課題】
ここで、従来から提案されている不揮発性メモリにおいては、複数のビット線に対して、参照メモリセルが接続される参照ビット線は１本で構成されるのが一般的である。
【０００８】
したがって、データ読出時のセンス動作の後には、参照ビット線を所定の電位にプリチャージする期間が必要となり、プリチャージ期間後に、次のデータ読出を行なうこととなる。
【０００９】
しかしながら、バーストモードによるデータ読出のように、読出サイクルごとにデータを連続的に出力するときには、本構成の不揮発性メモリでは、センシング期間の前に十分なプリチャージ期間が必要とすることから、データ転送レートがプリチャージ期間によって制限されてしまうという問題が生じてしまう。
【００１０】
このことは、高集積化が求められる不揮発性メモリにおいては、ビット線に接続されるメモリセル数の増加に伴なってプリチャージ期間も長くなることから、データ転送レートの高速化を阻害する大きな要因となる。
【００１１】
それゆえ、この発明の目的は、高速データ転送レートを実現する不揮発性半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、各々が行列状に配列された複数のメモリセルを有する複数のメモリブロックと、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、メモリセルの列にそれぞれ対応して設けられる複数のビット線と、ビット線の電位を伝達するデータバス線と、複数のビット線のうち列選択結果に応じて選択される１本とデータバス線とを電気的に結合する列選択回路と、行列状に配列された複数の参照メモリセルを有する参照メモリブロックと、参照メモリセルの行にそれぞれ対応して設けられる複数の参照ワード線と、参照メモリセルの列にそれぞれ対応して設けられる複数の参照ビット線と、参照ビット線の電位を伝達する参照データバス線と、複数の参照ビット線のうち列選択結果に応じて選択される１本と参照データバス線とを電気的に結合する参照列選択回路と、データバス線および参照データバス線に対応して配置され、データバス線と参照データバス線との電位差を差動増幅するセンスアンプとを備える。列選択回路は、複数のビット線のうちの１本が選択状態に駆動されるデータ読出期間において、非選択状態の残りの前記ビット線を所定電位にプリチャージし、参照列選択回路は、複数の参照ビット線のうちの１本が選択状態に駆動するデータ読出期間において、非選択状態の残りの参照ビット線を所定電位にプリチャージする。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置において、データ読出に関連する部分の構成を説明するための図である。
【００１５】
なお、以降の実施の形態では、不揮発性半導体記憶装置の代表例として、フラッシュメモリを挙げて説明するが、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）についても適用可能である。
【００１６】
図１を参照して、フラッシュメモリは、行列状に配置された複数のメモリセルＭＣを有するメモリアレイを備える（図示省略）。
【００１７】
メモリアレイは、複数のメモリブロック１０に分割される。図１においては、１つのメモリブロック１０のみを代表的に示す。
【００１８】
メモリブロック１０の各々は、ｎ行（ｎは自然数）×４列のメモリセルＭＣで構成される。メモリブロック１０においては、各メモリセル行および各メモリセル列にそれぞれ対応して、ワード線ＷＬ０−ＷＬｎおよびビット線ＢＬ０−ＢＬ３がそれぞれ配置される。
【００１９】
なお、以下においては、ワード線およびビット線を総括して表現する場合には、符号ＷＬおよびＢＬをそれぞれ用いて表記することとする。
【００２０】
メモリブロック１０の行方向に隣接して、参照メモリセルＭＣｒを有する参照メモリブロック２０が配される。参照メモリブロック２０は、複数の参照メモリセルＭＣｒｅｆで構成されており、各参照メモリセルＭＣｒ行および各参照メモリセル列に対応して、参照ワード線ＷＬｒｅｆおよび参照ビット線ＢＬｒ０−ＢＬｒ１がそれぞれ配置される。
【００２１】
なお、以下においては、参照ワード線および参照ビット線を総括して表現する場合には、符号ＷＬｒｅｆおよびＢＬｒをそれぞれ用いて表記することとする。
【００２２】
また、本実施の形態では、データ読出時の参照電圧を供給するための参照ビット線ＢＬｒを２本備える構成としたが、２本に限定されるものではなく、複数本の参照ビット線ＢＬｒを備えた構成とすることができる。
【００２３】
フラッシュメモリは、さらに、アドレス信号によって示されるコラムアドレスＣＡに応じて、メモリブロック１０における列選択を実行するコラムデコーダ７０と、アドレス信号によって示されるロウアドレスＲＡに応じて、メモリブロック１０における行選択を実行するロウデコーダ（図示せず）と、フラッシュメモリの動作タイミングを制御するタイミング制御回路８０とを備える。
【００２４】
フラッシュメモリは、さらに、メモリブロック１０から選択ビット線ＢＬの電位を伝達するデータバス線ＢＤと、データ読出時の参照電圧となる参照ブロック２０からの選択参照ビット線ＢＬｒの電位を伝達する参照データバス線ＢＤｒｅｆと、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅するセンスアンプ５０と、センスアンプ５０の出力データを外部端子ＤＱに出力するための出力バッファ６０とを備える。
【００２５】
メモリブロック１０とデータバス線ＢＤとの間には、コラムアドレスＣＡのデコード結果である列選択信号ＳＥＬ０−ＳＥＬ３に応じて、４本のビット線ＢＬ０−ＢＬ４のうちの１本を選択状態に活性化し、選択ビット線ＢＬの電位をデータバス線ＢＤへと伝達するためのマルチプレクサ３０が配される。
【００２６】
同様に、参照メモリブロック２０と参照データバス線ＢＤｒｅｆとの間には、コラムアドレスＣＡの下位アドレスのデコード結果である参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ１に応じて、２本の参照ビット線ＢＬｒのうち１本を選択状態に活性化し、選択参照ビット線ＢＬｒの電位を参照データバス線ＢＤｒｅｆへと伝達するためのマルチプレクサ４０が配される。
【００２７】
マルチプレクサ３０は、ビット線ＢＬ０−ＢＬ３とデータバス線ＢＤとの間にそれぞれ結合されるＮチャネルトランジスタＱＳ０−ＱＳ３と、ビット線ＢＬ０−ＢＬ３と接地電位との間にそれぞれ結合されるＮチャネルトランジスタＱＲ０−ＱＲ３とを含む。
【００２８】
なお、以下において、ＮチャネルトランジスタＱＳ０−ＱＳ３，ＱＲ０−ＱＲ３を総括して表現する場合には、符号ＱＳ，ＱＲをそれぞれ用いて表記することとする。
【００２９】
各ＮチャネルトランジスタＱＳ０−ＱＳ３は、ゲートに列選択信号ＳＥＬ０−ＳＥＬ３が入力される。列選択信号ＳＥＬ０−ＳＥＬ３は、コラムアドレスＣＡのデコード結果に応答して、いずれか１つが選択されてＨ（論理ハイ）レベルに活性化される信号である。したがって、列選択信号ＳＥＬ０−ＳＥＬ３のうちいずれか１つが活性化されると、対応するＮチャネルトランジスタＱＳがオンし、対応するビット線ＢＬとデータバス線ＢＤとを電気的に結合する。これによって、選択ビット線ＢＬの電位がデータバス線ＢＤへと伝達される。
【００３０】
各ＮチャネルトランジスタＱＲ０−ＱＲ３は、ゲートにリセット信号ＲＳＴ０−ＲＳＴ３が入力される。リセット信号ＲＳＴ０−ＲＳＴ３は、フラッシュメモリのスタンバイ期間において活性状態（Ｈレベル）を示し、アクセス期間において、コラムアドレスＣＡに応じて対応するビット線ＢＬが選択状態に活性化されると、Ｌ（論理ロー）レベルに非活性化される信号である。リセット信号ＲＳＴの活性／非活性については、タイミング制御回路８０において制御される。
【００３１】
したがって、フラッシュメモリがスタンバイ期間にあって、リセット信号ＲＳＴ０−ＲＳＴ３がいずれもＨレベルのときには、ＮチャネルトランジスタＱＲはオンし、対応するビット線ＢＬを接地電位に駆動する。この結果、ビット線ＢＬは、接地電位にプリチャージされる。
【００３２】
なお、本実施の形態では、ビット線ＢＬのプリチャージ電位を接地電位としたが、接地電位に限定されず、所定の電位に設定可能である。
【００３３】
一方、フラッシュメモリがアクセス期間にあって、コラムアドレスＣＡに応じて１本のビット線ＢＬが選択状態に活性化されたときには、対応するリセット信号ＲＳＴが非活性化されたことに応答して、対応するＮチャネルトランジスタＱＲがオフ状態となり、選択ビット線ＢＬへのプリチャージが停止される。
【００３４】
したがって、選択ビット線ＢＬの電位は、プリチャージ電圧である接地電位から対応するメモリセルＭＣの記憶データレベルへと駆動される。
【００３５】
以上をまとめると、ビット線ＢＬは、スタンバイ期間においては、いずれも接地電位にプリチャージされている状態にあり、かつデータバス線ＢＤとは電気的に分離されている。さらに、アクセス期間となり、コラムアドレスＣＡに応じて１本のビット線ＢＬが選択状態に活性化されると、選択ビット線ＢＬとデータバス線ＢＤとは電気的に結合される。これにより、対応するメモリセルＭＣのビット線ＢＬへの読出電位がデータバス線ＢＤへと伝達される。なお、非選択ビット線ＢＬについては、いずれもプリチャージ状態であり、接地電位に保持されている。
【００３６】
マルチプレクサ４０は、参照ビット線ＢＬｒ０−ＢＬｒ１と参照データバス線ＢＤｒｅｆとの間にそれぞれ結合されるＮチャネルトランジスタＱＳｒ０−ＱＳｒ１と、参照ビット線ＢＬｒ０−ＢＬｒ１と接地電位との間にそれぞれ結合されるＮチャネルトランジスタＱＲｒ０−ＱＲｒ１とを含む。
【００３７】
なお、以下において、ＮチャネルトランジスタＱＳｒ０−ＱＳｒ１，ＱＲｒ０−ＱＲｒ１を総括して表現する場合には、符号ＱＳｒ，ＱＲｒをそれぞれ用いて表記することとする。
【００３８】
各ＮチャネルトランジスタＱＳｒ０−ＱＳｒ１は、ゲートに参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ１が入力される。参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ１は、コラムアドレスＣＡの最下位アドレスＣＡ＜０＞のデコード結果に応答して、いずれか１つが選択されてＨ（論理ハイ）レベルに活性化される信号である。すなわち、最下位アドレスＣＡ＜０＞が０の場合には、内部では、デコーダ９０において「偶数」を示すデコード結果として、Ｈレベルに活性化された参照列選択信号ＳＥＬｒｅｆ０が出力される。一方、最下位アドレスＣＡ＜０＞が１の場合には、デコーダ９０において「奇数」を示すデコード結果として、Ｈレベルに活性化された参照列選択信号ＳＥＬｒｅｆ１が出力される。
【００３９】
したがって、参照列選択信号ＳＥＬｒｅｆ０が活性化されると、対応するＮチャネルトランジスタＱＳｒ０がオンし、対応する参照ビット線ＢＬｒ０と参照データバス線ＢＤｒｅｆとを電気的に結合する。これによって、選択参照ビット線ＢＬｒ０の電位が参照データバス線ＢＤｒｅｆへと伝達される。
【００４０】
一方、参照列選択信号ＳＥＬｒｅｆ１が活性化されると、対応するＮチャネルトランジスタＱＳｒ１がオンし、対応する参照ビット線ＢＬｒ１と参照データバス線ＢＤｒｅｆとを電気的に結合する。これによって、選択参照ビット線ＢＬｒ１の電位が参照データバス線ＢＤｒｅｆへと伝達される。
【００４１】
各ＮチャネルトランジスタＱＲｒ０−ＱＲｒ１は、ゲートに参照リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ１が入力される。参照リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ１は、フラッシュメモリのスタンバイ期間において活性状態（Ｈレベル）を示し、アクセス期間において、コラムアドレスＣＡの最下位アドレスＣＡ＜０＞に応じて、対応する参照ビット線ＢＬｒが選択状態に活性化されると、Ｌレベルに非活性化される信号である。参照リセット信号ＲＳＴｒｅｆの活性／非活性のタイミングは、リセット信号ＲＳＴに同期するように、タイミング制御回路８０において制御される。
【００４２】
したがって、フラッシュメモリがスタンバイ期間にあって、リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ１がいずれもＨレベルのときには、ＮチャネルトランジスタＱＲｒはオンし、対応する参照ビット線ＢＬｒと接地電位とを結合する。この結果、参照ビット線ＢＬｒは、接地電位にプリチャージされる。
【００４３】
一方、フラッシュメモリがアクセス期間にあって、コラムアドレスＣＡの最下位アドレスに応じて、１本の参照ビット線ＢＬｒが選択状態に活性化されたときには、対応するリセット信号ＲＳＴｒｅｆが非活性化される。このため、対応するＮチャネルトランジスタＱＲがオフ状態となり、参照ビット線ＢＬｒへのプリチャージが停止される。
【００４４】
このとき、非選択状態にある他方の参照ビット線ＢＬｒは、活性状態にある参照リセット信号ＲＳＴｒｅｆに応じてＮチャネルトランジスタＱｒがオンし、接地電位にプリチャージされる。
【００４５】
以上をまとめると、参照ビット線ＢＬｒ０−ＢＬｒ１は、スタンバイ期間においては、いずれも接地電位にプリチャージされている状態にあり、かつ参照データバス線ＢＤｒｅｆとは電気的に分離されている。さらに、アクセス期間となり、コラムアドレスＣＡの最下位アドレスに応じて１本の参照ビット線ＢＬｒが選択状態に活性化されると、選択参照ビット線ＢＬｒと参照データバス線ＢＤｒｅｆとは電気的に結合される。これにより、対応する参照メモリセルＭＣｒに接続される参照ビット線ＢＬｒの電位は、参照データバス線ＢＤｒｅｆへと伝達される。参照データバスＢＤｒｅｆに伝達された電位は、センスアンプ５０に入力されると、センス動作における参照電位となる。
【００４６】
ここで、非選択状態にある他方の参照ビット線ＢＬｒについては、アクセス期間においても、プリチャージ状態のままであって接地電位に保持される。したがって、次のアクセス期間において、この非選択参照ビット線ＢＬｒを選択状態に活性化すれば、プリチャージ時間を待つことなく連続的にデータ読出を実行することができる。このことは、複数のメモリセルから連続してデータを読出す場合において、参照ビット線ＢＬｒのプリチャージ時間をアクセス期間内に隠すことができることから、実質的にデータ転送レートの高速化が実現される。
【００４７】
図２は、コラムデコーダ７０、タイミング制御回路８０およびデコーダ９０からそれぞれ出力される列選択信号ＳＥＬ，リセット信号ＲＳＴ，参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆのタイミングチャートである。
【００４８】
列選択信号ＳＥＬは、コラムアドレスＣＡのデコード結果として、コラムデコーダ７０から内部クロック信号に同期して出力される。図２に示すように、例えば、コラムアドレスＣＡに応じて、ビット線ＢＬ０→ＢＬ１→ＢＬ２→ＢＬ３の順に選択されるときには、列選択信号ＳＥＬは、ＳＥＬ０→ＳＥＬ１→ＳＥＬ２→ＳＥＬ３の順にＨレベルに活性化される。
【００４９】
一方で、タイミング制御回路８０から出力されるリセット信号ＲＳＴは、対応するビット線ＢＬが非選択時にはＨレベルに活性化され、選択時にはＬレベルに非活性化される信号である。したがって、列選択信号ＳＥＬ０−ＳＥＬ３が順に活性化される場合は、リセット信号ＲＳＴは、対応する列選択信号ＳＥＬの活性化のタイミングに同期して、ＲＳＴ０→ＲＳＴ１→ＲＳＴ２→ＲＳＴ３の順にＬレベルに非活性化される。
【００５０】
以上のことから、ビット線ＢＬがＢＬ０→ＢＬ１→ＢＬ２→ＢＬ３の順に選択されるときには、対応する列選択信号ＳＥＬが順次活性化されて、選択ビット線の電位をデータバス線ＢＤへと伝達する。同時に、対応するリセット信号ＲＳＴが順次非活性化されて、対応するビット線ＢＬへのプリチャージを停止する。
【００５１】
さらに、選択ビット線ＢＬのアクセス期間が終了すると、対応する列選択信号ＳＥＬが非活性化されるとともに、対応するリセット信号ＲＳＴが活性化されて、対応するビット線ＢＬのプリチャージ期間に移行する。
【００５２】
メモリブロック１０の列選択が行なわれるのに同期して、参照メモリブロック２０においては、図２に示す参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆに基づいて列選択が行なわれる。
【００５３】
参照列選択信号ＳＥＬｒｅｆは、コラムアドレスＣＡの最下位アドレスＣＡ＜０＞がデコードされて生成される信号であり、先述のように、最下位アドレスＣＡ＜０＞が０のとき、すなわち、偶数アドレスがアクセス対象に指定されたときには、ＳＥＬｒｅｆ０が選択されてＨレベルに活性化される。一方、最下位アドレスＣＡ＜０＞が１のとき、すなわち、奇数アドレスがアクセス対象に指定されたときには、ＳＥＬｒｅｆ１が選択されてＨレベルに活性化される。
【００５４】
したがって、図２のように、メモリブロック１０が偶数アドレス、奇数アドレスの順にアクセスされるときには、参照列選択信号ＳＥＬｒｅｆは、ＳＥＬｒｅｆ０→ＳＥＬｒｅｆ１→ＳＥＬｒｅｆ０→ＳＥＬｒｅｆ１・・・の順に活性化されることとなる。
【００５５】
このため、対応する参照ビット線ＢＬｒ０，ＢＬｒ１は交互に選択されて活性化され、参照データバス線ＢＤｒｅｆに参照セルＭＣｒｅｆの記憶データに対応する電位を伝達することとなる。
【００５６】
したがって、偶数アドレスがアクセス対象に指定されたときには、選択メモリセルＭＣが接続されるビット線ＢＬの電位がデータバス線ＢＤに伝達されるとともに、選択参照メモリセルＭＣｒが接続される参照ビット線ＢＬｒ０の電位が参照データバス線ＢＤｒｅｆに伝達される。センスアンプ５０は、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅し、読出データを外部端子ＤＱを介して出力する。
【００５７】
一方、偶数アドレスに応じて参照ビット線ＢＬｒ０が選択されて活性化するのに並行して、非選択状態の参照ビット線ＢＬｒ１は、Ｈレベルの参照リセット信号ＲＳＴｒｅｆに応答して、接地電位にプリチャージされる。
【００５８】
このため、偶数アドレスのアクセスに連続して奇数アドレスがアクセス対象に指定された場合であっても、参照ビット線ＢＬｒ１は既にプリチャージを終えていることから、直ちにデータ読出動作を実行することができる。
【００５９】
同様に、奇数アドレスに応じて参照ビット線ＢＬｒ１が選択されて活性化している間には、非選択状態にある参照ビット線ＢＬｒ０が接地電位にプリチャージされる。したがって、奇数アドレスのアクセスに連続して偶数アドレスがアクセス対象に指定された場合であっても、参照ビット線ＢＬｒ０は、プリチャージ時間を要することなく直ちにアクセス期間に入ることができる。
【００６０】
このことは、実質的にプリチャージ時間がアクセス期間に隠されたことに等しく、サイクル期間を最大１／２に短縮することができる。
【００６１】
以上のように、この発明の実施の形態１に従えば、センスアンプに参照電圧を供給するための参照ビット線を複数本備え、コラムアドレスに応じて順次選択してデータ読出を実行する一方で、選択された参照ビット線のアクセス期間において、非選択参照ビット線をプリチャージする構成とすることにより、アクセス期間の前後にプリチャージ時間を要することなく、連続したデータ読出を高速に行なうことができる。
【００６２】
［実施の形態１の変更例１］
図３は、この発明の実施の形態１の変更例１に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００６３】
図３を参照して、本変更例に従うフラッシュメモリの基本的な構成は、図１の実施の形態１のフラッシュメモリと共通するが、参照メモリブロック２０において、参照メモリセルＭＣｒの各メモリセル行に対応して設けられる参照ワード線ＷＬｒｅｆとして、メモリブロック１０の各メモリセル行に対応して配されたワード線ＷＬを共有する構成とした点で相違する。なお、図１のフラッシュメモリと共通する部分についての詳細な説明は省略する。
【００６４】
したがって、参照メモリセルＭＣｒは、ワード線ＷＬの活性化に応答して、メモリセルＭＣと同時にコントロールゲートの所定電圧が印加されて、参照ビット線ＢＬｒに記憶データに対応する電位を駆動することとなる。
【００６５】
本変更例に従うフラッシュメモリは、ワード線ＷＬをメモリセルＭＣと参照メモリセルＭＣｒとで共有する構成とすることにより、正規のメモリセルＭＣのパターンの規則性を踏襲して、参照メモリブロック２０をメモリブロック１０内に形成することができることから、製造工程を簡略化できる点で有効である。
【００６６】
なお、本構成においても、列選択動作は先の実施の形態１と同様であり、アクセス期間において、コラムアドレスＣＡに応じて参照ビット線ＢＬｒのうちの１本が選択されるのに並行して、非選択の参照ビット線ＢＬｒのプリチャージが行なわれることから、連続したデータ読出においても、データ転送レートの高速化が実現されることとなる。
【００６７】
［実施の形態１の変更例２］
図４は、この発明の実施の形態１の変更例２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００６８】
図４を参照して、本変更例に従うフラッシュメモリの基本的な構成は、図１に示す実施の形態１のフラッシュメモリと共通するが、参照メモリブロック２０を複数のメモリブロックで共有する構成とした点で相違する。
【００６９】
本変更例では、参照メモリブロック２０は、行方向に上下に隣接して配設されたメモリブロック１０，１１で共有する場合を例として説明する。なお、図１と共通する部分については、重複した説明は省略する。
【００７０】
本変更例のフラッシュメモリは、行列状に配される複数のメモリセルＭＣを有するメモリブロック１０，１１を有する。各メモリセル行に対応するワード線ＷＬは、図４に示すように、メモリブロック１０，１１および参照メモリブロック２０上を延在して配設される。例えば、ワード線ＷＬ０には、メモリブロック１０，１１内の複数のメモリセルＭＣと参照メモリセルＭＣｒとが接続される。
【００７１】
ワード線ＷＬにおいて、メモリブロック１０と参照メモリブロック２０との間およびメモリブロック１１と参照メモリブロック２０との間には、それぞれ、接続トランジスタとしてのＮチャネルトランジスタＱＡ，ＱＢが結合される。
【００７２】
ＮチャネルトランジスタＱＡ，ＱＢは、ゲートに入力されるメモリブロック選択信号ＭＳＥＬＡ，ＭＳＥＬＢの活性／非活性に応答して、メモリブロック１０，１１と参照メモリブロック２０とを結合／分離する。
【００７３】
メモリブロック選択信号ＭＳＥＬＡ，ＭＳＥＬＢは、アクセス対象となるメモリセルＭＣを指定するアドレス信号に基づいて、参照メモリブロック２０と選択メモリブロックとを電気的に結合させるための信号である。したがって、例えば、メモリブロック１０内のメモリセルＭＣがアクセス対象に指定されたときには、メモリブロック選択信号ＭＳＥＬＡが選択されて活性状態となる。
【００７４】
Ｈレベルとなったメモリブロック選択信号ＳＥＬＡに応答して、ＮチャネルトランジスタＱＡがオンすると、メモリブロック１０と参照メモリブロック２０とがワード線ＷＬ０によって結合される。これによって、選択ワード線ＷＬ０の印加電圧に応じて選択ビット線ＢＬおよび選択参照ビット線ＢＬｒに駆動された電位は、それぞれマルチプレクサ３０，４０を介してデータバス線ＢＤ，参照データバス線ＢＤｒｅｆへと伝達されて、センスアンプ５０にてその電位差が差動増幅される。センスアンプ５０からは、読出データが出力される。
【００７５】
同様に、メモリブロック１１内のメモリセルＭＣがアクセス対象に指定されたときには、メモリブロック選択信号ＭＳＥＬＢが選択されて活性状態となる。これによって、ＮチャネルトランジスタＱＢがオンすると、メモリブロック１１と参照メモリブロック２０とがワード線ＷＬ０によって結合される。その結果、選択ワード線ＷＬ０の印加電圧に応じて選択ビット線ＢＬおよび選択参照ビット線ＢＬｒに駆動された電位は、それぞれマルチプレクサ３１，４０を介してデータバス線ＢＤ，参照データバス線ＢＤｒｅｆへと伝達される。さらに、センスアンプ５０においてその電位差が差動増幅され、読出データが出力される。
【００７６】
本変更例では、参照メモリブロック２０を２個のメモリブロック１０，１１で共有する構成としたが、メモリブロックごとに参照メモリセルを配する構成と比較して、回路規模の増加を抑えることができる。したがって、高集積化されたフラッシュメモリにおいても、参照ビット線を複数本備えることに伴なう回路規模の増大を抑制できるとともに、高速データ転送レートを実現することができる。
【００７７】
なお、参照メモリブロックを共有するメモリブロックの数は、本変更例に示す２個のメモリブロックに限定されず、２個以上のメモリブロックにおいても適用可能である。このときは、ワード線ＷＬ上に共有するメモリブロックに対応する数の接続トランジスタを結合し、アドレス信号に応じて１のメモリブロック選択信号を活性化する構成とすればよい。
【００７８】
［実施の形態２］
図５は、この発明の実施の形態２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００７９】
図５を参照して、フラッシュメモリは、図１に示す実施の形態１のフラッシュメモリと同様の回路構成からなる。本実施の形態では、このフラッシュメモリにおいて、読出サイクルごとにデータを連続的に出力するバーストモードにてデータ読出を実行する場合について説明する。
【００８０】
このバースト読出にあたって、フラッシュメモリに内包される参照メモリセルブロック２０には、偶数アドレスおよび奇数アドレスに対応する２本の参照ビット線ＢＬｒが配される。以下において、奇数アドレスに対応する参照ビット線をＢＬｒＯ、偶数アドレスに対応する参照ビット線をＢＬｒＥとそれぞれ称する。
【００８１】
さらに、参照メモリブロック２０と参照データバス線ＢＤｒｅｆとの間に結合されるマルチプレクサ４０は、参照ビット線ＢＬｒＯ，ＢＬｒＥと参照データバス線ＢＤｒｅｆとの間に結合されるＮチャネルトランジスタＱＳｒＯ，ＱＳｒＥを含む。ＮチャネルトランジスタＱＳｒＯ，ＱＳｒＥのゲートには、デコーダ９０から、コラムアドレスＣＡのデコード結果である参照列選択信号ＳＥＬｒｅｆＯ−ＳＥＬｒｅｆＥがそれぞれ入力される。
【００８２】
マルチプレクサ４０は、さらに、各参照ビット線ＢＬｒと接地電位との間に結合されるＮチャネルトランジスタＱＲｒＯ，ＱＲｒＥを含む。ＮチャネルトランジスタＱＲｒＯ，ＱＲｒＥのゲートには、タイミング制御回路８０からの参照リセット信号ＲＳＴｒｅｆＯ−ＲＳＴｒｅｆＥが入力される。
【００８３】
なお、参照メモリブロック２０およびマルチプレクサ４０の構成以外の他の部位（メモリブロック１０，マルチプレクサ３０など）の構成については、実施の形態１で示したものと同一であるため、詳細な説明は繰り返さない。
【００８４】
以上の構成において、最初に、読出命令とともに外部からアドレス信号が入力されると、コラムデコーダ７０は、バースト長に応じて規定される上位ビットのコラムアドレスＣＡに応じて、バーストモードの読出が実行される一群のビット線ＢＬを各メモリブロック１０の中から選択する。なお、バースト長とは、連続的に出力されるデータの長さを示す。
【００８５】
本実施の形態では、バースト長を４とし、メモリブロック１０の偶数ビット線２本ＢＬ０，ＢＬ２および奇数ビット線２本ＢＬ１，ＢＬ３が選択されるものとする。
【００８６】
このバースト長４に応じて選択されたビット線ＢＬに対して、下位の２ビットのコラムアドレスＣＡ＜１：０＞に従って最初にデータが読出される先頭のアドレス（以下、スタートアドレスとも称する）が指定される。以降は、クロック信号に同期して、昇順的に次のアドレスが指定される。すなわち、スタートアドレスが偶数アドレスであれば、昇順的にその次の奇数アドレスも指定される。
【００８７】
本実施の形態のように、バースト長が４の場合は、コラムアドレスＣＡの上位ビットに応じてアドレス０＃−３＃に対応するビット線ＢＬ０−ＢＬ３が選択される。
【００８８】
スタートアドレスが０＃のときには、アドレス０＃のビット線ＢＬ０が選択され、昇順的にアドレス１＃，２＃，３＃に対応するビット線ＢＬ１，ＢＬ２，ＢＬ３の読出データが順番に出力バッファ６０から出力される。
【００８９】
このようなバースト読出においては、コラムアドレスＣＡに基づいてスタートアドレスが指定されれば、後は昇順的に次のアドレスが指定されることから、偶数アドレスと奇数アドレスとに対応するビット線ＢＬが順番に選択され、データ読出が行なわれる。
【００９０】
このことは、参照ビット線ＢＬｒにおいても、偶数アドレスに対応する参照ビット線ＢＬｒＥと奇数アドレスに対応する参照ビット線ＢＬｒＯとが順番に選択されることを意味する。
【００９１】
したがって、スタートアドレスが０＃に指定されれば、対応するビット線ＢＬ０および参照ビット線ＢＬｒＥが選択状態に駆動されるのに並行して、ビット線ＢＬ１および参照ビット線ＢＬｒＯは同電位（本実施の形態では接地電位に相当）にプリチャージすることができる。このため、スタートアドレス０＃のセンス終了後において、直ちにアドレス１＃のセンス動作を開始することができ、データ転送レートが向上される。
【００９２】
なお、本実施の形態では、バースト長を４とし、コラムアドレスＣＡの下位２ビットで指定されるスタートアドレスを起点として、ビット線ＢＬ０−ＢＬ３が昇順的に選択される構成としたが、バースト長およびスタートアドレスを変更した場合においても、同様の効果を得ることができる。
【００９３】
例えば、バースト長が８の場合には、下位ビットのコラムアドレスＣＡ＜２：０＞に応じてスタートアドレスが指定されると、昇順的に指定される偶数番目のアドレスおよび奇数番目のアドレスに応じて、奇数側の参照ビット線ＢＬｒＯ、偶数側の参照ビット線ＢＬｒＥを交互にプリチャージする構成とすればよい。
【００９４】
以上のように、この発明の実施の形態２に従えば、連続的にデータを読出すバーストモードにおいて、スタートアドレスを起点として、偶数アドレスに対応する参照ビット線と奇数アドレスに対応する参照ビット線とが交互にアクセスとなる期間において、非選択状態の参照ビット線を相補的にプリチャージすることによって、読出サイクルタイムを最大１／２に短縮でき、高速データ転送レートを実現することができる。
【００９５】
［実施の形態３］
以上の実施の形態１，２のフラッシュメモリにおいては、高集積化に伴なって１本のビット線ＢＬに接続されるメモリセルＭＣの数が増えた場合、ビット線ＢＬのプリチャージ時間のサイクルタイムに占める割合が大きくなることから、データ転送レートの高速化が制限されてしまうという問題が起こり得る。
【００９６】
そこで、本実施の形態では、高い集積度においても、ビット線ＢＬのプリチャージ時間に影響されず、高速にデータ読出を行なうことができるフラッシュメモリを提案する。
【００９７】
図６は、この発明の実施の形態３に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【００９８】
図６を参照して、フラッシュメモリは、行列上に配置された複数のメモリセルＭＣを有するメモリブロック１０と、複数の参照メモリセルＭＣｒを有する参照メモリブロック２１と、メモリブロック１０内の選択メモリセルＭＣに接続されるビット線ＢＬの電位を伝達するデータバス線ＢＤと、参照メモリブロック２１内の選択参照メモリセルＭＣｒに接続される参照ビット線ＢＬｒの電位を伝達する参照データバス線ＢＤｒｅｆと、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差の差動増幅を行なうセンスアンプ５０と、センスアンプ５０の出力する読出データを外部端子ＤＱに出力するための出力バッファ６０とを備える。
【００９９】
フラッシュメモリは、さらに、コラムアドレスＣＡのデコード結果としての列選択信号ＳＥＬをコラムデコーダ７０から受けて、対応するビット線ＢＬとデータバス線ＢＤとを電気的に結合するためのマルチプレクサ３０を有する。
【０１００】
また、コラムアドレスＣＡの下位アドレスのデコード結果としての参照列選択信号ＳＥＬｒｅｆをデコーダ９０から受けて、対応する参照ビット線ＢＬｒと参照データバス線ＢＤｒｅｆとを電気的に結合するための参照マルチプレクサ４１を備える。
【０１０１】
以上の構成は、先述の実施の形態１のフラッシュメモリと同様である。したがって、各部位の構成および動作についての詳細な説明は省略する。
【０１０２】
ここで、本実施の形態のフラッシュメモリは、高い集積度に対応して、参照メモリブロック２１と参照マルチプレクサ４１において、参照メモリセルＭＣｒに対応する参照ビット線ＢＬｒの本数を２本から４本に増加し、これに伴なって、参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆの信号数をそれぞれ４つに増やす構成を採用する。この点において、２本の参照ビット線ＢＬｒを備え、２分の１の選択確率で活性化する実施の形態１の参照メモリブロック２０およびマルチプレクサ４０とは相違する。
【０１０３】
具体的には、参照メモリブロック２１は、各参照メモリセル列に対応して４本の参照ビット線ＢＬｒ０−ＢＬｒ３を有し、各参照ビット線ＢＬｒには、複数の参照メモリセルＭＣｒが接続される。
【０１０４】
したがって、メモリセルＭＣがアクセス対象に指定されるのに同期して、参照メモリセルＭＣｒが同時にアクセス対象に指定されると、４本の参照ビット線ＢＬｒ０−ＢＬｒ３の中から、対応する１本の参照ビット線ＢＬｒが選択状態に駆動されることとなる。
【０１０５】
参照マルチプレクサ４１は、参照ビット線ＢＬｒ０−ＢＬ３と参照データバス線ＢＤｒｅｆとの間にそれぞれ結合されるＮチャネルトランジスタＱＳｒ０−ＱＳｒ３と、参照ビット線ＢＬｒ０−ＢＬｒ３と接地電位との間にそれぞれ接続されるＮチャネルトランジスタＱＲｒ０−ＱＲｒ３とを含む。
【０１０６】
ＮチャネルトランジスタＱＳｒ０−ＱＳｒ３は、デコーダ９０からの参照列選択信号ＳＥＬｒｅｆ０−ＳＥＬｒｅｆ３の活性／非活性に応答してオン／オフし、対応する参照ビット線ＢＬｒと参照データバス線ＢＤｒｅｆとを結合する。
【０１０７】
ＮチャネルトランジスタＱＲｒ０−ＱＲｒ３は、タイミング制御回路８０からの参照リセット信号ＲＳＴｒｅｆ０−ＲＳＴｒｅｆ３の活性／非活性に応答してオン／オフし、対応する参照ビット線ＢＬｒとプリチャージ電位である接地電位とを結合する。
【０１０８】
以上の構成からなる本実施の形態のフラッシュメモリにおいて実行されるデータ読出動作について説明する。
【０１０９】
データアクセス時において、選択されたメモリセル行に対応するワード線ＷＬｉ（ｉは０以上ｎ以下の整数）と参照ワード線ＷＬｒｅｆｉとが同時に選択状態に駆動されるものとする。選択ワード線ＷＬｉと選択参照ワード線ＷＬｒｅｆｉとを介して、メモリセルＭＣおよび参照メモリセルＭＣｒのトランジスタのコントロールゲートには、所定の電圧が印加される。
【０１１０】
このとき、フローティングゲートに対するエレクトロンの注入の有無に応じて、メモリセルＭＣのトランジスタには電流が流れなかったり流れたりする。この電流によって生じる選択ビット線ＢＬ（例えば、ＢＬ０とする）の電位は、マルチプレクサ３０を介してデータバス線ＢＤに伝達される。
【０１１１】
同様に、参照メモリセルＭＣｒのトランジスタを流れる電流によって選択参照ビット線ＢＬｒ０に生じた電位は、参照マルチプレクサ４１を介して参照データバス線ＢＤｒｅｆに伝達される。
【０１１２】
このデータバス線ＢＤと参照データバス線ＢＤｒｅｆの電位差をセンスアンプ５０で検知することによって、メモリセルＭＣの記憶データが読出される。
【０１１３】
以上のデータ読出動作に並行して、非選択のビット線ＢＬ１−ＢＬ３および非選択の参照ビット線ＢＬｒ１−ＢＬｒ３は、それぞれ、マルチプレクサ３０および参照マルチプレクサ４１に入力されるＨレベルのリセット信号ＲＳＴ１−ＲＳＴ３および参照リセット信号ＲＳＴｒｅｆ１−ＲＳＴｒｅｆ３に応答して、同電位（本実施の形態では接地電位）にプリチャージされる。
【０１１４】
したがって、連続的に次のコラムアドレスＣＡによってビット線ＢＬ１が選択される場合であっても、選択される参照ビット線ＢＬｒ１は、既にプリチャージを終えていることから、直ちにセンス動作を実行することができる。
【０１１５】
続いて、さらに次のコラムアドレスＣＡによってビット線ＢＬ２が選択されても、対応する参照ビット線ＢＬｒ２は、プリチャージを終えていることから、直ちにセンス動作を実行することができる。
【０１１６】
このように、本実施の形態のフラッシュメモリは、４本の参照用ビット線ＢＬｒ０−ＢＬｒ３を備え、連続する４回のアクセス期間のうちの１回のアクセス期間において選択状態に駆動され、残りの３回のアクセス期間においては、プリチャージ動作を行なう。したがって、高集積化に伴って多数のメモリセルがビット線に接続される構成となっても、十分なプリチャージ時間を確保できることから、連続したデータ読出を高速に実行することができる。
【０１１７】
なお、本実施の形態に従うフラッシュメモリのプリチャージ時間は、参照ビット線が単数である従来のフラッシュメモリのプリチャージ時間に比べて、実質的に最大４分の１に短縮されることから、サイクルタイムの大幅な短縮を図ることができる。
【０１１８】
以上のように、この発明の実施の形態に従えば、参照ビット線を複数本備え、１本の参照ビット線が選択されるアクセス期間において、残りの参照ビット線をプリチャージする構成とすることにより、集積度の向上がもたらすプリチャージ時間の増加を抑えることができ、さらなるデータ転送レートの高速化を図ることができる。
【０１１９】
［実施の形態４］
以上の実施の形態１〜３に係るフラッシュメモリは、センスアンプに接続されるデータバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅してデータを読出すという相補型のセンス方式を採用していた。なお、以下において、相補型のセンス方式で用いるセンスアンプをデュアルセンスアンプとも称する。
【０１２０】
しかしながら、本方式では、差動増幅するためにセンス速度が速いというメリットがあるものの、デュアルセンスアンプごとに参照データバス線ＢＤｒｅｆが配されることから、データ転送の高速化によって同時に動作するセンスアンプの数が増えた場合には、センスアンプの数に相当するだけの参照データバス線ＢＤｒｅｆが必要となり、エリアペナルティが大きくなってしまう。
【０１２１】
一方で、センス方式には、上記の相補型のセンス方式以外に、シングルエンドのセンス方式がある。シングルエンドのセンス方式とは、データバス線に駆動された電位を所定電位と比較してデータを識別する方式である。本方式は、相補型のセンス方式に比べてセンス速度が遅いという欠点があるものの、参照データバス線ＢＤｒｅｆを必要としないことから、回路規模が小さくできるという点で有効である。なお、以下において、シングルエンドのセンス方式で用いるセンスアンプをシングルセンスアンプとも称する。
【０１２２】
そこで、以下の実施の形態では、上記の２つのセンス方式を用いた、高速データ転送対応のフラッシュメモリの構成について説明する。なお、前提として、本実施の形態のフラッシュメモリが有する外部端子ＤＱの総数は、１６ピンであるとする。
【０１２３】
図７は、この発明の実施の形態４に従うフラッシュメモリにおけるデータ読出に関連する部分の構成の一例を模式的に示す図である。
【０１２４】
図７を参照して、フラッシュメモリは、図示しない各メモリブロックからの読出電位を伝達するデータバス線ＢＤ０〜ＢＤ６３（計６４本）と、参照データバス線ＢＤｒｅｆ０〜ＢＤｒｅｆ１５（計１６本）と、データバス線ＢＤおよび参照データバス線ＢＤｒｅｆが結合されるセンスアンプ帯５３とを含む。
【０１２５】
センスアンプ帯５３は、データバス線ＢＤと参照データバス線ＢＤｒｅｆとの間の電位差を差動増幅する１６個のデュアルセンスアンプ５１と、データバス線ＢＤの電位をシングルエンド出力する４８個のシングルセンスアンプ５２とからなる。
【０１２６】
デュアルセンスアンプ５１は、図７中に斜線領域で示すように、センスアンプ帯５３中に４分割されて、各領域において４個ずつ配置される。デュアルセンスアンプ５１が配される各領域には、４本のデータバス線ＢＤ０−３，ＢＤ４−７，ＢＤ８−１１，ＢＤ１２−１５がそれぞれ結合される。なお、以下において、デュアルセンスアンプ５１に結合されるデータバス線ＢＤを総称して、デュアルセンス用のデータバス線とも称する。
【０１２７】
同時に、デュアルセンスアンプ５１の各領域には、対応する４本の参照データバス線ＢＤｒｅｆ０−３，ＢＤｒｅｆ４−７，ＢＤｒｅｆ８−１１，ＢＤｒｅｆ１２−１５がそれぞれ結合される。なお、以下において、シングルセンスアンプ５２に結合されるデータバス線ＢＤを総称して、シングルセンス用のデータバス線とも称する。
【０１２８】
このように、デュアルセンスアンプ５１の領域は、デュアルセンス用のデータバス線ＢＤ０−１５と参照データバス線ＢＤｒｅｆ０−１５とがそれぞれ結合される１６個のデュアルセンスアンプで構成される。
【０１２９】
一方、シングルセンスアンプ５２は、センスアンプ帯５３中に４分割されて配置され、それぞれ１２本のデータバス線ＢＤ１６−２７，ＢＤ２８−３９，ＢＤ４０−５１，ＢＤ５２−６３が結合される。したがって、図７のシングルセンスアンプ５２の各領域は、１２個のシングルセンスアンプで構成される。
【０１３０】
ここで、以上の構成からなるセンスアンプ帯５３を内包するフラッシュメモリにおいて、６４ビットのデータを読出す場合を考える。
【０１３１】
このときは、外部端子ＤＱの総数が１６ピンであることから、６４ビットのデータの読出は、１６ビットのデータを４回連続して転送する方式で行なわれる。したがって、高速にデータ読出を行なうためには、必ずしも６４ビットを同時にセンスする必要はなく、先頭の１６ビットのみを高速に読出してやればよい。
【０１３２】
そこで、先頭の１６ビットのデータ読出については、先述の相補型のセンス方式の高速性を鑑みて、デュアルセンスアンプを用いて行なえばよいことが判断される。
【０１３３】
図７では、デュアルセンス用のデータバス線ＢＤ０−３，ＢＤ４−７，ＢＤ８−１１，ＢＤ１２−１５に駆動された読出電位がデュアルセンスアンプ５１にてセンスされることとなる。センス動作にあたっては、参照データバス線ＢＤｒｅｆ０−３，ＢＤｒｅｆ４−７，ＢＤｒｅｆ８−１１，ＢＤｒｅｆ１２−１５との間の電位差が差動増幅される。
【０１３４】
一方、後続する４８ビットのデータ読出については、先頭の１６ビットよりも高速性が要求されないことから、シングルエンドのセンス方式にて行なえばよい。
【０１３５】
図７では、シングルセンス用のデータバス線ＢＤ１６−２７，ＢＤ２８−３９，ＢＤ４０−５１，ＢＤ５２−６３に駆動された読出電位がシングルセンスアンプ５２にてセンスされる。
【０１３６】
このように読出速度の観点から２つのセンスアンプを選択してデータ読出を行なう場合、本実施の形態のフラッシュメモリには、１６個のデュアルセンスアンプおよび４８個のシングルセンスアンプが搭載されることとなる。この場合のデータ読出に要する参照データバス線ＢＤｒｅｆの本数は、１６個のデュアルセンスアンプ５１に対応して１６本あればよい。
【０１３７】
一方、６４ビットのデータ読出を相補型のセンス方式のみで行なうこととすると、参照ビット線は、読出ビット数に相当する６４本が必要とされる。
【０１３８】
すなわち、本実施の形態のセンスアンプの構成とすることにより、配設する参照ビット線の本数を大幅に削減できることから、読出動作の高速性を損なうことなく、回路面積の増大を抑えることができる。
【０１３９】
以上のように、実施の形態４に従えば、相補型のセンス方式とシングルエンドのセンス方式とを用いて連続的にデータ読出を行なう構成とすることにより、データ読出の高速性を損なうことなく、回路規模の増大を抑えることができる。
【０１４０】
また、参照データバス線の本数が削減されたことにより、参照データバス線のプリチャージで消費される電流量も減少することから、低消費電力化を図ることができる。
【０１４１】
［実施の形態５］
ここで、実際の高集積化されたフラッシュメモリにおいては、実施の形態４の図７に示すデータバス線ＢＤは、複数のメモリブロックまたはメモリバンクで共有されており、外部からのアドレス信号で指定されるコラムアドレスＣＡに応じて、１つのメモリブロック内の複数のビット線ＢＬから１本のビット線ＢＬが選択されてデータバス線ＢＤに結合される。
【０１４２】
かかるフラッシュメモリにおいて、実施の形態４に示したように、複数のデータを連続的に読出すためには、スタートアドレスに対応するビット線ＢＬを選択してデュアルセンス用のデータバス線に結合する必要が生じる。
【０１４３】
そこで、本実施の形態では、実施の形態４のデータ読出を実行するための具体的なフラッシュメモリの構成例について説明する。
【０１４４】
図８は、この発明の実施の形態５に従うフラッシュメモリの列選択動作に関連する部分を抽出して示す図である。
【０１４５】
図８を参照して、フラッシュメモリは、４本のデータバス線ＢＤ０，ＢＤ１６−１８からなる１組のデータバス線群と、データバス線群を共有する４つのメモリブロック１０ａ−１０ｄとを含む。
【０１４６】
メモリブロック１０ａ−１０ｄは、それぞれ、図１の実施の形態１のメモリブロック１０と同一の構成からなる。メモリブロック１０ａ−１０ｄ上には、複数のメモリセルＭＣの各メモリセル行に対応して、ワード線ＷＬａ０−ＷＬａｎ，ＷＬｂ０−ＷＬｂｎ，ＷＬｃ０−ＷＬｃｎ，ＷＬＤ０−ＷＬｄｎがそれぞれ配設される。また、各メモリセル列に対応して、ビット線ＢＬａ０−ＢＬａ３，ＢＬｂ０−ＢＬｂ３，ＢＬｃ０−ＢＬｃ３，ＢＬｄ０−ＢＬｄ３が配設される。なお、以下において、ビット線ＢＬａ０−ＢＬａ３，ＢＬｂ０−ＢＬｂ３，ＢＬｃ０−ＢＬｃ３，ＢＬｄ０−ＢＬｄ３をそれぞれ総称するときには、ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄとも称する。
【０１４７】
１組のデータバス線群は、実施の形態４で示したように、１本のデュアルセンス用のデータバス線ＢＤ０と、３本のシングルセンス用のデータバス線ＢＤ１６−１８とで構成される。
【０１４８】
このように、１本のデュアルセンス用データバス線ＢＤと３本のシングルセンス用データバス線ＢＤとで構成される１組のデータバス線群によって、連続する４ビットのデータ読出を行なう。なお、図示は省略するが、デュアルセンス用データバス線ＢＤ１とシングルセンス用データバス線ＢＤ１９−２１，デュアルセンス用データバス線ＢＤ２とシングルセンス用データバス線ＢＤ２２−２５，・・・・デュアルセンス用データバス線ＢＤ１５とシングルセンス用データバス線ＢＤ６１−６３は、それぞれ１組のデータバス線群を構成する。すなわち、データバス線ＢＤは、計１６組のデータバス線群で構成され、６４ビットのデータ読出動作を実行する。
【０１４９】
メモリブロック１０ａ−１０ｄとデータバス線ＢＤ０，ＢＤ１６−１８との間には、コラムアドレスＣＡのデコード結果である列選択信号ＳＥＬに応じて、列選択を実行するマルチプレクサ３０ａ−３０ｄがそれぞれ配される。
【０１５０】
マルチプレクサ３０ａ−３０ｄの構成は、実施の形態１と同様であり、列選択信号ＳＥＬａ０−３，ＳＥＬｂ０−３，ＳＥＬｃ０−３，ＳＥＬｄ０−３がそれぞれ内包されるＮチャネルトランジスタに入力される。これらの列選択信号ＳＥＬのうち、コラムアドレスＣＡに応じていずれか１つが活性化されると、対応する１本のビット線ＢＬが選択状態に駆動されて、１ビットの読出電位がデータバス線ＢＤに伝達される。
【０１５１】
ここで、各メモリブロック１０ａ−１０ｄにおいて、４本のビット線ＢＬから１本のビット線を選択するにあたっては、コラムアドレスＣＡの２ビットの下位アドレスＣＡ＜１：０＞（＝ＣＡ＜１＞，ＣＡ＜０＞）が図示しないデコーダでデコードされて、デコード結果である列選択信号ＳＥＬ０−ＳＥＬ３のいずれか１つがＨレベルに活性化される。これによって、対応する１本のビット線ＢＬが選択状態となる。
【０１５２】
マルチプレクサ３０ａ−３０ｄとデータバス線ＢＤ０，ＢＤ１６−１８との間には、さらに、選択ビット線ＢＬの読出電位を１組のデータバス線群のデータバス線ＢＤ０，ＢＤ１６−１８のうちのいずれか１本に選択的に結合するための接続スイッチ回路として、ＮチャネルトランジスタＱＣａ０−ＱＣａ３，ＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３が結合される。なお、以下において、ＮチャネルトランジスタＱＣａ０−ＱＣａ３，ＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３をそれぞれ総称するときには、ＱＣａ，ＱＣｂ，ＱＣｃ，ＱＣｄとも称する。
【０１５３】
例えば、メモリブロック１０内のビット線ＢＬａが選択されるときには、選択ビット線ＢＬａは、ＮチャネルトランジスタＱＣａ０−ＱＣａ３を介して、データバス線ＢＤ０，ＢＤ１６−１８にそれぞれ結合される。
【０１５４】
同様に、メモリブロック１０ｂ内のビット線ＢＬｂが選択されるときには、選択ビット線ＢＬｂは、ＮチャネルトランジスタＱＣｂ０−ＱＣｂ３を介して、データバス線ＢＤ１６−ＢＤ１８，ＢＤ０に結合される。
【０１５５】
同様に、メモリブロック１０ｃ内のビット線ＢＬｃが選択されるときには、選択ビット線ＢＬｃは、ＮチャネルトランジスタＱＣｃ０−ＱＣｃ３を介して、データバス線ＢＤ１７，ＢＤ１８，ＢＤ０，ＢＤ１６に結合される。
【０１５６】
同様に、メモリブロック１０ｄ内のビット線ＢＬｄが選択されるときには、選択ビット線ＢＬｄは、ＮチャネルトランジスタＱＣｄ０−ＱＣｄ３を介して、データバス線ＢＤ１８，ＢＤ０，ＢＤ１６，ＢＤ１７に結合される。
【０１５７】
ＮチャネルトランジスタＱＣａ０−ＱＣａ３のゲートには、それぞれ、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞（＝ＣＡＵＥ＜３＞−ＣＡＵＥ＜０＞）が入力される。したがって、ＮチャネルトランジスタＱＣａは、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞の活性／非活性に応答して、選択ビット線ＢＬａとデータバス線ＢＤとを電気的に結合／分離する。
【０１５８】
同様に、ＮチャネルトランジスタＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３のゲートには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞がそれぞれ入力される。したがって、ＮチャネルトランジスタＱＣｂ，ＱＣｃ，ＱＣｃは、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞の活性／非活性に応答して、選択ビット線ＢＬｂ，ＢＬｃ，ＢＬｄとデータバス線ＢＤとをそれぞれ電気的に結合／分離する。
【０１５９】
ここで、コラムアドレスイネーブル信号ＣＡＵＥとは、コラムアドレスＣＡによって連続的に選択されるビット線ＢＬのうち、スタートアドレスに対応するビット線ＢＬとデュアルセンス用のデータバス線ＢＤとを結合するための制御信号である。
【０１６０】
なお、スタートアドレスは、２ビットのコラムアドレスＣＡ＜３：２＞（＝ＣＡ＜３＞，ＣＡ＜２＞）に対応して指定される。具体的には、コラムアドレスＣＡ＜３：２＞の上位ビット側から「０，０」に対応してスタートアドレス０＃が指定される。コラムアドレスＣＡ＜３：２＞の上位ビット側から「０，１」に対応してスタートアドレス１＃が指定される。コラムアドレスＣＡ＜３：２＞の上位ビット側から「１，０」に対応してスタートアドレス２＃が指定される。コラムアドレスＣＡ＜３：２＞の上位ビット側から「１，１」に対応してスタートアドレス３＃が指定される。
【０１６１】
図９は、コラムアドレスＣＡ＜３：２＞とコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞との対応関係を示す図である。
【０１６２】
コラムアドレスイネーブル信号ＣＡＵＥは、図９に示すように、２ビットのコラムアドレスＣＡ＜３：２＞のデコード結果とコラムデコーダイネーブル信号ＣＤＥとの論理和の演算結果として生成される。
【０１６３】
図９を参照して、コラムアドレスＣＡ＜３：２＞が上位ビット側から「０，０」（＝スタートアドレスが０＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｌ，Ｌ，Ｌ，Ｈ」となる。
【０１６４】
また、コラムアドレスＣＡ＜３：２＞が上位ビット側から「０，１」（＝スタートアドレスが１＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｈ，Ｌ，Ｌ，Ｌ」となる。
【０１６５】
また、コラムアドレスＣＡ＜３：２＞が上位ビット側から「１，０」（＝スタートアドレスが２＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｌ，Ｈ，Ｌ，Ｌ」となる。
【０１６６】
また、コラムアドレスＣＡ＜３：２＞が上位ビット側から「１，１」（＝スタートアドレスが３＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、上位ビット側から「Ｌ，Ｌ，Ｈ，Ｌ」となる。
【０１６７】
このように、コラムアドレスＣＡ＜３：２＞に対応してスタートアドレス０＃−３＃が指定されるとともに、１信号のみがＨレベルとなり、かつ他の３信号はＬレベルとなるコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞が生成されることとなる。
【０１６８】
再び図８を参照して、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞は、ＮチャネルトランジスタＱＣａ，ＱＣｂ，ＱＣｃ，ＱＣｄにそれぞれ入力される。
【０１６９】
例えば、コラムアドレスＣＡ＜３：２＞が上位ビット側から「０，０」（＝スタートアドレスが０＃）のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞が上位ビット側から「Ｌ，Ｌ，Ｌ，Ｈ」となり、ＣＡＵＥ＜０＞を受けるＮチャネルトランジスタＱＣａ０，ＱＣｂ０，ＱＣｃ０，ＱＣｄ０がオンされる。これによって、メモリブロック１０ａ−１０ｄの選択ビット線ＢＬａ−ＢＬｄは、それぞれ、データバス線ＢＤ０，ＢＤ１６，ＢＤ１７，ＢＤ１８に結合される。
【０１７０】
すなわち、スタートアドレスが０＃のときには、対応するメモリブロック１０ａ内のビット線ＢＬａが選択されてデュアルセンス用のデータバス線ＢＤ０に結合される。よって、選択ビット線ＢＬａの読出電位は、図示しないデュアルセンスアンプによって高速にセンスされることとなる。
【０１７１】
一方、後続のアドレスで選択される残りの３本の選択ビット線ＢＬｂ，ＢＬｃ，ＢＬｄは、シングルセンス用データバス線ＢＤ１６−ＢＤ１８にそれぞれ結合される。よって、選択ビット線ＢＬｂ，ＢＬｃ，ＢＬｄの読出電位は、それぞれシングルエンドのセンス方式にてセンスされることとなる。
【０１７２】
結果として、スタートアドレス０＃に対応するビット線ＢＬａを先頭として、ビット線ＢＬｂ，ＢＬｃ，ＢＬｄが連続的に選択されると、対応する読出電位が図示しない外部端子ＤＱからシリアルに出力されることとなる。
【０１７３】
同様に、スタートアドレスが１＃のときには、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞が上位ビット側から「Ｈ，Ｌ，Ｌ，Ｌ」となり、ＨレベルのＣＡＵＥ＜３＞を受けるＮチャネルトランジスタＱＣａ３，ＱＣｂ３，ＱＣｃ３，ＱＣｄ３がオンされる。これによって、メモリブロック１０ａ−１０ｄの選択ビット線ＢＬａ−ＢＬｄは、それぞれ、データバス線ＢＤ１８，ＢＤ０，ＢＤ１６，ＢＤ１７に結合される。
【０１７４】
したがって、スタートアドレスが１＃のときには、対応するメモリブロック１０ｂ内のビット線ＢＬｂが選択されてデュアルセンス用のデータバス線ＢＤ０に結合される。よって、選択ビット線ＢＬａの読出データは、図示しないデュアルセンスアンプによって高速にセンスされることとなる。
【０１７５】
一方、後続のアドレスで選択される残りの３本の選択ビット線ＢＬｃ，ＢＬｄ，ＢＬａは、シングルセンス用データバス線ＢＤ１６−ＢＤ１８にそれぞれ結合される。よって、選択ビット線ＢＬｃ，ＢＬｄ，ＢＬａの読出データは、それぞれシングルエンドのセンス方式にてセンスされることとなる。
【０１７６】
以上のように、コラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞によって、スタートアドレスに対応するビット線ＢＬのみがデュアルセンス用データバス線ＢＤに選択的に結合されることから、スタートアドレスに対応するデータを高速に読出すことができる。このとき、次のアドレスに対応するデータは、シングルセンスアンプによって後続して読出されることとなる。
【０１７７】
コラムアドレスＣＡで指定されるスタートアドレスに応じて、論理レベルが変化するコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞を用いることによって、スタートアドレスに対応するビット線ＢＬとデュアルセンス用のデータバス線ＢＤとの結合を容易に切換えることが可能となる。
【０１７８】
以上のように、この発明の実施の形態５に従えば、デュアルセンスアンプとシングルセンスアンプとを用いて連続的にデータ読出を行なうモードにおいて、スタートアドレスに絡ませて生成したコラムアドレスイネーブル信号によって、スタートアドレスに対応するビット線とデュアルセンス用のデータバス線との結合を容易に切換えることができる。これによって、高集積化されたフラッシュメモリにおいて、データ転送レートの高速化を容易に実現することができる。
【０１７９】
［実施の形態６］
以上の実施の形態４および５のフラッシュメモリは、連続的に複数のデータを読出すモードにおいて、スタートアドレスに対応するビット線を相補型のセンス方式でセンスし、後続アドレスに対応するビット線をシングルエンドのセンス方式でセンスする構成とすることによって、データ転送レートの高速化と回路規模の小型化とを両立させるものであった。
【０１８０】
本実施の形態では、本構成のフラッシュメモリにおいて、任意のアドレスを指定してデータ転送を行なうランダムアクセスモードでデータ読出を行なう方法について説明する。
【０１８１】
なお、本実施の形態に従うフラッシュメモリは、図７，８で示した構成と同一であることから、構成についての詳細な説明は省略する。
【０１８２】
図１０は、フラッシュメモリが１６ビットのランダムアクセスモードに選択されたときのデータ読出動作を説明するための図である。
【０１８３】
実施の形態４，５では、６４ビットのデータを連続的にデータ転送する場合に、先頭の１６ビットのデータのみをデュアルセンスアンプ５１にて高速にセンスする構成について説明した。
【０１８４】
一方、本実施の形態では、１６ビットをランダムアクセスすることから、本構成において、１６ビットのデータをデュアルセンスアンプ５１によって読出すこととすれば、高速動作を維持することが可能である。
【０１８５】
図１０を参照して、コラムアドレスＣＡ＜１：０＞のデコード結果である列選択信号ＳＥＬ０−３によって、１つのメモリブロックを構成する４本のビット線ＢＬのうちの１本のビット線が選択されて、１ビットの読出電位が駆動される。
【０１８６】
さらに、コラムアドレスＣＡ＜３：２＞のデコード結果であるコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞によって、１本のデータバス線ＢＤを共有する４つのメモリブロックから１つのメモリブロックが選択されると、１ビットの読出電位が１本のデュアルセンス用のデータバス線ＢＤに伝達される。
【０１８７】
このようにして、デュアルセンス用のデータバス線ＢＤ０−１５のそれぞれにおいて、１ビットの読出電位が伝達される。
【０１８８】
さらに、データバス線ＢＤ０−１５に伝達された計１６ビットの読出電位は、デュアルセンスアンプ５１において、データバス線ＢＤ０−１５のそれぞれに対応する参照データバス線ＢＤｒｅｆ０−１５（図示せず）との電位差を差動増幅することによって検出される。
【０１８９】
このとき、図示しないシングルセンスアンプにおいては、対応するデータバス線ＢＤ１６−６３（図示せず）が非活性状態にあることから、センス動作は行なわれない。
【０１９０】
したがって、１６ビットのランダムアクセスモードにおいては、データ読出は、デュアルセンス５１のみによって行なわれることから、高速動作が保証される。
【０１９１】
以上のように、この発明の実施の形態６に従えば、連続的なデータ読出に対応して、デュアルセンスアンプとシングルセンスとからなるセンスアンプ帯を備えたフラッシュメモリにおいて、ランダムアクセスモードに選択されたときには、デュアルセンスアンプのみを動作させてデータ読出を行なうことにより、高速データ転送レートを維持することができる。
【０１９２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９３】
【発明の効果】
以上のように、この発明に係る不揮発性半導体記憶装置によれば、複数本の参照ビット線を備えた構成とすることにより、連続的にデータ読出を行なうモードにおいて、参照用ビット線へのプリチャージ時間をアクセス期間に隠すことができることから、データ転送レートの高速化を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う不揮発性半導体記憶装置において、データ読出に関連する部分の構成を示す図である。
【図２】コラムデコーダ７０、タイミング制御回路８０およびデコーダ９０からそれぞれ出力される列選択信号ＳＥＬ，リセット信号ＲＳＴ，参照列選択信号ＳＥＬｒｅｆおよび参照リセット信号ＲＳＴｒｅｆのタイミングチャートである。
【図３】この発明の実施の形態１の変更例１に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図４】この発明の実施の形態１の変更例２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図５】この発明の実施の形態２に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図６】この発明の実施の形態３に従うフラッシュメモリのデータ読出に関連する部分の構成を示す図である。
【図７】この発明の実施の形態４に従うフラッシュメモリにおけるデータ読出に関連する部分の構成の一例を模式的に示す図である。
【図８】この発明の実施の形態５に従うフラッシュメモリの列選択動作に関連する部分を抽出して示す図である。
【図９】コラムアドレスＣＡ＜３：２＞とコラムアドレスイネーブル信号ＣＡＵＥ＜３：０＞との対応関係を示す図である。
【図１０】フラッシュメモリが１６ビットのランダムアクセスモードに選択されたときのデータ読出動作を説明するための図である。
【符号の説明】
１０，１０ａ〜１０ｄ，１１ メモリブロック、２０，２１ 参照メモリブロック、３０，３０ａ〜３０ｄ マルチプレクサ、４０，４１ 参照マルチプレクサ、５０ センスアンプ、５１ デュアルセンスアンプ、５２ シングルセンスアンプ、５３ センスアンプ帯、６０ 出力バッファ、７０ コラムデコーダ、８０ タイミング制御回路、９０ デコーダ、ＭＣ メモリセル、ＭＣｒ 参照メモリセル、ＢＬ ビット線、ＢＬｒ 参照ビット線、ＷＬ ワード線、ＷＬｒｅｆ 参照ワード線、ＢＤ，ＢＤ０〜ＢＤ６３ データバス線、ＢＤｒｅｆ 参照データバス線、ＤＱ 外部端子、ＱＳ０−ＱＳ３，ＱＳｒ０，ＱＳｒ１，ＱＲ０−ＱＲ３，ＱＲｒ０，ＱＲｒ１，ＱＣａ０−ＱＣａ３，ＱＣｂ０−ＱＣｂ３，ＱＣｃ０−ＱＣｃ３，ＱＣｄ０−ＱＣｄ３ Ｎチャネルトランジスタ、ＣＡ コラムアドレス信号、ＣＡＵＥ コラムアドレスイネーブル信号、ＣＤＥ コラムデコーダイネーブル信号、ＳＥＬ 列選択信号、ＳＥＬｒｅｆ 参照列選択信号、ＲＳＴ リセット信号、ＲＳＴｒｅｆ 参照リセット信号。
Claims (7)
- 各々が行列状に配列された複数のメモリセルを有する複数のメモリブロックと、
前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
前記メモリセルの列にそれぞれ対応して設けられる複数のビット線と、
前記ビット線の電位を伝達するデータバス線と、
前記複数のビット線のうち列選択結果に応じて選択される１本と前記データバス線とを電気的に結合する列選択回路と、
行列状に配列された複数の参照メモリセルを有する参照メモリブロックと、
前記参照メモリセルの行にそれぞれ対応して設けられる複数の参照ワード線と、
前記参照メモリセルの列にそれぞれ対応して設けられる複数の参照ビット線と、
前記参照ビット線の電位を伝達する参照データバス線と、
前記複数の参照ビット線のうち列選択結果に応じて選択される１本と前記参照データバス線とを電気的に結合する参照列選択回路と、
前記データバス線および前記参照データバス線に対応して配置され、前記データバス線と前記参照データバス線との電位差を差動増幅するセンスアンプとを備え、
前記列選択回路は、前記複数のビット線のうちの１本が選択状態に駆動されるデータ読出期間において、非選択状態の残りの前記ビット線を所定電位にプリチャージし、
前記参照列選択回路は、前記複数の参照ビット線のうちの１本が選択状態に駆動するデータ読出期間において、非選択状態の残りの前記参照ビット線を前記所定電位にプリチャージする、不揮発性半導体記憶装置。 - 前記参照列選択回路は、前記複数のメモリセルを列選択するコラムアドレスの下位ビットのデコード結果である列選択信号に応じて、前記複数の参照ビット線のうちの１本を選択し、前記参照データバス線と電気的に結合する、請求項１に記載の不揮発性半導体記憶装置。
- 前記参照列選択回路は、前記列選択信号が非活性となる期間において活性化されるリセット信号に応じて、前記複数の参照ビット線のうちの非選択状態の参照ビット線とプリチャージ電位とを電気的に結合する、請求項２に記載の不揮発性半導体記憶装置。
- コラムアドレスの上位ビットで規定されるバースト長にて連続的にデータ転送されるバーストモードにおいて、前記参照列選択回路は、
前記コラムアドレスに従って指定されるスタートアドレスに対応する前記ビット線および第１の前記参照ビット線が選択状態に駆動するデータ読出期間に、昇順的に指定される次のアドレスに対応する前記ビット線および第２の前記参照ビット線を前記所定電位にプリチャージし、
前記次のアドレスに対応する前記ビット線および前記第２の参照ビット線が選択状態に駆動するデータ読出期間に、昇順的に指定されるさらに次のアドレスに対応する前記ビット線および前記第１の参照ビット線を前記所定電位にプリチャージする、請求項１に記載の不揮発性半導体記憶装置。 - 前記参照メモリブロックを共有する前記複数のメモリブロックの各々と前記参照メモリブロックとの間に配置される複数の接続スイッチ回路をさらに備え、
前記複数の接続スイッチ回路は、前記複数のメモリブロックのうちコラムアドレスに対応して選択される１つのメモリブロックと前記参照メモリブロックとを結合する、請求項１に記載の不揮発性半導体記憶装置。 - 前記センスアンプは、第１の前記データバス線と前記参照データバス線との電位差を差動増幅する第１の前記センスアンプと、第２の前記データバス線の電位をシングルエンド出力する第２の前記センスアンプとからなるセンスアンプ帯を構成し、
複数のデータを連続的に転送するモードにおいて、スタートアドレスに対応する前記ビット線と前記参照ビット線とを選択して、前記第１のデータバス線と前記参照データバス線とにそれぞれ結合し、前記第１のセンスアンプにおいて、前記第１のデータバス線と前記参照データバス線との間の電位差を差動増幅する第１のデータ読出手段と、
後続のアドレスに対応する前記ビット線を選択して第２の前記データバス線に結合し、前記第２のセンスアンプにおいて、前記第２のデータバス線の電位をシングルエンド出力する第２のデータ読出手段とを備える、請求項１に記載の不揮発性半導体記憶装置。 - 前記列選択回路と前記第１および第２のデータバス線との間に結合される接続スイッチ回路をさらに備え、
前記接続スイッチ回路は、
前記スタートアドレスに基づいて生成される制御信号の活性化に応答して、前記スタートアドレスに対応するビット線と前記第１のデータバス線とを電気的に結合し、前記制御信号の非活性化に応答して、前記後続のアドレスに対応するビット線と前記第２のデータバス線とを電気的に結合する、請求項６に記載の不揮発性半導体記憶装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101196936B1 (ko) | 2009-12-25 | 2012-11-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| KR101432106B1 (ko) | 2007-12-13 | 2014-08-21 | 삼성전자주식회사 | 반도체 기억 장치 및 그것의 동작 방법 |
| US9013921B2 (en) | 2012-12-06 | 2015-04-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221605B2 (en) * | 2004-08-31 | 2007-05-22 | Micron Technology, Inc. | Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets |
| US7236415B2 (en) * | 2004-09-01 | 2007-06-26 | Micron Technology, Inc. | Sample and hold memory sense amplifier |
| US7400547B2 (en) * | 2005-04-28 | 2008-07-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with power-reducing standby state |
| US20060268651A1 (en) * | 2005-05-26 | 2006-11-30 | Cutter Douglas J | Memory apparatus and method |
| FR2982700B1 (fr) * | 2011-11-15 | 2014-02-07 | Soitec Silicon On Insulator | Amplificateur de lecture avec transistors de precharge et de decodage a grille double |
| US9613714B1 (en) * | 2016-01-19 | 2017-04-04 | Ememory Technology Inc. | One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method |
| KR20170143125A (ko) | 2016-06-20 | 2017-12-29 | 삼성전자주식회사 | 기준전압을 생성하기 위한 메모리 셀을 포함하는 메모리 장치 |
| US10269420B2 (en) | 2016-12-13 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory with symmetric read current profile and read method thereof |
| US20240185899A1 (en) * | 2022-12-06 | 2024-06-06 | Macronix International Co., Ltd. | Managing reference currents in semiconductor devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978270A (en) * | 1995-08-31 | 1999-11-02 | Hitachi, Ltd. | Semiconductor non-volatile memory device and computer system using the same |
| JP3116921B2 (ja) | 1998-09-22 | 2000-12-11 | 日本電気株式会社 | 半導体記憶装置 |
| US6507525B1 (en) * | 2000-08-25 | 2003-01-14 | Micron Technology, Inc. | Differential sensing in a memory |
| JP3709132B2 (ja) * | 2000-09-20 | 2005-10-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
-
2003
- 2003-04-07 JP JP2003102864A patent/JP2004310904A/ja active Pending
- 2003-09-22 US US10/665,010 patent/US6856549B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101432106B1 (ko) | 2007-12-13 | 2014-08-21 | 삼성전자주식회사 | 반도체 기억 장치 및 그것의 동작 방법 |
| KR101196936B1 (ko) | 2009-12-25 | 2012-11-05 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
| US9013921B2 (en) | 2012-12-06 | 2015-04-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
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