KR19990075686A - 불 휘발성 반도체 메모리 장치 - Google Patents

Abstract

여기에 개시된 불 휘발성 반도체 메모리 장치는 비트 라인 디스챠지 제어 회로를 포함한다. 비트 라인 디스챠지 제어 회로는 독출 및 검증 모드 동안에, 비선택된 비트 라인들을 모두 디스챠지시킨다. 그리고 독출 및 검증 모드 동안에 선택될 비트 라인들은 센싱 구간 이전에 미리 접지 레벨로 디스챠지되며, 선택된 상기 비트 라인들을 센싱 후 모두 디스챠지된다. 이로써, 독출 동작이 반복적으로 수행될 때 독출 오류를 미리 막을 수 있다.

Description

불 휘발성 반도체 메모리 장치(NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 독출 유지를 위한 비트 라인 디스챠지 제어 회로를 포함하는 불 휘발성 반도체 메모리 장치에 관한 것이다.

도 1은 일반적인 반도체 메모리 장치의 구성을 보여주는 블록도로서, 메모리 셀 어레이 (100), 비트 라인 선택을 위한 비트 라인 선택 회로 & Y 패스 게이트 (110), 워드 라인 선택을 위한 워드 라인 선택 회로 (130), 그리고 데이터 센싱을 위한 감지 증폭기 (140)를 포함한다.

도 2는 반도체 메모리 장치의 구성을 보다 상세하게 보여주는 회로도이다.

도 2를 참조하면, 독출 동작 동안 외부 어드레스가 천이하면 내부에서 복수 개의 숏 펄스가 발생되어 감지 증폭기 (140)를 제어한다. 상기 어드레스에 의해 선택된 셀 어레이 가운데 섹터내에 워드 라인 선택 회로 (130)와 비트 라인 선택 회로 (110)에 의해 워드 라인과 비트 라인이 선택되어 이에 대응하는 셀의 데이터를 감지하게 된다.

구체적으로, 어드레스가 천이하게 되면 선택된 비트 라인은 1V 정도의 전압으로 프리챠지된다. 그런후, 선택된 워드 라인으로 약 4V∼5V의 전압을 인가하여 셀의 온오프 상태를 판별한다. 독출 동작시 비선택된 모든 비트 라인들은 접지레벨로 디스챠지하여 독출 오류를 방지한다. 예를 들어 WL0과 BL0에 대응하는 오프셀의 MC0이 선택되면 BL0은 1V로 챠지되고, 비선택된 나머지 비트 라인들은 디스챠지된다.

다음으로 WL0, BL1에 의해 오프 셀 MC5가 선택되면 BL1에 인접한 비선택된 BL0은 커플링 커패시턴스에 의해 1V보다 높은 전압으로 상승하게 된다. 상기와 같은 독출 동작이 반복적으로 수행되면 BL0은 1V보다 비정상적으로 높은 전압 레벨로 챠지된다. 그리고 WLn, BL0이 선택될 때, 이에 대응하는 MC30이 온셀이면 BL0은 접지레벨로 디스챠지되어야 하는데, 상기와 같은 독출 동작의 반복으로 인해 BL0이 비정상적으로 높은 전압 레벨을 유지하기 때문에 주어진 센싱 시간 내에 접지레벨로 디스챠지되지 못하여 독출 오류가 발생하게 된다. 상술한 바와 같은 문제는 비트 라인 선택을 위한 Y 패스 게이트 (110)의 선택 신호들 (YS0∼YSn)을 반전시킨 신호들(BD0∼BDn)로 비선택된 모든 비트 라인들을 디스챠지시키므로서 비트 라인들간의 커플링으로 인한 독출 오류를 방지할 수 있다.

그러나, 하나의 비트 라인 (B/L0)을 고정시키고 워드 라인만을 변화시켜가면서 독출 동작을 수행하면 독출 오류가 발생하게 된다. 예로 들어, 오프 셀의 MC0이 선택되면 BL0은 1V를 유지하고, 다음으로 MC15가 선택될 때 이역시 오프셀이면 BL0은 1V보다 높은 전압으로 상승하게 된다. 상기와 같은 독출 동작이 반복적으로 수행되어 마지막으로 온셀인 MC30이 선택되면 BL0은 1V보다 훨씬 높은 비정상적인 상태로 챠지되어 있기 때문에 주어진 센싱 시간안에 0V로 디스챠지되지 못한다. 그러므로 독출 오류가 발생하게 된다.

따라서, 본 발명의 목적은 독출 동작이 반복적으로 수행되더라도 비트 라인의 레벨을 안정적으로 유지할 수 있는 비트 라인 디스챠지 제어 회로를 갖는 불 휘발성 반도체 메모리 장치를 제공하기 위함이다.

도 1은 불 휘발성 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도:

도 2는 불 휘발성 반도체 메모리 장치의 구성을 구체적으로 보여주는 회로도:

도 3은 비트 라인 디스챠지시 동작 타이밍도:

도 4는 본 발명에 따른 비트 라인 디스챠지 제어 회로의 구성을 보여주는 회로도:

도 5는 본 발명에 따른 비트 라인 디스챠지시 동작 타이밍도:

*도면의 주요부분에 대한 부호 설명

100 : 메모리 셀 어레이

110 : 비트 라인 선택 회로 & Y 패스 게이트

120 : 비트 라인 디스챠지 제어 회로

130 : 워드 라인 선택 회로

140 : 감지 증폭기

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 불 휘발성 반도체 메모리 장치는 복수 개의 워드 라인들과 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 메모리 셀 어레이와; 상기 워드 라인들을 선택하기 위한 워드 라인 선택 회로와; 상기 비트 라인들을 선택하기 위한 비트 라인 선택 회로와; 상기 비트 라인들이 선택적으로 디스챠지될 수 있도록 이를 제어하는 비트 라인 디스챠지 제어 신호를 발생하는 비트 라인 디스챠지 제어 회로를 포함하되, 상기 비트 라인 디스챠지 제어 회로는 독출 및 검증 모드 동안에, 비선택된 비트 라인들을 모두 디스챠지시키고, 선택된 비트 라인들은 센싱 구간으로 진입하기 이전에 접지레벨로 디스챠지시키며, 선택된 상기 비트 라인들은 센싱 후 디스챠지시킨다.

바람직한 실시예에 있어서, 상기 비트 라인 디스챠지 제어 회로는 상기 비트 라인들에 대응되는 어드레스들을 받아들이는 제 1 낸드 게이트와; 디스챠지 활성화 신호(Odis)와 감지 증폭기 인에이블 신호(Osa)를 받아들이는 노어 게이트와; 독출 및 검증 신호와 상기 게이트들을 조합한 결과를 인가받는 제 2 낸드 게이트와; 상기 제 2 낸드 게이트의 출력을 일입력으로 받아들이고, 독출 및 검증 신호를 이입력단으로 받아들이는 제 3 낸드 게이트를 포함한다.

바람직한 실시예에 있어서, 상기 디스챠지 제어 회로는 상기 디스챠지 활성화 신호가 활성화될 때, 상기 감지 증폭기 인에이블 신호와는 상관없이 활성화되는 비트 라인 디스챠지 제어 신호를 출력한다.

바람직한 실시예에 있어서, 상기디스챠지 제어 회로는 상기 감지 증폭기 인에이블 신호가 활성화될 때, 독출 및 검증 구간 동안 선택된 상기 비트 라인에 대응하는 비트 라인 디스챠지 제어 신호를 출력한다.

이와 같은 장치에 의해서, 비트 라인 전압 레벨의 상승으로 인한 독출 오류를 막을 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 1 내지 도 5에 의거하여 설명하면 다음과 같다.

도 1을 참조하면, 반도체 메모리 장치는 복수개의 행들과 열들이 매트릭스 형태로 배열되고, 상기 행들과 열들이 교차하는 영역에 복수 개의 셀들을 구비하는 메모리 셀 어레이(100), 워드 라인들을 선택하기 위한 워드 라인 선택 회로 (130), 비트 라인들을 선택하기 위한 비트 라인 선택 회로 (110), 비트 라인들간의 전압차를 감지 및 증폭하여 감지된 데이터를 출력하는 감지 증폭기 (140), 상기 비트 라인과 감지 증폭기로 연결되는 데이터 라인간을 상호 연결시켜 주는 패스 게이트들, 비트 라인들의 디스챠지를 제어하기 위한 디스챠지 제어 회로 (120)를 포함한다.

도 2를 참조하면, 비트 라인 디스챠지 제어 회로 (120)와 비트 라인 선택 회로 (110)의 출력을 디스챠지 트랜지스터들 (MN30, MN35, MN40)과 선택 트랜지스터들 (MN0. MN5, MN10)의 온오프를 제어한다. 그러므로 비선택된 비트 라인들과 독출 동작시 선택된 비트 라인들의 디스챠지가 가능하다.

도 4는 본 발명의 실시예에 따른 비트 라인 디스챠지 제어 회로의 구성을 보여주는 회로도이다.

비트 라인 디스챠지 제어 회로 (120)는 칼럼 어드레스들(Ai)을 받아들이는 낸드 게이트 (123), 감지 증폭기 인에이블 신호 (Osa)를 반전시키기 위한 인버터 (121), 상기 인버터 (121)의 출력단과 디스챠지 인에이블 신호 (Odis)를 인가받는 노어 게이트 (122)와, 상기 낸드 게이트 (123)의 출력을 반전시키기 위한 인버터 (124)를 포함한다. 그리고 입력단들이 상기 노어 게이트 (122)와 인버터 (124)의 출력단에 각각 접속되는 낸드 게이트 (125)와 독출 및 검증 신호(Read & Verify)를 입력받고, 상기 낸드 게이트 (125)의 출력단에 입력단이 접속되는 낸드 게이트(126)와 이의 출력단에 접속되는 인버터 (127)를 포함한다.

도 5는 본 발명에 따른 비트 라인들의 디스챠지를 위한 신호들의 출력 타이밍도이다.

본 발명에 따른 참조 도면 도 4 및 도 5에 의거하여 비트 라인의 디스챠지 방법을 설명하고자 한다.

먼저 도 4를 참조하면, 비트 라인 디스챠지 제어 회로 (120)의 낸드 게이트 (126)의 일입력 단자에는 독출 및 검증 구간 동안 'H'로 활성화되는 신호 (Read & Vreify)가 입력된다. 이는 프로그램이나 소거 구간 동안에 상기 신호 Read & Vreify는 'L'이 되어 'L'의 BDn이 출력되도록 한다. 그러므로 상기 BDn을 게이트로 인가받는 트랜지스터들 (MN30, MN35, MN40)을 모두 턴오프시켜 모든 비트 라인들 (B/L0, B/L1, B/Ln)의 디스챠지 경로를 차단한다.

상기 신호 Read & Vreify가 'H'인 구간 동안 비트 라인 디스챠지 제어 회로를 설명하면 다음과 같다.

먼저, 낸드 게이트 (123)로 입력되는 어드레스 (Ai)중 어느 하나로도 'L'이면 'H'의 BDn가 출력되어 선택된 비트 라인에 대한 디스챠지 트랜지스터를 턴온시킨다. 반면에 상기 BDn과는 반전된 레벨을 갖는 선택 신호 YSn에 의해 패스 트랜지스터들은 턴오프되어 비트 라인을 선택하지 않는다. 그리고 어드레스 (Ai)가 모두 하이레벨이면 상기 낸드 게이트 (123)는 'L'을 출력하므로서, Osa, Odis를 각각 인가받는 인버터 (121)와 노어 게이트 (122)의 출력에 따라 BDn이 결정된다.

비트 라인 디스챠지를 위한 Odis가 'H'인 구간 동안에는 노어 게이트 (122)의 타 입력단으로 어떤 신호가 인가되는지에 상관없이 'L'의 출력함에 따라 'H'의 BDn이 출력된다. 그 결과 비트 라인 선택 트랜지스터에 의해 선택된 비트 라인이 0V로 디스챠지된다. 그리고 독출 구간 동안에 'L'의 Odis와 'H'의 Osa 인가되어 'H'의 BDn가 출력되어 선택된 비트 라인을 다시 0V 레벨로 디스챠지한다.

도 5를 참조하면, 본 발명에 의한 비트 라인 디스챠지 제어 회로(120)는 독출 및 검증 구간시 비선택된 모든 비트 라인을 항상 접지시키고, 독출 동작시 선택된 비트 라인을 1V 레벨로 프리챠지하기 이전에 Odis에 의해 선택된 비트 라인을 디스챠지시킨다. 그리고 독출 동작 이후에, 전 독출 구간에서 선택된 비트 라인을 디스챠지시킨다. 이로써 비트 라인레벨 상승으로 인한 독출 오류를 막을 수 있으며, 긴 사이클의 독출 동작이 이루어져도 비트 라인 스트레스가 없어 독출 유지 문제를 해결할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

본 발명은 독출 동작이 반복적으로 수행될 때, 비트 라인 전압 레벨 상승으로 인한 독출 오류를 막을 수 있다.

Claims (4)

1. 복수 개의 워드 라인들과 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 메모리 셀 어레이와;

   상기 워드 라인들을 선택하기 위한 워드 라인 선택 회로와;

   상기 비트 라인들을 선택하기 위한 비트 라인 선택 회로와;

   상기 비트 라인들이 선택적으로 디스챠지될 수 있도록 이를 제어하는 비트 라인 디스챠지 제어 신호를 발생하는 비트 라인 디스챠지 제어 회로를 포함하되,

   상기 비트 라인 디스챠지 제어 회로는

   독출 및 검증 모드 동안에, 비선택된 비트 라인들을 모두 디스챠지시키고, 선택된 비트 라인들은 센싱 구간으로 진입하기 이전에 접지레벨로 디스챠지시키며, 선택된 상기 비트 라인들은 센싱 후 디스챠지시키는 불 휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 비트 라인 디스챠지 제어 회로는 상기 비트 라인들에 대응되는 어드레스들을 받아들이는 제 1 낸드 게이트와;

   디스챠지 활성화 신호(Odis)와 감지 증폭기 인에이블 신호(Osa)를 받아들이는 노어 게이트와;

   독출 및 검증 신호와 상기 게이트들을 조합한 결과를 인가받는 제 2 낸드 게이트와;

   상기 제 2 낸드 게이트의 출력을 일입력으로 받아들이고, 독출 및 검증 신호를 이입력단으로 받아들이는 제 3 낸드 게이트를 포함하는 불 휘발성 반도체 메모리 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 디스챠지 제어 회로는 상기 디스챠지 활성화 신호가 활성화될 때, 상기 감지 증폭기 인에이블 신호와는 상관없이 활성화되는 비트 라인 디스챠지 제어 신호를 출력하는 불 휘발성 반도체 메모리 장치.
4. 제 1 항 또는 제 2 항에 있어서,

   상기디스챠지 제어 회로는 상기 감지 증폭기 인에이블 신호가 활성화될 때, 독출 및 검증 구간 동안 선택된 상기 비트 라인에 대응하는 비트 라인 디스챠지 제어 신호를 출력하는 불 휘발성 반도체 메모리 장치.